JPH0731913B2 - Ｅｅｐｒｏｍメモリセル及びその駆動方式 - Google Patents

Description

【発明の詳細な説明】 ［発明の利用分野］ 本発明は電気的に消去および再書込み可能なメモリセル
（以下EEPROMという）およびその駆動方式にかかわるも
のである。

［従来技術］ 従来のEEPROMは、各メモリにつき３個ないし４個のトラ
ンジスタを用いて構成している。こうしたEEPROMのメモ
リセルはセンストランジスタのフローテイングゲートに
接続されて上記フローテイングゲートを充電するトンネ
ルダイオードデバイスと、当該セルを活性化するための
選択ないしは行トランジスタとを含むものである。しか
しながら、１個のセル中に３個ないし４個のトランジス
タを用いることは、EEPROMアレイの寸法を縮小させる上
での制約とすることは明らかである。さらに、正常の動
作においては15ボルトをこえる電圧を印加することがあ
るため、従来のメモリセルには洩れ電流を低下させるた
めに特別の処理を施すことが必要であり、また不要な周
辺トランジスタがオンとならないように、より大きな平
面構造（レイアウト）が必要とする。また、電界効果ト
ランジスタのソースおよびドレイン領域を構成する導体
層（モート領域）に印加される高電圧は、その形成に際
しての拡散特性のために、特に重大な問題を生ずること
となる。すなわち、拡散により形成された接合は他のタ
イプの接合にくらべて高電圧に対する許容量が小さく、
そうした接合に加わる高電圧によつて洩れ電流が生ずる
こととなり、個々のモート領域間のアイソレーシヨンを
行なうのに、より大きな間隔が必要となるほか、基板内
部にパンチスルー現象が生ずることともなる。また行ト
ランジスタは消去モードにおいてそのソースに高電圧が
印加されるため、このパンチスルーによる影響を特に受
けやすい。

また高電圧が必要であるということはすなわち、列回路
に高電圧トランジスタないしはレベルシフタを必要とす
るということでもあることは自明であり、そうした高電
圧トランジスタないしレベルシフタは比較的高い確率で
破損しやすい。さらにまた、高電圧が存在することによ
つて個々のメモリセルに対し意図せぬプログラムや読出
しが行われることもありうる。

このような問題を回避するひとつの解決策は、厚みを70
Å程度に薄くしたトンネル酸化物層を用いてプログラム
電圧を低下させることである。しかしながら、こうした
方法を用いることは洩れ電流の増大につながり、その結
果としてデータの保持期間を短縮させることとなる。ま
た結合効率を向上させることは可能であろうが、そのた
めには各セルの占有面積を大きくしなければならないと
いう犠牲を払うことが必要となる。

［発明の目的］ かくて本発明の主たる目的は、上記観点から改良した電
気的に消去および再書込みの可能なメモリセル（EEPRO
M）およびその駆動方式を提供することにある。本発明
の他の目的は、高電圧によるブレークダウンの恐れが少
なく、しかも選択されていないセルに対して誤つた情報
が書き込まれることのないフローテイングゲート型EEPR
OMおよびその駆動方式を提供とすることにある。

［問題点を解決しようとするための手段］ 本発明によるEEPROMデバイスは、コントロールゲート
と、行ラインと、ビツトラインとを有するメモリセルに
おいて、該ビツトラインおよびコントロールゲートに結
合したライン駆動回路により消去期間中に負の電圧を前
記コントロールゲートに印加し、その際、当該フローテ
イングゲート型トランジスタのコントロールゲート、フ
ローテイングゲートおよびドレイン間の電圧がフローテ
イングゲートを充電させるのに充分な大きな値となるよ
うに前記負の電圧の値を設定するようにしたものであ
る。

［実施例］ 以下、添付の図面にもとづいて本発明の一実施例を説明
する。

第１図にフローテイングゲート113およびコントロール
ゲート111を有するフローテイングゲート型トランジス
タ110を含む従来のEEPROMを示す。このトランジスタ110
のドレイン138には行トランジスタ114のドレイン136が
接続され、該トランジスタ114のソース134は読出しない
しビツトライン132に接続されている。これらトランジ
スタの110,114のドレイン138,136にはさらにトンネルダ
イオードデバイス112のアノード130側が接続されてお
り、該デバイス112のカソード側122は前記フローテイン
グゲート113に接続されている。前記コントロールゲー
ト111はワードライン116に接続され、また前記行トラン
ジスタ114のゲート126は行ライン118に接続されてい
る。さらにこのフローテイングゲート型トランジスタ11
0のソース140は、列ラインないし「Ａ」ライン120に接
続されている。

上記構成のメモリセルにおいて、書込みモード、消去モ
ード、および読出しモード中に上記ワードライン116、
行ライン118および上記「Ａ」ライン120にそれぞれ印加
される通常の電圧レベルを第１表に示す。

第１表 ライン モード ワード 行 読出し 「Ａ」 書込み ＋Vpp ＋Vpp 0v フロート 消去 0v ＋Vpp Vpp フロート 読出し 2v Vdd Vdd 0v 上表中、電圧レベルVppは一般に14〜17ボルトの範囲内
の高電圧レベルに対応し、電圧Vddは約５ボルトの電圧
レベルに対応する。第１表に示すように消去モードで読
出しライン132に印加される高電圧Vppによりモート領域
の拡散接合の両端間に大きな電位差が加わることとなつ
て、ダイオードの洩れ電流やブレークダウンを防止する
ことが必要となるため、セルの大きさに制約を受ける結
果となる。ただしコントロールゲート111に高電圧Vppが
加わつても、フロテイングゲート113によるフイールド
プレート絶縁効果のため、そして重大な問題は生じな
い。なお行トランジスタに高電圧トランジスタを用いる
のは、前記トランジスタ114のゲート126に上記電圧Vpp
を印加することによる問題を考慮してのことである。

次に第２表に本発明の実施例におけるワードライン、行
ライン、および「Ａ」ラインに対する印加電圧を示す。

第２表 ライン モード ワード 行 読出し 「Ａ」 書込み ＋Vpp ＋Vpp 0v フロート 消去 −12v Vdd Vpp フロート 読出し 2v Vdd Vdd 0v この第２表に示す電圧レベルを印加することにより、消
去モードで読出しライン132に高電圧を印加することに
よつて生ずる問題はほぼ回避される。コントロールゲー
ト111とドレイン138間の全電位差は第１表の場合と同じ
くVppであるが、ワードライン116に−12ボルトの印加電
圧を用いることによつて、同じ書込み電圧を得るのにわ
ずか＋５ボルトの電圧を読出しライン132に加えればよ
いことになる。ただしこの読出しライン132のモート領
域にわずか＋５ボルトの電圧を加えることすることによ
り、モート領域間洩れ電流やブレークダウンが生ずる可
能性が低減される。

高電圧を使用することによる第２の問題は、選択されな
いセルに意図しない書込みが行われるいわゆる「書込み
デイスターブ」が起こる可能性があることである。こう
した問題のよつてきたる原因について、以下第２図の場
合を例にとつて説明する。この第２図は４個のセルから
なるメモリアレイを示すもので、まずセル142,148はコ
ントロールゲートラインないしワードライン150および
行ライン152に接続され、セル146,148はコントロールゲ
ートライン156および行ライン154に接続され、またセル
142,146は「Ａ」１ライン158および読出しないしビツト
ライン160に接続され、同じくセル144,148は「Ａ」２ラ
イン162および読出しライン164に接続されている。

いま、この第２図のセルに印加する電圧レベルをたとえ
ば図示のセル148に書込みを行なうべく設定したとする
と、そのときの電圧レベルは次の第３−１表および第３
−２表に示すようなものとなる。

４セルアレイに与える電圧レベル 第３−１表 ライン モード ワード１ 行１ 読出し１ 「Ａ」１ 書込み 0v 0v ＋5v フロート 消去 0v 0v 0v フロート 読出し 0v 0v 0v 第３−２表 ライン モード ワード２ 行２ 読出し２ 「Ａ」２ 書込み 17v 17v 0v フロート 消去 −12v 5v 5v フロート 読出し 2v 5v 5v 0v 上表から、書込みモードでは選択されないセル146のト
ンネルデバイスに加わる電圧は最大12ボルトであること
がわかる。この電圧が12ボルトであるということは、電
圧効率が70％であるとすると、当該トンネルダイオード
にかかる電圧は8.4ボルトとなる。このトンネルダイオ
ードの電圧は通常の電圧レベルに対するものと同等であ
る。８ボルト以下の電圧では上記「書込みデイスター
ブ」が起こるには至らず、このため上記8.4ボルトの電
圧では依然書込みデイスターブが起こる可能性を残すと
はいえ、それが実際に起こる危険性はないといつてよ
い。

上述のように12ボルトの書込みデイスターブ電圧を低減
させるようにしたメモリセルの構成を第３図に示す。

この第３図には、それぞれ所望のチツプ構成とした４個
のフローテイングゲート型メモリセル10,12,14,16から
なるアレイの平面図を、金属層を省略して示す。これら
４個のメモリセルのうち、メモリセル10,12はＮ＋型ソ
ース導体層18を共有し、同じくメモリセル14,16はＮ＋
型ソースモート領域24を共有している。さらにメモリセ
ル10,16はＮ＋型ドレインモート領域22を共有し、メモ
リセル12,14はＮ＋型ドレイン導体層20を共有してい
る。モート領域へのコンタクト18,20,22,24は、それぞ
れコンタクト領域26,30,28,25に結合している。上記ト
ランジスタ（メモリセル）10,12,14,16のフローテイン
グゲートとして、ポリシリコン層35,36,37,39をそれぞ
れ形成するとともに、これらフローテイングゲート35,3
6,37,39の上方にコントロールゲートとしてのポリシリ
コン層34,33をそれぞれ形成して、これらポリシリコン
層34,33をもつて行ラインに該当するものとする。

以下、上記メモリセル10,12,14,16のうちメモリセル10
を代表例として、その詳細を説明する。このメモリセル
10はまず、そのソース領域18からドレイン領域22への電
流通路領域に、フローテイング（センス）ゲートとして
使用する領域38と、電子のトンネル現象を生じさせるた
めの部分40とを有する。

第３図の２−２線に沿う断面構造を第４図に示す。この
第４図に示す構造はまず、ポリシリコンよりなる前記フ
ローテイングゲート35,36の下部に形成された厚み約100
Åの薄い酸化物層15と、厚み約375Åの層間酸化物層19
とを含む。行ラインを形成する第２のポリシリコン層34
は、第３図に示すように上記層間酸化物層19上に前記フ
ローテイングゲート35,36とそれぞれ整合するように被
着し、パターン化してこれを形成する。該フローテイン
グゲート35,36の各々と前記第２のポリシリコン層34と
は、前記ソース領域18およびドレイン領域20,22間のソ
ースドレイン通路の外側に延在するようにそれぞれオー
バラツプさせるのみでよく、これによりコントロールゲ
ート（以下符号34で表わす）としての前記第２のポリシ
リコン層34と前記フローテイングゲート35との間に所要
の容量結合を得るものとする。該第２のポリシリコン層
34はこれを酸化シリコン層42により被覆し、金属を用い
たコンタクト部（図示せず）による結合領域を前記コン
タクト領域26（第３図）上のソース領域18に形成し、同
様にして前記ドレイン領域20,22への金属コンタクト結
合（図示せず）をコンタクト領域30,28によつてそれぞ
れ形成し、後者によりビツト（列）ラインを形成する。

第５図は第３図の３−３線に沿う断面図であり、同図に
示すように、まず基板11にはイオンの注入および拡散に
よりＮ＋型ソース領域18およびドレイン領域22に加え
て、Ｎ−型「リーチスルー」層21を形成する。このＮ−
型リーチスルー層21は、前記フローテイングゲート36の
一方の側部に沿つて基板11の表面に現われており、第３
図の領域部分40に対応するものである。上記領域部分40
は低濃度ドープＮ−型領域であり、その厚みはたとえば
約0.4ミクロンとする。この領域部分40の占める面積
は、典型的にはこれを0.375平方ミクロンとし、また前
記センスゲート38の占める面積はこれを約1.875平方ミ
クロンとする。さらに前記フローテイングゲート35の面
積はこれを約22平方ミクロンとし、これが前記フイール
ド酸化物層13を覆う部分の面積はこれを19.8平方ミクロ
ンとする。なお前記100Åのトンネル酸化物層15、7000
Åのフイールド酸化物層13および375Åの層間酸化物層1
9の結合効率は約70％である。また1.5ミクロン平方の面
積を有するコンタクト部をレジストレーション（重ね合
せ）を1/2ミクロンとして用いた場合には、セルの行方
向長さを約6.0ミクロン、列方向長さを8.2ミクロンとし
て各セルを形成することにより、３個または４個のトラ
ンジスタからなるEEPROMよりも実質的に小さくなるよう
にする。

第５図に示した構造の等価回路を第６図に示す。この回
路はドレイン22、フローテイングゲート35、コントロー
ルゲート34、リーチスルー領域部分40の体積抵抗52、お
よびチヤンネル通路領域40を有する。いまドレイン22を
フロート状態としソース18をグランド電圧としてコント
ロールゲート34に高電圧Vpp（14ボルト）を印加する
と、前記酸化物層15を介して電子のトンネル現象がリー
チスルーチヤンネル通路領域40内に生じ、その結果フロ
ーテイングゲート36を負に帯電させる。これは書込みモ
ードに対応するものである。他方、消去モードにおいて
は、ドレイン22をやはりフロート状態としてソース18を
＋７ボルトとし、コントロールゲート34に−７ボルトの
電圧を印加することにより、フローテイングゲート36か
ら上記リーチスルーチヤンネル通路領域40に電子のトン
ネル現象を生じさせ、該フローテイングゲート36を正に
帯電させる。

さらに読出しモードにおいては、ソース18を約５ボルト
のプリチヤージ電圧にプリチヤージした後、当該セルを
選択する場合には＋２ボルトの電圧を行ラインすなわち
コントロールゲート34に印加し、選択しない場合には−
２ボルトの電圧を印加する。コントロールゲート34が負
に帯電されている場合には電流は流れず、従つてプリチ
ヤージ電圧は一定のままであり、またフローテイングゲ
ート36が正に帯電されている場合にはソース18からドレ
イン22へ電流が流れて、プリチヤージ電圧は低下するこ
ととなる。

上述のようなメモリセルアレイにおける導体層の電圧
は、バイポーラ電圧を用いることにより該層の電圧が７
ボルトを越えることのないようにすることが保証され、
これにより、拡散により形成したソースドレイン接合に
おけるフイールド破壊を受け易いという前述の問題を回
避することが可能となる。なおコントロールゲート34へ
の高電圧については、フローテイングゲート36によるフ
イールドプレート絶縁効果のため、何ら問題はない。

第７図ないし第14図に上記構成のメモリセルの製造方法
を示す。この方法においては、まずＰ型の単結晶シリコ
ンからなり、典型的には半径を４インチ、抵抗率を10オ
ーム−cmとし、かつ［100］平面で切り出した基板11、
あるいはＰ＋基板11上にＰ−エピ層を成長させたものを
用意する。図中、基板11として示した部分は、１個のバ
ーあるいはチツプのごく微小な一部であり、このバーな
いしチツプはさらにスライスの一部を構成しているもの
である。なお１枚のスライスには通常、数百個のバーが
含まれている。このスライスを洗浄した後、温度900℃
とした炉内でおいて加熱水蒸気に露出させることによつ
て酸化させ、スライス全体にわたつて厚み約350Åの酸
化物層45を形成する。つぎに、反応炉中において二塩化
シランおよびアンモニウアの雰囲気きに露出させること
により、厚み約1300Åの窒化シリコン層44をスライス全
体にわたつて形成する。しかしてこのスライスの上面全
体にフオトレジスト（図示せず）を塗覆した後、マスク
を介して紫外線により露光することによつて厚いフイー
ルド酸化物13およびＰ＋チヤンネルストツプ領域17の所
望のパターンを画定する。ついでこのレジスト層を現像
して、後続する工程で窒化シリコンの層44の露光部分を
第７図に示すようにエツチ除去する予定のレジスト領域
を残すとともに、酸化物層45はこれをそのまま残す。

ついで残留フオトレジスト層および窒化シリコン層44を
マスクとして用いて、当該スライスにほう素イオンを打
ち込むことにより、マスクされていないシリコン領域46
中にチヤンネルストツプ領域を形成する。この領域46は
後のフイールド酸化工程でシリコンが消費されるため、
完成後のデバイス中においては現時点とは異なつた形状
で残ることとなる。なおこのイオン打ち込み後のスライ
スに対しては、例えばテキサス・インスツルメンツ社を
譲受人とする米国特許第4,055,444号等に記載の方法等
により、フイールド酸化層を成長させるのに先立つて加
熱処理しておくのが普通である。

つぎに、当該スライスを約900℃またはそれ以上の温度
で水蒸気あるいは酸化雰囲気中に、たとえば10時間また
はそれ以上の期間さらすことによつて、フイールド酸化
物13を成長させる。この結果第８図に示すように厚いフ
イールド酸化物層13が成長するが、このフイールド酸化
物13は、前記窒化シリコン層44の残りの部分をマスクと
して酸化反応が進行され、シリコンが消費されるのにと
もなつて、シリコン表面内部に肥大してゆくこととな
る。このフイールド酸化物層13の厚みはこれを約7000Å
とし、その一部はもとの基板表面の上方にあり、一部は
その下方にある。また前記ほう素の打ち込みにより形成
されたＰ＋型ドープ領域46はその一部が消費されること
となるが、酸化物層の界面の先頭となつてシリコン中に
拡散してゆくことによつて、もとの領域46よりもはるか
に深いＰ＋型フイールドストツプ領域17を形成する。つ
ぎに酸化シリコンに対しては作用せず窒化物に対しては
作用するようなエツチ材料を用いて残りの窒化シリコン
層44を除去し、さらに酸化物層45をエツチ処理して除去
し、シリコンの露出部を洗浄する。ついで酸化物層45を
熱酸化法によつて厚み約100Åに成長させる。

つづいて第８図に示すように、標準的な手法を用いて反
応炉中でポリシリコンおよびモリブデンシリサイドの一
方または両者からなる層43を、スライス全体にわたつて
厚みが約5000Åとなるように被着する。ついでフオトレ
ジスト層（図示せず）を塗覆した後、とくにこの目的の
ために用意したマスクを介して紫外線により該フオトレ
ジスト層を露光し、現像し、さらにポリシリコン層の露
出部をエツチングすることにより、該ポリシリコン層43
をパターン化することによつて、ポリシリコン層43を前
記フイールド酸化物領域13と平行な複数の帯状部に分離
して、前記フローテイングゲート35を画定する。層間酸
化物層19がスライス表面をおおい375Åの厚みで形成さ
れる。

第８図を参照すると、次に、セル12のゲート34を含む各
セルにおけるコントロールゲートを形成するのに用いた
のと同様の反応を用いて、スライス全表面をおおつて第
２レベルのポリシリコン層34がデポジツトされる。第９
図に示す通り、第２レベルのポリシリコン層は、フオト
レジスト47を用いてパターン形成しフローテイングゲー
ト35及びコントロールゲート34の形状をそれぞれ画定
し、フオトレジスト47は除去され、エツチ処理される。

ついで第８図に示すように酸化シリコン層49をスライス
表面上に形成して最終的に後述する側壁部27を形成する
材料となるようにする。この酸化シリコン層49は、たと
えば多層絶縁物としてひろく用いられている低温気相化
学蒸着型のものとすることができる。前記酸化シリコン
層49に対しては、例えば米国特許第4,279,162号に開示
された反応性エッチング法あるいはプラズマニツチ法
等、方向性ないしは異方性を有するエツチ法による処理
を施すことによつて、水平面上の層49を全面的に除去す
るとともに、前記ゲート34,35の側面に対して第10図に
点線で示すように付着している側壁部27など、その垂直
方向に延在する個所を残すようにする。ついでフオトレ
ジスト層（図示せず）を塗覆し、マスクし、前記側壁部
27の上方の領域のマスクを通して紫外線光で露光する。
レジストは現像され、側壁部27は選択的にエツチ除去さ
れる。つぎに熱酸化物層51をシリコン基板11の露出部お
よびポリシリコン層34の表面上に成長させて、これを厚
み約375Åとすることにより、後工程で注入される燐の
外方拡散（アウトデイフユージヨン）を防止するととも
に、イオン注入の結果基板のシリコン表面に結晶格子の
損傷が生ずることのないようにする。

つぎにひ素を打ち込むことによつて、ポリシリコンゲー
ト35、その下の酸化物15および残存している側壁部27を
自己整合マスクとして用いて、第12図に示すようにＮ＋
型ソース領域18およびドレイン領域22を形成する。つい
で、濃度を約8E13/cm³ないし2E14/cm³として燐を打ち込
む。しかる後950℃ないし1000℃の高温でアニール処理
を施すことにより、イオン打込みによる損傷を修復する
とともに、横方向拡散を生じさせることによつて、上記
Ｎ＋型領域18,20に加えてさらにＮ−型「リーチスル
ー」領域21およびＮ−型領域21aを形成する。これらＮ
−型「リーチスルー」領域２およびＮ−領域21aは、シ
リコン中において燐の拡散速度がひ素のそれよりも早い
ことに起因して形成されるものである。

つぎにフオトレジスト工程を用いて上記多層絶縁酸化シ
リコン層42をパターン化することにより、金属をポリシ
リコンコンタクトと、あるいは金属をシリコンと結合さ
せるコンタクト用のホールを露出させる。さらに常方に
より、当該スライスの上面にアルミニウムの薄膜を被着
した後、フオトレジストマスクおよびエツチ処理を行な
つてパターン化して、金属コンタクト部ないしは帯状そ
の他の金属部を残すことにより、金属コンタクト層およ
び相互配線層を形成する。つぎに保護膜を被着した後こ
れをパターン化してボンデイングパツド（図示せず）を
露出させ、しかる後スライスのスクライビングを行なつ
て個々のバーに破断し、これらバーに対して通常の方法
により実装処理を施す。

本発明の技術思想はCMOSデバイスのＰチヤンネル領域ト
ランジスタにも適用することが可能であり、この場合に
は高濃度ドープ領域としてのソース領域18およびドレイ
ン領域22についても、また低濃度ドープ領域としての
「リーチスルー」領域21（この場合Ｐ型となる）につい
ても、不純物としてほう素を用いることとする。すなわ
ち、まず低ドーズ量によるほう素の打込みを第13図の段
階で行ない、高温度で側壁部27の下方に押し込むことに
より横方向にほう素を拡散させる。ひき続いて高ドーズ
量の打込みを行なつた後、さして長くない時間高温にさ
らして、Ｐ＋型のソース領域18およびドレイン領域22を
形成する。

以上説明したメモリセルを駆動するのに要する駆動回路
の一例を第15図および第16図に示す。第15図は所要のバ
イポーラ電圧レベルを生成するのに必要な回路図を示す
ブロツク図であり、また第16図は特定の動作モードに要
する電圧により各ラインを駆動するためのスイツチ回路
を示すものである。

第15図において、たとえば５ボルトとした単一の電源電
圧をライン55に沿う入力として用いる一方、ライン59を
グランドないしは基板電圧源とする。これらのライン5
5,59間にはそれぞれ周知の構成とした３個のチヤージポ
ンプ57,56,58を並列に接続する。各チヤージポンプ57,5
6,58は、出力ライン64,62,60にそれぞれ出力電圧−Vgg,
−Vpp,＋Vppを出力する。

第16図の回路は入力ライン70に受けた入力制御信号に応
答して機能するもので、この入力制御信号は、インバー
タ72と、ゲートにVddすなわち＋５ボルトが印加された
ローブロツキング電界効果トランジスタ76のソースドレ
イン通路にそれぞれ並列に供給される。上記インバータ
72からの出力は、同じくゲートがVddすなわち＋５ボル
トが印加されたハイブロツキング電界効果トランジスタ
74に入力する。このトランジスタ74からの出力は、Ｎチ
ヤンネル型ボトムハイドライバ電界効果トランジスタ77
のゲートと、Ｐチヤンネル型トツプハイドライバ電界効
果トランジスタ78のゲートと、Ｐチヤンネル型ハイリス
トアラ電界効果トランジスタ80のドレインに並列に入力
する。また、トランジスタ80のソースにはVppライン82
を接続し、そのゲートには前記トランジスタ77のドレイ
ンを接続する。このトランジスタ77のソースは、グラン
ドないしVssライン84に接続し、前記トランジスタ78の
ソースはVppライン82に接続する。

他方、前記ローブロツキングトランジスタ76の出力はこ
れをトツプロードライバトランジスタ90、ボドムロード
ライバトランジスタ92、およびアイソレーシヨントラン
ジスタ94の各ゲートに接続し、これら３個のトランジス
タのうちトランジスタ90,94はＰチヤンネル型とする。
トランジスタ90,92のドレインはローリストアラトラン
ジスタ96のゲートおよびアイソレーシヨントランジスタ
94のソースにそれぞれ接続する。またトランジスタ94の
ドレインはVggライン100およびＰチヤンネル型ロー電界
効果トランジスタ98のゲートに接続する。トランジスタ
96のソースはこれをVppライン82に接続し、そのドレイ
ンは前記ブロツキングトランジスタ76の出力端に接続す
る。さらにトランジスタ90のソースはこれをVppライン8
2に接続し、トランジスタ92のソースはVssライン104に
接続する。

出力ハイトランジスタ79のソースはこれをVppライン82
に接続し、そのドレインは出力ライン86に接続し、その
相補出力ドライバとしてのＰチヤンネルロートランジス
タ98のドレインはこれを−Vppライン106に接続し、その
ソースは出力ライン86に接続する。この出力ライン86
は、Vssラインに接続した出力キヤパシタ88によつて充
放電されるものである。

上記構成の回路の動作にあたつては、まず入力ライン70
にボルトの信号が入力することによりインバータ72の出
力端に正の信号が生じ、この正の信号がトランジスタ7
7,78のゲートに入力される。これに応じてトランジスタ
77がオンとなつて、トランジスタ79,80のゲートをグラ
ンドに落し、両トランジスタをオンとする。かくてトラ
ンジスタ79はオンとなつて、Vppライン82をライン86に
接続する。これにより前記チヤージポンプ58は動作状態
となり、キヤパシタ88を＋Vppまで充電させる。これと
同時にトランジスタ80がVppライン82をトランジスタ77,
78のゲートに接続して、トランジスタ77をオン状態に保
持するとともに、トランジスタ78のソースゲート間の実
効電圧をゼロとして該トランジスタ78をカツトオフ状態
に保持する。なおこの場合、前記トランジスタ74はVpp
がインバータ72の出力端に伝達されるのを防止する役割
を果す。かくして、キヤパシタ88はチヤンネル抵抗トラ
ンジスタ79を介してVppに充電されることとなる。

他方、トランジスタ76を介して印加されたゼロボルト出
力は、トランジスタ90,94をオンとしてVppライン82のVp
pをトランジスタ98のゲートに接続し、このトランジス
タ98をオン状態に保持する。

入力信号が論理１の場合には、インバータ72はトランジ
スタ77,78のゲートに論理０信号を印加し、これにより
トランジスタ78をオンとしてVppライン82上のVppをトラ
ンジスタ79のゲートに印加する。このためトランジスタ
79はオフのままであるか、あるいはオフとされた後その
状態を保持することとなる。

この入力信号が論理１の状態では、トランジスタ92はオ
ンとなり、このトランジスタ92を介してトランジスタ94
のソースに０ボルトが印加され、該トランジスタ94をオ
フ状態に保持する。かくて第13図に示した−Vgg及び−V
ppのチヤージポンプ57および56が動作状態となり、トラ
ンジスタ98がオンとなつてライン86を−Vppに充電す
る。なお、このとき同時にVppライン82は第15図のVddラ
イン55に接続される。

第15図に示す回路は、必要に応じて各種の異なる電圧を
生成するようにこれを構成することができることは明ら
かである。すなわち、たとえば第３図のメモリセルにつ
いてえば、その行ラインに用いる電圧としては＋14ボル
ト、−７ボルト、2.0ボルト、０ボルト、−２ボルトの
組合せが適当であり、またビツトラインないし読出しラ
インに用いる電圧としては７ボルトおよび０ボルトが適
当である。

［発明の効果］ 以上説明したように、本発明によるEEPROMメモリデバイ
スは、コントロールゲートと、行ラインと、ビツトライ
ンとを有するメモリセルにおいて、該ビツトラインおよ
びコントロールゲートに結合したライン駆動回路により
消去期間中に負の電圧を前記コントロールゲートに印加
し、その際当該フローテイングゲート型トランジスタの
コントロールゲート、フローテイングゲートおよびドレ
イン間の電圧がフローテイングゲートを充電させるのに
充分な大きな値となるように前記負の電圧の値を設定す
ることとしたため、従来の同型のメモリセルデバイスに
比較して高電圧によるブレークダウンの恐れが少なく、
しかも非選択セルに対して誤つた情報が書き込まれるこ
とがないという効果がある。

以上の説明に関連してさらに以下の項を開示する。

（１） コントロールゲートと、行ラインと、ビツトラ
インとを有するメモリセルにおいて、該ビツトラインお
よびコントロールゲートに結合したライン駆動回路によ
り消去期間中に負の電圧を前記コントロールゲートに、
また正の電圧を前記ビツトラインに印加して、当該フロ
ーテイングゲート型トランジスタのコントロールゲー
ト、フローテイングゲートおよびドレイン間の電圧がフ
ローテイングゲートを充電させるのに充分な大きな値と
なるようにしたことを特徴とする電気的に消去および再
書込み可能なメモリセル。

（２） 消去期間中に前記ビツトラインに印加される負
の電圧Vddはこれを約５ボルトとするとともに、前記コ
ントロールゲートには負の電圧を印加して該ビツトライ
ンからコントロールゲートへの電圧差が読出し期間中に
前記コントロールゲートに印加される最大電圧Vppとひ
としくなるようにした第１項記載のメモリセル。

（３） 消去期間中に前記コントロールゲートに印加さ
れる電圧はこれを約−12ボルトとし、また前記ビツトラ
インに印加される電圧はこれを約５ボルトとするように
した第１項記載のメモリセル。

（４） 前記コントロールゲートと前記ビツトライン間
の最大電圧はこれを約12ボルトとするようにした第３項
記載のメモリセル。

（５） 前記ライン駆動回路は複数個のチヤージポンプ
を有し、これにより単一の電圧源から補助的な正の電圧
Vppおよび負の電圧−Vppおよび−Vggを生成するように
した第１項記載のメモリセル。

（６） 前記ライン駆動回路はさらに前記チヤージポン
プと接続したスイツチ回路を有し、該チヤージポンプに
より生成された出力電圧をこのスイツチ回路に入力した
制御信号に応答して選択的に前記コントロールゲートお
よび前記スイツチ回路に入力させるようにした第５項記
載のメモリセル。

（７） 前記ライン駆動回路はさらにVppラインと出力
ラインとの間に接続されたハイトランジスタと−Vppラ
インと出力ラインとの間に接続されたロートランジスタ
とを有するプツシユプル回路と、出力と接地間に接続さ
れたキヤパシタと、前記ハイトランジスタおよびロート
ランジスタのゲートを制御して、入力ラインに入力信号
Vinが現われているときには前記ハイトランジスタを導
通状態としかつ前記ロートランジスタを非導通状態とす
るとともに、該入力ラインに反転入力信号▲▼が
現われているときには前記ハイトランジスタを非導通状
態としかつ前記ロートランジスタを導通状態とする制御
回路を有するようにした第５項記載のメモリセル。

（８） 前記制御回路は前記ハイトランジスタに対して
は、前記Vppラインと前記ハイトランジスタのゲートと
の間に接続されたトツプハイドライバトランジスタと前
記ハイトランジスタのゲートと接地ラインとの間に接続
されたボトムハイドライバトランジスタとを有し、これ
らトツプハイドライバトランジスタおよびボトムハイド
ライバトランジスタの各ゲートはインバータを介して入
力制御信号源に接続することにより、該インバータの入
力に論理０の入力信号Vinが現われているときには前記
ボトムハイドライバトランジスタを導通状態として前記
ハイトランジスタを導通させて前記出力ラインを前記Vp
pラインの電圧Vppに充電し、前記インバータの入力に論
理１の入力信号Vinが現われているときには前記トツプ
ハイドライバトランジスタを導通状態として前記ハイト
ランジスタを非導通とするようにした第７項記載のメモ
リセル。

（９） 前記制御回路は前記ロートランジスタに対して
は、ソースが前記ロートランジスタのゲートに接続され
たブロツキングトランジスタと、前記Vppラインとこの
ブロツキングトランジスタのドレインとの間に接続され
たトツプロードライバトランジスタと、該ブロツキング
トランジスタのドレインと前記接地ラインVssとの間に
接続されたボトムロードライバトランジスタとを有し、
これらトツプロードライバトランジスタおよびボトムロ
ードライバトランジスタおよび前記ブロツキングトラン
ジスタの各ゲートはこれを前記入力信号源Vinに接続す
ることにより、論理０の入力信号Vinが現われていると
きには前記トツプロードライバトランジスタおよび前記
ブロツキングトランジスタを導通状態とすることにより
前記ロートランジスタのゲートをハイの状態に駆動して
該トランジスタを非導通状態とし、論理１の入力信号Vi
nが現われているときには前記トツプロードライバトラ
ンジスタおよび前記ボトムロードライバトランジスタを
導通状態としかつ前記ブロツキングトランジスタを非導
通状態とし、さらに前記ロートランジスタのゲートを前
記チャージポンプの前記電圧−Vgg出力端に結合させる
ことにより、該チヤージポンプの電圧−Vgg出力端が前
記論理０の入力信号Vinに応答してフロート状態とな
り、また論理１の入力信号Vinに応答して−13ボルトに
充電するようにした第８項記載のメモリセル。

（10） ソースが前記＋Vppラインに接続され、ドレイ
ンが前記ハイドライバトランジスタの各ゲートに接続さ
れ、かつゲートが前記ハイトランジスタのゲートに接続
されたハイリストアラトランジスタと、ソースが前記＋
Vppラインに接続され、ドレインが前記ロードライバト
ランジスタの各ゲートに接続され、かつゲートが前記ブ
ロツキングトランジスタのドレインに接続されたローリ
ストアラトランジスタと、これらハイリストアラトラン
ジスタおよびローリストアラトランジスタの各々のドレ
インと前記入力ラインとの間に接続されたアイソレーシ
ヨントランジスタとをさらに有し、論理０の入力信号が
現われているときには前記ハイリストアラトランジスタ
を導通状態として前記Vppラインを前記ハイドライバト
ランジスタのゲートに接続させることにより、前記トツ
プハイドライバトランジスタのドレインゲート間の電圧
をゼロに近い値とし、論理１の入力信号が現われている
ときには前記ローリストアラトランジスタ導通状態とし
て前記Vppラインを前記ロードライバトランジスタおよ
び前記ブロツキングトランジスタのゲートに接続させる
ことにより、前記トツプロードライバトランジスタのド
レインゲート間の電圧をゼロに近い値とするようにした
第９項記載のメモリセル。

（11） 前記インバータと前記ハイドライバトランジス
タの各ゲートとの間なハイブロツキングトランジスタを
接続するとともに、前記入力ラインと前記ロードライバ
トランジスタの各ゲートとの間にローブロツキングトラ
ンジスタを接続し、さらに前記入力信号は通過させるが
前記Vppラインの電圧Vppは通過させないような充分な値
とした電圧に前記ブロツキングトランジスタの各ゲート
をバイアスさせるようにした第10項記載のメモリセル。

（12） 電気的に消去および再書込み可能なメモリセル
を動作させるにあたつて、消去モードにおいて負の電圧
をコントロールゲートに印加し、前記メモリセルが非選
択状態にあるときには前記負の電圧はこれを充分に低い
レベルとすることにより該セルに書込みが行なわれるこ
とを回避するとともに、前記メモリセルが選択状態にあ
るときには前記負の電圧はこれを充分に高いレベルとす
ることにより当該フローテイングゲート型トランジスタ
のコントロールゲート、フローテイングゲートおよびド
レイン間の電圧差が該フローテイングゲートを充電させ
るのに充分な大きな値となるようにしたことを特徴とす
るメモリセル駆動方式。

（13） 消去期間中に前記コントロールゲートに印加す
る前記負の電圧はこれを約−12ボルトとした第12項記載
のメモリセル駆動方式。

（14） 消去期間中には前記ビツトラインに仮想接地電
圧を印加することにより前記セルを非選択状態とするよ
うにした第13項記載のメモリセル駆動方式。

（15） 前記セルのワードラインに印加される電圧は単
一の電圧源から複数個のチヤージポンプにより生成させ
て印加するようにした第12項記載のメモリセル駆動方
式。

（16） 前記チヤージポンプにより生成された電圧はス
イツチ回路により前記コントロールゲートに印加される
ようにし、このスイツチ回路は該回路に印加された制御
信号に応答して前記コントロールゲートに正または負の
電圧を選択的に供給するようにした第15項記載のメモリ
セル駆動方式。

以上本発明の実施例につき記載してきたが、本発明によ
るメモリセルおよびその駆動方式は、記載の実施例に対
して適宜追加ないし変更を行なつて実施してもよいこと
はいうまでもない。

【図面の簡単な説明】

第１図は３個のトランジスタからなるEEPROMデバイスの
従来例を示す概略図、第２図は４個のトランジスタから
なるEEPROMデバイスの従来例を示す概略図、第３図は本
発明によるメモリセルを用いたメモリアレイ中の４個の
メモリセルを示す拡大平面図、第４図は第１図の２−２
線に沿う断面図、第５図は第１図の３−３線に沿う断面
図、第６図は第１図に示したメモリセルの等価回路図、
第７図〜第10図は第３図の２−２線に沿う断面図であつ
て本発明によるデバイスの製作工程の前半を示す断面
図、第11図〜第14図は第３図の３−３線に沿う断面図で
あつて本発明のデバイスの製作工程の後半を示す断面
図、第15図は各メモリセルに必要な種々の電圧レベルを
供給する電気回路のブロツク図、第16図はアレイの各ワ
ードラインを駆動するための電気回路を示す結線図であ
る。 10,12,14,16……メモリセル 11……基板 15……酸化物層（トンネル酸化物層） 18,24……Ｎ＋型ソース領域 20,22……Ｎ＋型ドレイン領域 21……Ｎ−型リーチスルー領域 34……コントロールゲート 35……フローテイングゲート 38……チヤンネル領域 40……リーチスルーチヤンネル領域 56,57,58……チヤージポンプ 74,76……ブロツキングトランジスタ 77,78,90,92……ドライバトランジスタ 79,98……出力トランジスタ 80,96……リストアラトランジスタ 94……アイソレーシヨントランジスタ 88……キヤパシタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】不揮発性メモリーセルであって、 半導体基板の表面に形成されほぼ均一な厚さを有するゲ
   ートと、 前記ゲートの表面に形成された浮遊ゲートと、 前記フローティングゲートの頂部に間隔をあけて形成さ
   れた制御ゲートと、 前記フローティングゲートの一方の側に形成された側壁
   と、 前記制御ゲート、前記フローティングゲート、及び前記
   側壁を打ち込みマスクとして用いてイオン打ち込みによ
   り形成されたソース及びドレインとを有し、前記側壁が
   形成された前記フローティングゲート及び前記制御ゲー
   トの側に前記ドレインが形成され、前記ソース及び前記
   ドレインは打ち込みの後拡散されて前記ソースが前記フ
   ローティングゲートの下に延び、前記ドレインが前記フ
   ローティングゲートの下に延びないことを特徴とする前
   記不揮発性メモリーセル。
2. 【請求項２】不揮発性メモリーセルの配列であって、 半導体基板の表面に形成されほぼ均一な厚さを有するゲ
   ートと、 第一、第二、第三及び第四のメモリーセル領域上にまた
   がり前記ゲートの表面に形成された第一、第二、第三及
   び第四の浮遊ゲートと、 前記第一、及び第二のフローティングゲートの頂部に間
   隔をあけて形成された第一の制御ゲートと、 前記第三、及び第四のフローティングゲートの頂部に間
   隔をあけて形成された第二の制御ゲートと、 前記第一フローティングゲートの一方の側に形成された
   第一の側壁と、 前記第一側壁から前記第一制御ゲートの反対側に対応す
   る前記第二フローティングゲートの一方の側に形成され
   た第二の側壁と、 前記第三フローティングゲートの一方の側に形成された
   第三の側壁と、 前記第一側壁から前記第二制御ゲートの反対側に対応す
   る前記第四フローティングゲートの一方の側に形成され
   た第四の側壁と、 前記第一制御ゲート、前記第一及び第二フローティング
   ゲート、及び前記第二側壁を打ち込みマスクとして用い
   てイオン打ち込みにより形成され、前記第一、及び第二
   のメモリーセルのためのドレインとしての第一のドープ
   領域、 前記第二制御ゲート、前記第三及び第四フローティング
   ゲート、及び前記第四側壁を打ち込みマスクとして用い
   てイオン打ち込みにより形成され、前記第三、及び第四
   メモリーセルのためのドレインとしての第二のドープ領
   域、 前記第一及び第二制御ゲート、前記第一及び第三フロー
   ティングゲート、及び前記第一及び第三側壁を打ち込み
   マスクとして用いてイオン打ち込みにより形成され、前
   記第一、及び第三メモリーセルのためのソースとしての
   第三のドープ領域、及び 前記第一及び第二制御ゲート、前記第二及び第四フロー
   ティングゲートを打ち込みマスクとして用いてイオン打
   ち込みにより形成され、前記第二、及び第四メモリーセ
   ルのためのソースとしての第四のドープ領域を有する前
   記配列。