JPH07319799A

JPH07319799A - マイクロ・プロセッサー装置

Info

Publication number: JPH07319799A
Application number: JP13374594A
Authority: JP
Inventors: Masami Amamiya; 正己雨宮
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-05-24
Filing date: 1994-05-24
Publication date: 1995-12-08

Abstract

(57)【要約】（修正有）【目的】データ転送が高速に行えると共に、受信デー
タのリング・バッファ内への書き込みによるオーバーヘ
ッドを最小限としたマイクロ・プロセッサー装置を提供
する。【構成】バス・マスターとして任意のメモリー空間内
の領域を反復してアクセス可能なＤＭＡＣ（ダイレクト
・メモリー・アクセス・コントローラ）を用意し、通信
インターフェース・デバイスからメモリー内のリング・
バッファ領域へのデータ転送をＭＰＵの直接的な介在な
しにＤＭＡ（ダイレクト・メモリー・アクセス）転送で
行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＰＵ（マイクロ・プ
ロセッサー・ユニット）を用いて、特にシリアルまたは
パラレル通信インタフェースを介して他装置からのデー
タ受信を行うマイクロ・プロセッサー装置に関する。

【０００２】

【従来の技術】従来、マイクロ・プロセッサー装置にお
いて、シリアルまたはパラレル通信インタフェースを介
して他装置とのコミュニケーションを行う場合、相手装
置から受信したデータが、両装置間で取り決められたプ
ロトコルに基づくコマンドを含む場合には、通常ＭＰＵ
が前記通信インターフェース・デバイスのデータ受信割
り込みを受けて、メモリー内の任意の領域に用意された
エンドレス構成のリング・バッファに順次有効データを
書き込んで行き、一方で、プログラムのメイン・ルーチ
ン（或いは別タスク）に用意された解析ルーチンで前記
リング・バッファ内に一時記憶された有効データを読み
出し且つ解析して必要な処理ルーチンを実行するという
手順で、前のコマンドの実行中に次のコマンドが相手装
置より送信されてきた場合にも、それを取りこぼさない
ようにするのが一般的である。

【０００３】また、相手装置からのコマンド送信の速度
が、マイクロ・プロセッサー装置側のコマンド処理より
速い場合は、前記リング・バッファが満杯になり、この
間まではデータを取りこぼすことになる。

【０００４】このような場合には、ＭＰＵが受信割り込
み処理ルーチン内で前記リング・バッファ内に有効デー
タを書き込む前に該リング・バッファの残量をチェック
し、該リング・バッファの残量がない場合、または残量
が一定量より少ないことを検知した場合、前記通信イン
ターフェース・デバイスがハードウェアーによるハンド
シェーク機能をサポートしている場合には、以降の通信
インターフェース・デバイスからのデータの読み出しを
中止し、相手装置に対して次の「データ要求信号」を出
力しないようにする。また、前記通信インターフェース
・デバイスがハードウェアーによるハンドシェーク機能
をサポートしていない場合には、予め装置間で取り決め
られている「送信中断コード」を、通信インターフェー
ス・デバイス通じて相手装置に送信し、これ以上データ
を受信できない旨を通知する。この場合には、相手装置
が上記「送信中断コード」を受信し、それを解析して、
送信を中止する以前に若干のデータが相手装置より追加
送信されてくることも予想されるが、これに対応するた
めには、前記リング・バッファの残量が若干ある状態で
「送信中断コード」を送信しておくことで、これらの追
加送信データを取りこぼすのを防止する。

【０００５】いずれの場合でも、リング・バッファから
コマンドが読み出され必要な処理が進み、リング・バッ
ファの所定残量が確保された場合には、前者の場合に
は、ＭＰＵが通信インターフェース・デバイス内の所定
のレジスターの内容を読み出すことで、相手装置に対し
て「データ要求信号」が発信され、データの受信動作が
再開される。また、後者の場合には、ＭＰＵが通信イン
ターフェース・デバイスを通じて相手装置に対して「送
信再開コード」を送信し、データの受信動作が再開され
る。

【０００６】上述した方式は、比較的容易なソフトウェ
ア処理により、相手装置からのデータ受信と受信データ
の解釈と処理ルーチンの実行が非同期で行え、また、中
間バッファを用いたデータの送受信のハンドシェーク処
理も容易に行えるため、パーソナル・コンピュータを始
めとして、各種の機器に幅広く使用されている。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た従来例にあっては、通信インターフェース・デバイス
間のデタ転送速度を向上させようとした場合に、通信イ
ンターフェース・デバイスが一単位のデータを受信する
毎に、ＭＰＵに対して割り込み要求を発生し、それを受
けてＭＰＵは単位データ受信処理ルーチンを起動し、受
信データのリング・バッファ内への書き込み処理を実行
するため、この割り込みルーチンの起動と終了時の切り
替えによるオーバーヘッドの発生が無視できなくなり、
ＭＰＵの使用効率の低下を招くという問題点があった。

【０００８】例えば、ＭＰＵの割り込みソフトウェアー
処理により、１バイトの受信データの転送を実行させる
と、使用するＭＰＵの性能にもよるが、１６ビットのデ
ータ幅を持つ標準的なＭＰＵを用いても、数１０μｓの
処理時間が必要であり、１９２００ボーのシリアル・イ
ンターフェースの通信デバイスからの受信データを処理
した場合、これだけでＭＰＵの処理能力の１０％程度を
使用してしまうことになる。

【０００９】本発明は上述した従来の技術の有するこの
ような問題点に鑑みてなされたものであり、その目的と
するところは、データ転送が高速に行えると共に、受信
データのリング・バッファ内への書き込みによるオーバ
ーヘッドを最小限としたマイクロ・プロセッサー装置を
提供しようとするものである。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に本発明のマイクロ・プロセッサー装置は、共通バス上
に接続され、共有資源を有する複数のバス・マスターを
持つマイクロ・プロセッサー装置において、任意のメモ
リー空間内の領域を反復してアクセス可能なダイレクト
・メモリー・アクセス・コントローラからなるバス・マ
スターを、少なくとも一つ有することを特徴とするもの
である。

【００１１】また、同じ目的を達成する上で、前記ダイ
レクト・メモリー・アクセス・コントローラがアクセス
を行うメモリー空間に対する有効データのリードまたは
ライトを実行する以前に当該メモリー位置に対して、装
置内の他のバス・マスターによる有効データのリードま
たはライトが完了したことを確認する検知手段により、
前記ダイレクト・メモリー・アクセス・コントローラが
反復アクセスを行うことで構成されるエンドレスのリン
グ状のメモリー・バッファが満杯であることを検出する
検出手段を持つことが望ましい。。

【００１２】また、同じ目的を達成する上で、前記ダイ
レクト・メモリー・アクセス・コントローラが反復アク
セスを行うメモリー空間に対する有効データのリードま
たはライトを実行する以前に前記ダイレクト・メモリー
・アクセス・コントローラが反復アクセスを行うことで
構成されるエンドレスのリング状のメモリー・バッファ
の前方位置に対して、装置内の他のバス・マスターによ
る有効データのリードまたはライトが完了したことを確
認する検知手段により、前記ダイレクト・メモリー・ア
クセス・コントローラが反復アクセスを行うことで構成
されるエンドレスのリング状のメモリー・バッファの残
量が一定量以下となったことを検出する検出手段を持つ
ことが望ましい。

【００１３】また、同じ目的を達成する上で、前記検出
手段により、前記エンドレスのリング状のメモリー・バ
ッファの残量が無いこと或は一定量以下であることを検
出した場合に、装置内の他のバス・マスターに対して通
知する機能を持つダイレクト・メモリー・アクセス・コ
ントローラを有することが望ましい。

【００１４】更に、同じ目的を達成する上で、前記ダイ
レクト・メモリー・アクセス・コントローラが反復アク
セスを行うメモリー空間に対して有効データのライトを
行う際に、合わせて識別コードを書き込む書き込み手段
を持つダイレクト・メモリー・アクセス・コントローラ
を有することが望ましい。

【００１５】

【作用】バス・マスターとして任意のメモリー空間内の
領域を反復してアクセス可能なＤＭＡＣ（ダイレクト・
メモリー・アクセス・コントローラ）を用意し、通信イ
ンターフェース・デバイスからメモリー内のリング・バ
ッファ領域へのデータ転送をＭＰＵの直接的な介在なし
にＤＭＡ（ダイレクト・メモリー・アクセス）転送で行
う。これにより、受信データのリング・バッファ内への
書き込みによるオーバーヘッドが最小限となる。

【００１６】

【実施例】以下、本発明の実施例を図面に基づき説明す
る。

【００１７】（第１実施例）まず、本発明の第１実施例
を図１及び図２基づき説明する。図１は、本発明の第１
実施例に係わるマイクロ・プロセッサー装置を備えた通
信システムの構成を示すブロック図であり、同図中、１
は通信システムで、本発明のマイクロ・プロセッサー装
置２と、該マイクロ・プロセッサー装置２に通信ライン
３を介して接続された相手装置４とからなる。

【００１８】本発明のマイクロ・プロセッサー装置２
は、ＭＰＵ（マイクロ・プロセッサー・ユニット）５、
ＲＯＭ（リード・オンリー・メモリー）６、ＲＡＭ（ラ
ンダム・アクセス・メモリー）７、通信インターフェー
ス・デバイス８及びＤＭＡＣ（ダイレクト・メモリー・
アクセス・コントローラ）９を有し、これらの各資源
は、コモン・バス１０を介して相互に接続されている。

【００１９】ＭＰＵ５は、本装置２全体を制御するもの
である。ＲＯＭ６は、読み出し専用メモリーであって、
ＭＰＵ５が本装置２全体を制御するための制御プログラ
ムを格納している。ＲＡＭ７は、読み書き可能メモリー
であって、各種のデータを格納するものである。通信イ
ンターフェース・デバイス８は、本装置２と相手装置４
との間でデータのやり取りを行うものである。

【００２０】ＤＭＡＣ９は、ＳＡＲ（ソース（転送元）
・アドレス・レジスター）１１、ＤＡＲ（デスティネー
ション（転送先）・アドレス・レジスター）１２、ＲＢ
ＬＲ（リング・バッファ・レングス・レジスター）１
３、ＤＴＣＲ（データ・トランスファー・カウント・レ
ジスター）１４、ＣＴＲＬ（ＤＭＡ・コントロール・レ
ジスター）１５、ＳＴＡＴ（ＤＭＡ・ステータス・レジ
スター）１６、レジスター制御手段１７、転送回数制御
手段１８、転送起動制御手段１９、要求優先制御手段２
０及びバス・インターフェイス２１を有している。

【００２１】ＳＡＲ１１は、ＤＭＡ転送元アドレスを指
定するレジスターである。ＤＡＲ１２は、ＤＭＡ転送先
アドレスを指定するレジスターである。ＲＢＬＲ１３
は、ＤＡＲ１２により指定したＤＭＡ転送先アドレスを
先頭として、該ＲＢＬＲ１３により指定した長さ分のメ
モリー領域をリング・バッファとして確保するレジスタ
ーである。なお、ＲＢＬＲ１３の代わりにリング・バッ
ファ領域の終了アドレスまたは終了アドレス＋１の位置
を指定するアドレス・レジスターを用いてもよい。

【００２２】ＤＴＣＲ１４は、ＤＭＡ転送回数を指定す
るレジスターである。本実施例によるリング・バッファ
領域に対する転送時、ＤＭＡ転送回数として無限大回数
を指定する場合には、「０」を設定する。ＣＴＲＬ１５
は、ＤＭＡ転送モードを指定するレジスターである。Ｓ
ＴＡＴ１６は、ＤＭＡ転送状態を表示するものである。

【００２３】以上のＤＭＡＣ９の各レジスター１１乃至
１６は、内部バス２２にそれぞれ接続され、バス・イン
ターフェイス２１を介してコモン・バス１０に接続され
る。

【００２４】レジスター制御手段１７は、各レジスター
１１乃至１６へのアクセス等を制御するものである。転
送回数制御手段１８は、ＤＭＡ転送回数を計数／制御す
るものである。転送起動制御手段１９は、ＭＰＵ５とコ
モン・バス１０の使用権の調停を行い、ＤＭＡ転送開始
を制御するものである。要求優先制御手段２０は、複数
のデバイスからのＤＭＡ要求の調停を行うものである。
これらの各制御手段１７乃至２０及び各レジスター１１
乃至１６は、制御信号バス２３を介して相互に接続され
る。

【００２５】次に、本実施例によるＤＭＡＣ９の反復ア
クセス・モード時におけるＤＭＡ転送動作を、図２のフ
ローチャートに基づいて説明する。

【００２６】ＤＭＡＣ９の動作に先立ってＭＰＵ５は、
コモン・バス１０を介してＤＡＲ１２にリング・バッフ
ァの先頭アドレス値を、ＰＢＬＲ１３にリング・バッフ
ァの長さを、ＤＴＣＲ１４にＤＭＡ転送回数（無限大回
数を設定する場合には０）を設定し、ＣＴＲＬ１５のＤ
ＭＡ転送許可ビットを有効にする。これにより、ＤＭＡ
Ｃ９に対するイニシャライズ処理が完了する（ステップ
Ｓ２０１）。

【００２７】この様にしてイニシャライズ処理が完了す
ると、以後、相手装置４から送信されたデータを通信イ
ンタフェース・デバイス８が受信し、受信データ読み出
す。そして、レジスターから読み出し可能な状態になる
と、通信インタフェース・デバイス８は、ＤＭＡＣ９に
対してＤＲＥＱ（ＤＭＡリクエスト）信号を有効とし、
読み出すべきデータが用意されたことを通知する（ステ
ップＳ２０２）。この通知を受けてＤＭＡＣ９は、ＤＡ
ＣＫ（ＤＭＡアクノリッジ）信号を有効とし、通信イン
タフェース・デバイス８に対して、受信データをコモン
・バス１０のデータ・バス・ラインに出力させ、これと
同時に自身の転送起動制御手段１９を働かせ、バス・イ
ンタフェース２１により、先にＤＡＲ１２により指定し
たメモリー内のリング・バッファ領域の先頭アドレスを
コモン・バス１０のアドレス・バス・ラインに出力する
と共に、書き込みパルスを発生させ、リング・バッファ
に受信データを書き込み、次のデータ転送に備えて内部
のアドレス・カウンターの値を１つ進める（ステップＳ
２０３）。

【００２８】以上の手順を繰り返し、データの転送が進
行し、内部のアドレス・カウンターの値が、ＤＡＲ１２
に設定されたアドレス値にＲＢＬＲ１３に設定された長
さを加算したアドレス値に達した場合には、内部のアド
レス・カウンターの値を、ＤＡＲ１２に設定されたアド
レス値にプリセットすることで（ステップＳ２０４）、
リング・バッファ領域に受信データを反復して書き込ん
で行くことが可能である。

【００２９】上述した動作は、ＭＰＵ５とＤＭＡＣ９と
いう、共にバス取得権を有するデバイスが互いにハード
ウェアによるバス取得権の調停を行い交互に動作するた
め、両者の動作切り換えによる無用なバス・サイクルの
浪費がなく、非常に高速且つ高能率で行われる。

【００３０】（第２実施例）次に、本発明の第２実施例
を図３に基づき説明する。

【００３１】図３は、本発明の第２実施例に係るマイク
ロ・プロセッサー装置を備えた通信システムの構成を示
すブロック図であり、同図において、上述した第１実施
例の図１と同一部分に付いては、同一符号を付してあ
る。図３において図１と異なる点は、ＤＭＡＣの構成で
ある。即ち、本実施例のＤＭＡＣ９ａは、図１のＤＭＡ
Ｃ９の構成に、ＰＣＲ（ポーズ（転送中断）・コントロ
ール・レジスター）２４、割り込み制御手段２５及び転
送中断制御手段２６を付加したことである。

【００３２】ＰＣＲ２４は、ワード（２バイト長）・サ
イズを持ち、上位バイトにはＤＭＡアクセス識別コード
を、下位バイトには他のバス・マスター・アクセス識別
コードをそれぞれ書き込むものである。割り込み制御手
段２５は、後述する手段により、リングバッファの満杯
（または、残量が一定値以下）を検出した場合に、ＭＰ
Ｕ５に対してＩＲＱ（インタラプタ・リクエスト（割り
込み要求））信号を発行する機能を有する。

【００３３】また、本実施例のバス・インタフェース２
１ａは、基本的には上述した第１実施例のバス・インタ
フェース２１と同様であるが、本実施例のバス・インタ
フェース２１ａは、コモン・バス１０に対するアクセス
をワード（２バイト）単位で行い、上位バイトまたは下
位バイトのいずれかと、ＰＣＲ２４により指定されたＤ
ＭＡアクセス識別コード或は他のバス・マスター・アク
セス識別コードとを比較して、それらが一致した場合に
は、各々一致信号を出力する機能を備えたものである。

【００３４】次に、本実施例のＤＭＡＣ９ａの反復アク
セス・モード時におけるＤＭＡ転送動作を説明する。反
復アクセス・モード時には、本実施例のＤＭＡＣ９ａ
は、イニシャライズ処理時にＰＣＲ２４に対してＤＭＡ
アクセス識別コード及びＭＰＵ識別コードを書き込む処
理を追加する。また、これと同時に、ＭＰＵ５のソフト
ウェアにより、リングバッファ領域全域にイニシャライ
ズ・データとしてＭＰＵアクセス識別コード（例えば、
１６進数の＄１１）を書き込んでおく。

【００３５】以上のイニシャライズ処理の終了後、通信
インタフェース・デバイス８がデータを受信すると、Ｄ
ＲＥＱ信号を有効とし、ＤＭＡＣ９ａに対してＤＭＡ転
送要求信号を発行する。該ＤＭＡ転送要求信号を受信す
るとＤＭＡＣ９ａは、リング・バッファの当該メモリー
位置に対して、ワード（２バイト）単位でアクセスを行
い、ワード単位でデータを読み出し、上位バイトが先に
設定したＭＰＵアクセス識別コード或はＤＭＡＣアクセ
ス識別コードと一致しているか否かの比較判別処理を行
う。

【００３６】この比較判別処理の結果、上位バイトがＭ
ＰＵアクセス識別コードと一致した場合には、当該メモ
リー位置が空であると判断し、ＤＭＡＣ９ａは、バス・
インタフェース２１ａを操作し、コモン・バス１０のデ
ータ・バスの上位バイトにＤＭＡＣアクセス識別コード
を出力させ、同時にＤＡＣＫ信号を有効にし、通信イン
タフェース・デバイス８の受信データを下位バイトに出
力させると共に、書き込みパルスを発生させ、当該メモ
リー位置の上位バイトにＤＭＡＣアクセス識別コード
を、下位バイトに受信データを書き込む。

【００３７】一方、先の比較判別処理の結果、上位バイ
トがＤＭＡＣアクセス識別コードと一致した場合には、
当該メモリー位置の前回書き込みデータがＭＰＵ５によ
りまだ読み出されていない、即ち、リング・バッファが
満杯であると判断し、通信インタフェース・デバイス８
に対するＤＡＣＫ信号の発行を行わずに、ＳＴＡＴ１６
のＤＭＡ中断中ビットを有効とすると共に、割り込み制
御手段２５によりＭＰＵ５に対してＩＲＱ（リング・バ
ッファ満杯割り込み要求）信号を発行した後、ＤＭＡＣ
９ａは休止状態となる。

【００３８】以後、ＭＰＵ５により当該メモリー位置の
受信データを読み出し、同時に上位バイトにＭＰＵアク
セス識別コードを書き込んだ後、ＣＴＲＬ１５のＤＭＡ
転送再開ビットを有効とすることで、ＤＭＡＣ９ａの動
作が再開され、ＤＡＣＫ信号が出力され、上述と同様の
手段により受信データのリング・バッファへの書き込み
が行われる。

【００３９】他方、先の比較判別処理の結果、上位バイ
トがいずれの識別コードとも一致しない場合には、リン
グ・バッファ領域がイニシャライズされていないものと
みなし、必要なエラー処理を行う。

【００４０】以上の説明では、ＤＭＡＣ９ａのＤＭＡ転
送の再開をＭＰＵ５がＤＭＡＣ９ａに再開指令を出すこ
とにより行ったが、ＤＭＡＣ９ａ自身が休止中に定期的
に当該メモリー位置を読み出して、ＭＰＵアクセス識別
コードが書き込まれたことを認識して自動的にＤＭＡ転
送を再開するように構成することも可能である。

【００４１】また、マイクロ・プロセッサー装置内に複
数のＭＰＵが存在している場合には、上述したＭＰＵア
クセス識別により（例えば、第１のＭＰＵは＄１１、第
２のＭＰＵは＄１２としておく）、上述のＩＲＱ信号を
発行するＭＰＵを選択することも可能である。

【００４２】本実施例におけるその他の構成、動作及び
効果は、上述した第１実施例と同様であるから、その説
明を省略する。

【００４３】（第３実施例）次に、本発明の第３実施例
を図４に基づき説明する。

【００４４】図４は、本発明の第２実施例に係るマイク
ロ・プロセッサー装置を備えた通信システムの構成を示
すブロック図であり、同図において、上述した第２実施
例の図３と同一部分に付いては、同一符号を付してあ
る。図４において図３と異なる点は、ＤＭＡＣの構成で
ある。即ち、本実施例のＤＭＡＣ９ｂは、図３のＤＭＡ
Ｃ９ａの構成に、オフセット値を設定するためのレジス
ターであるＯＳＲ（オフセット・レジスター）２７を付
加したことである。

【００４５】即ち、上述した第２実施例では、リング・
バッファの満杯を検出するために、ＭＰＵ識別コードの
有無をチェックするメモリー位置を、受信データを書き
込もうとするメモリー位置に隣接した位置に設定したた
め、リングバッファが満杯の状態のみしか検知すること
ができなかったが、本実施例では、ＯＳＲ２７により設
定したオフセット値分だけ、リング・バッファの前方位
置（アドレスの物理的な上位位置ではなく、オフセット
値分後の受信データを書き込むメモリー位置を表わす）
に対してＭＰＵ識別コードの有無をチェックすることに
より、リング・バッファに一定量の残量がある状態でＭ
ＰＵ５に対してＩＲＱ（この場合には、リング・バッフ
ァ残量減割り込み）信号の発行が可能となり、通信イン
タフェース・デバイス８がハードウェアによる完全なハ
ンドシェーク機能をサポートしていない場合、例えば、
３線式のシリアル・インタフェースにおいて、Ｘ−ＯＦ
Ｆ／Ｘ−ＯＮコードによるソフトウェアにより送信の許
可及び禁止制御を行っている場合に有効である。

【００４６】即ち、この方式の場合、相手装置４がＸ−
ＯＦＦコード（即ち、「送信中断コード」）を受信し、
それを解析して、送信を中断する以前に若干のデータが
相手装置４から追加送信されてくる場合があり、この場
合にリング・バッファが満杯になった後に「送信中断コ
ード」を送信したのでは、上述した追加データを取りこ
ぼす恐れがある。

【００４７】これに対処するためには本実施例で示した
リング・バッファに所定値以上の残量がある状態でＤＭ
Ａ転送を中断して、ＭＰＵ５に制御権を渡し、相手装置
４に対して通信インタフェース・デバイス８を通して
「送信中断コード」を送信できる機能が不可欠である。

【００４８】尚、本実施例におけるその他の構成、動作
及び効果は、上述した第２実施例と同様であるから、そ
の説明を省略する。

【００４９】（その他の実施例）上述した各実施例にお
いては、ＤＭＡＣが受信データを読み出す通信インタフ
ェース・デバイスとして、ＤＲＥＱ／ＤＡＣＫ機能付き
のものを例示して説明したが、これに限られるものでは
なく、ＤＲＥＱ／ＤＡＣＫ機能が付いてない汎用の通信
インタフェース・デバイスに対しても、マイクロ・プロ
セッサー装置のメモリー・アドレス空間上に配置された
デバイスであれば、まず、ＤＭＡＣが通信インタフェー
ス・デバイスのアドレスを出力し、該デバイスが出力し
た受信データをＤＭＡＣ内のデータ・バッファに一時記
憶しておき、次のサイクルでリング・バッファ内の当該
メモリー・アドレスと共に、一時記憶しておいた受信デ
ータを出力し、メモリー書き込みを行うデュアル・アド
レス・モードを用いてＤＭＡ転送を行うことが可能であ
る。

【００５０】

【発明の効果】以上詳述したように本発明のマイクロ・
プロセッサー装置によれば、バス・マスターとして任意
のメモリー空間内の領域を反復してアクセス可能なＤＭ
ＡＣ（ダイレクト・メモリー・アクセス・コントロー
ラ）を用意し、通信インターフェース・デバイスからメ
モリー内のリング・バッファー領域へのデータ転送をＭ
ＰＵの直接的な介在なしにＤＭＡ（ダイレクト・メモリ
ー・アクセス）転送で行うので、その転送が従来ソフト
ウェア手段により転送を行う場合に比して高速に行える
と共に、受信データのリング・バッファ内への書き込み
によるオーバーヘッドが最小限となる。

【００５１】また、リング・バッファ領域内に合わせて
アクセス識別コード領域を設けたことにより、直接ＭＰ
Ｕの介在なしにＤＭＡ自身により、リング・バッファの
残量の検知を行い、必要な場合には割り込み機能を用い
て、ＭＰＵに通知する機能を実現し、高速通信インタフ
ェース使用時にも、データの取りこぼしのないデータ転
送が可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るマイクロ・プロセッ
サー装置を備えた通信システムの構成を示すブロック図
である。

【図２】同マイクロ・プロセッサー装置におけるＤＭＡ
Ｃの動作を示すフローチャートである。

【図３】本発明の第２実施例に係るマイクロ・プロセッ
サー装置を備えた通信システムの構成を示すブロック図
である。

【図４】本発明の第３実施例に係るマイクロ・プロセッ
サー装置を備えた通信システムの構成を示すブロック図
である。

【符号の説明】

２マイクロ・プロセッサー装置５ＭＰＵ（アクセス完了検出手段、残量検出手
段、通知手段、書き込み手段）９ＤＭＡＣ（ダイレクト・メモリー・アクセス・コ
ントローラ）９ａＤＭＡＣ（ダイレクト・メモリー・アクセス・コ
ントローラ）９ｂＤＭＡＣ（ダイレクト・メモリー・アクセス・コ
ントローラ）

Claims

【特許請求の範囲】

【請求項１】共通バス上に接続され且つ共有資源を有
する複数のバス・マスターを備えたマイクロ・プロセッ
サー装置において、前記複数のバス・マスターの内の少
なくとも一つのバス・マスターは、任意のメモリー空間
内の領域を反復してアクセス可能なダイレクト・メモリ
ー・アクセス・コントローラからなることを特徴とする
マイクロ・プロセッサー装置。
【請求項２】前記ダイレクト・メモリー・アクセス・
コントローラが反復アクセスを行うメモリー空間に対す
る有効アクセスである有効データの書き込みまたは読み
出しを実行する以前に当該メモリー位置に対して装置内
の他のバス・マスターによる有効アクセスである有効デ
ータの書き込みまたは読み出しが完了したことを検出す
るアクセス完了検出手段と、前記ダイレクト・メモリー
・アクセス・コントローラが反復アクセスを行うことで
構成されるメモリー・バッファが満杯であることを検出
する残量検出手段とを備えたことを特徴とする請求項１
記載のマイクロ・プロセッサー装置。
【請求項３】前記ダイレクト・メモリー・アクセス・
コントローラが反復アクセスを行うメモリー空間に対す
る有効アクセスである有効データの書き込みまたは読み
出しを実行する以前に前記ダイレクト・メモリー・アク
セス・コントローラが反復アクセスを行うことで構成さ
れるメモリー・バッファの前方位置に対して装置内の他
のバス・マスターによる有効アクセスである有効データ
の書き込みまたは読み出しが完了したことを検出するア
クセス完了検出手段と、前記メモリー・バッファの残量
が一定量以下であることを検出する残量検出手段とを備
えたことを特徴とする請求項１記載のマイクロ・プロセ
ッサー装置。
【請求項４】前記ダイレクト・メモリー・アクセス・
コントローラは、前記残量検出手段により、前記メモリ
ー・バッファが満杯であることを検出した場合に、その
旨を装置内の他のバス・マスターに対して通知する通知
手段を有することを特徴とする請求項２記載のマイクロ
・プロセッサー装置。
【請求項５】前記ダイレクト・メモリー・アクセス・
コントローラは、前記残量検出手段により、前記メモリ
ー・バッファの残量が一定量以下であることを検出した
場合に、その旨を装置内の他のバス・マスターに対して
通知する通知手段を有することを特徴とする請求項３記
載のマイクロ・プロセッサー装置。
【請求項６】前記ダイレクト・メモリー・アクセス・
コントローラは、反復アクセスを行うメモリー空間に対
して有効データの書き込みを行う際に、合わせて識別コ
ードを書き込む書き込み手段を有することを特徴とする
請求項１乃至４または５記載のマイクロ・プロセッサー
装置。