JPH07320037A - 映像データ転送装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 動画の所望の色の部分のみをフレームメモリ
に高速に転送する。 【構成】 色比較部、動画映像データＭＤＡＴＡの色が
指定色とほぼ等しい場合には色比較信号ＣＣＭＰをＬレ
ベルに設定し、指定色と等しくない場合には色比較信号
ＣＣＭＰをＨレベルに設定する。ＯＲゲート６１０は、
色比較信号ＣＣＭＰがＬレベルの時には書込信号／ＭＷ
ＲをＨレベルに保ってＶＲＡＭへの映像データの書込み
を禁止し、色比較信号ＣＣＭＰがＨレベルの時には書込
信号／ＭＷＲがＬレベルになるのを許可してＶＲＡＭへ
の映像データの書込みを行なわせる。この結果、転送対
象外として指定された色を除く動画部分だけが２ポート
ＶＲＡＭに転送され、表示デバイスに表示される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像データをフレーム
メモリに転送する映像データ転送装置に関する。

【０００２】

【従来の技術】外部から与えられた映像データをパーソ
ナルコンピュータの映像メモリに転送する方法として、
いわゆるＤＭＡ（Direct Memory Access）転送を利用す
ることができる。

【０００３】図３９は、映像データをビデオＲＡＭに転
送するためのＤＭＡコントローラを備えた従来のコンピ
ュータシステムを示すブロック図である。３つの映像メ
モリ５１Ｒ，５１Ｇ，５１Ｂには、赤色（Ｒ）、緑色
（Ｇ）、青色（Ｂ）に色相分解された色データＤr ，Ｄ
g ，Ｄb がそれぞれ記憶されている。これらの色データ
Ｄr ，Ｄg ，Ｄb は、例えばディザ法で予め２値化され
ている。ＤＭＡコントローラ５５は、アドレスバス５３
と、データバス５２と、制御バス５４の使用権をＣＰＵ
５９から取得し、３つの映像メモリ５１Ｒ，５１Ｇ，５
１Ｂに記憶された２値色データＤr ，Ｄg ，Ｄb をリア
ルタイムに表示用のビデオＲＡＭ５６Ｒ，５６Ｇ，５６
Ｂにそれぞれ転送する。転送された２値色データＤr ，
Ｄg ，Ｄbは、ＶＲＡＭ５６Ｒ、５６Ｇ、５６Ｂを通じ
てモニタ−制御部５７に送られ、モニタ−５８に映像を
表示させる。

【０００４】ＤＭＡ転送の際には、まず、ＣＰＵ５９
が、Ｒ成分用のＶＲＡＭ５６Ｒにおける表示開始アドレ
スをＤＭＡコントローラ５５に送ってＤＭＡコントロー
ラ５５を起動する。ＤＭＡコントローラ５５は、バスの
使用権をＣＰＵ５９から獲得して１ライン目のＲ成分の
２値色データＤr をＲ成分用のＶＲＡＭ５６Ｒに転送
し、その後、ＣＰＵ５９にバスの使用権を戻す。次に、
ＣＰＵ５９がＧ成分用のＶＲＡＭ５６Ｇの表示開始アド
レスをＤＭＡコントローラ５５に送ってＤＭＡコントロ
ーラ５５を起動すると、Ｒ成分と同様に２値色データＤ
g の転送が行なわれる。さらに、Ｂ成分も同様に転送さ
れる。２ライン目の映像データを転送する際には、ＣＰ
Ｕ５９はＶＲＡＭ５６Ｒ，５６Ｇ，５６Ｂそれぞれの２
ライン目の表示開始アドレスを算出してこれをＤＭＡコ
ントローラ５５に送り、ＲＧＢ各色の２値色データＤr
，Ｄg ，Ｄb を順次転送する。

【０００５】このように、ＣＰＵ５９は各ライン毎にＶ
ＲＡＭ５６Ｒ，５６Ｇ，５６Ｂの表示開始アドレスを算
出してＤＭＡコントローラ５５に教示し、ＤＭＡコント
ローラ５５がこれに応じて各ラインの色データＤr ，Ｄ
g ，Ｄb を順次ＤＭＡ転送していくことにより、１フィ
−ルド分の色データがＶＲＡＭ５６に転送される。な
お、「１フィールド」とは、画面の左上隅から右下隅ま
での１回の走査でカバーされる画像を言う。多くの場合
には、２：１のインターレス（飛び越し走査）が行なわ
れており、２フィールドで１フレーム（１画面）の画像
を構成している。こうして、１秒間に約６０フィ−ルド
分の２値色データを順次ＤＭＡ転送していくことによっ
て、動画がモニタ−５８に表示される。

【０００６】

【発明が解決しようとする課題】ＮＴＳＣ（National T
elevision System Commmittee ）方式による映像信号を
利用した場合、水平１ラインの走査期間は６３μｓであ
る。一方、図３９のシステムにおいて、ＣＰＵ５９が表
示開始アドレスを計算してＤＭＡコントローラ５５に転
送する時間と、ＤＭＡコントローラ５５がＣＰＵ５９か
ら各バスの使用権を取得する時間と、各２値色データＤ
r ，Ｄg ，Ｄb の１ライン分をＤＭＡ転送する時間とを
合計すると、１秒間に数フィ−ルド分のデータしか転送
できない。これはＣＰＵ５９が表示開始アドレスを計算
したり、ＤＭＡコントローラ５５に表示開始アドレスを
設定したりするための時間が必要以上にかかるためと考
えられる。このように、従来のデータ転送装置では、１
秒間に数フィールド分のデータしか転送できないため、
スム−ズな動画を表示することは不可能であった。

【０００７】また、以下に示すように、従来のデータ転
送装置では転送される映像の所望の色部分のみを転送す
ることはできなかった。図４０は、図３９の装置によっ
て２つの映像を合成（スーパーインポーズ）する方法を
示す説明図である。図４０（Ａ）に示す音符記号の映像
はパーソナルコンピュータによって生成された静止画で
あり、図３９のＶＲＡＭ５６Ｒ，５６Ｇ，５６Ｂに予め
記憶されている映像である。図４０（Ｂ）に示す人形の
映像はＶＲＡＭにＤＭＡ転送される動画であり、メモリ
５１Ｒ，５１Ｇ，５１Ｂに記憶されている映像である。
なお、人形の背景は所定の一様な色を有している。ＤＭ
Ａ転送が実行されると、静止画と動画が合成されて図４
０（Ｃ）のような映像が表示される。

【０００８】図４０（Ｃ）において、人形の背景である
一様色の部分（図中斜線で示す）は表示する必要は無い
ので、このような背景を表わす映像データをＶＲＡＭに
転送せずに、パーソナルコンピュータで生成した映像
（すなわち音符記号の映像）を背景の代わりに表示した
いという要望があった。しかし、従来は動画全体を転送
していたので、背景部分の転送のみを禁止することは不
可能であった。

【０００９】この発明は、従来技術における上述の課題
を解決するためになされたものであり、動画の所望の色
の部分のみをフレームメモリに高速に転送することを目
的とする。

【００１０】

【課題を解決するための手段および作用】上述の課題を
解決するため、この発明の請求項１に記載した映像デー
タ転送装置は、表示デバイスに表示される映像の映像デ
ータを記憶するフレームメモリと、前記フレームメモリ
に転送される動画映像データを供給する動画映像データ
供給手段と、前記フレームメモリに接続されたバスと、
前記動画映像データを前記フレームメモリに書込むため
の書込みアドレスを算出するとともに、該書込みアドレ
スと前記動画映像データとを前記バス上に出力するデー
タ転送手段と、所定の色度の範囲を規定するための色デ
ータを記憶する色データメモリと、前記動画映像データ
を前記色データと比較して、その比較結果を示す色比較
信号を生成する色比較手段と、前記色比較信号に応じて
前記動画映像データの前記フレームメモリへの書込みを
制御する書込制御手段と、を備える。

【００１１】データ転送手段は、ＣＰＵ等の他の手段か
ら書込みアドレスを受け取らずに自ら書込みアドレスを
算出するので、動画映像データを高速にバス上に出力で
きる。また、色比較信号に応じて動画映像データの書込
みを制御するので、動画の所望の色の部分のみをフレー
ムメモリに高速に転送することができる。

【００１２】請求項２に記載した映像データ転送装置で
は、前記色比較手段は、前記動画映像データで表わされ
る色度が前記所定の色度の範囲内である場合には前記フ
レームメモリの書込みを禁止する第１のレベルに前記色
比較信号を設定し、前記動画映像データで表わされる色
度が前記所定の色度の範囲外である場合には前記フレー
ムメモリへの書込みを許可する前記第２のレベルに前記
色比較信号を設定する色比較信号設定手段、を有する。

【００１３】こうすれば、動画の中で所定の色度の範囲
外にある映像部分のみがフレームメモリに書き込まれ
る。

【００１４】請求項３に記載した映像データ転送装置で
は、前記色データは、ＲＧＢの３原色に対する映像デー
タ成分の上限値と下限値とをそれぞれ含んでおり、前記
色比較信号設定手段は、前記動画映像データで表わされ
る３原色の成分がそれぞれの前記上限値と前記下限値の
間の範囲内にある場合には前記色比較信号を前記第１の
レベルに設定し、前記動画映像データの各色の成分の少
なくとも１つがそれぞれの前記上限値と下限値の間の範
囲外にある場合には前記色比較信号を前記第２のレベル
に設定する手段、を有する。

【００１５】こうすれば、映像データの３原色の成分に
対する上限値と下限値を設定することによって、色度の
範囲を任意に設定することができる。

【００１６】請求項４に記載した映像データ転送装置で
は、前記色データは、ＲＧＢの３原色に対する映像デー
タ成分の参照値をそれぞれ含んでおり、前記色比較信号
設定手段は、前記動画映像データの３原色の成分がそれ
ぞれの前記参照値と等しい場合には前記色比較信号を前
記第１のレベルに設定し、前記動画映像データの各色の
成分の少なくとも１つが前記参照値と異なる場合には前
記色比較信号を前記第２のレベルに設定する比較器、を
有する。

【００１７】この場合には、動画映像データの３原色の
成分がそれぞれの参照値と等しい場合にフレームメモリ
への書込みが禁止され、少なくとも１つが参照値と等し
くない場合にフレームメモリへの書込みが許可される。

【００１８】請求項５に記載した映像データ転送装置で
は、前記データ転送手段は、前記フレームメモリの書込
み動作を許可するための書込信号を生成する手段を備
え、前記書込制御手段は、前記色比較信号の値に応じて
前記書込信号のレベルを調整する書込信号調整手段を備
える。

【００１９】書込信号のレベルを調整するようにすれ
ば、ビット数の多い動画映像データやアドレスを制御す
る方法に比べて簡単な回路構成でフレームメモリへの動
画映像データの書込みを許可したり禁止したりすること
ができる。

【００２０】請求項６に記載した映像データ転送装置で
は、前記書込信号調整手段は、前記色比較信号と前記書
込信号との論理演算によって前記書込信号のレベルを各
ドットごとに調整する手段を有する。

【００２１】このような構成によって書込信号のレベル
を容易に調整することができる。

【００２２】請求項７に記載した映像データ転送装置で
は、前記データ転送手段は、前記動画映像データを転送
する際に前記フレームメモリと前記書込みアドレスを算
出するアドレス算出手段を備え、前記アドレス算出手段
は、前記フレームメモリ内における前記動画映像データ
の書込領域の開始位置を示すオフセットアドレス値を記
憶する第１のメモリと、前記フレームメモリ内における
隣接する走査線同士のアドレスの差を示す加算アドレス
値を記憶する第２のメモリと、前記動画映像データに同
期した垂直同期信号と水平同期信号とに応じて、与えら
れた前記水平同期信号のパルス数に基づいて特定される
走査線の順番を示す走査線番号と、前記加算アドレス値
とを乗算した値に等しい垂直アドレス値を算出する第１
の演算手段と、前記動画内の各走査線上において、各走
査線の始点から各走査線上の各画素までのアドレスの差
を示す水平アドレス値を生成する水平カウンタと、前記
オフセットアドレス値と前記垂直アドレス値と前記水平
アドレス値とを加算することによって、各走査線上にお
ける各画素の位置に相当する前記フレームメモリ内のア
ドレスを生成する第２の演算手段と、を備える。

【００２３】書込みアドレスは第１の演算手段と第２の
演算手段とによる算術演算によって算出されるので、フ
レームメモリの書込みアドレスが高速に算出され、映像
データを高速に転送することが可能となる。

【００２４】

【実施例】

Ａ．動画映像データの準備：図１は、ＤＭＡ転送の対象
外とする色を指定する様子を示す説明図である。図１に
おいて、一様な色の背景ＢＧ（スクリーン）の前に人形
が配置されている。背景ＢＧは表示が不要な映像部分で
あり、人形の色とは異なる所定の色を有している。後述
するように、背景ＢＧとほぼ同じ色を有する映像部分
は、ＤＭＡ転送の対象外となる。

【００２５】背景ＢＧの色は、以下のようにして分析さ
れる。まず、背景ＢＧのみを含む領域（例えば領域Ｒ
１）をビデオカメラで撮像し、その映像データをパーソ
ナルコンピュータによって分析する。図２は、背景ＢＧ
の映像データを色分解して得られたＲ（レッド），Ｇ
（グリーン），Ｂ（ブルー）各色の輝度を示すヒストグ
ラムである。横軸は輝度の％であり、縦軸は画素数Ｎで
ある。なお、この明細書における「輝度」という用語
は、３原色の刺激値を示している。図２に示すように、
ＲＧＢ各色についての輝度の最大値と最小値に所定の余
裕εを取り、各色の上限値ＤUR，ＤUG，ＤUBと下限値Ｄ
LR，ＤLG，ＤLBとをそれぞれ決定する。ＤＭＡ転送の際
には、後述するように、ＲＧＢのそれぞれの上限値ＤU
R，ＤUG，ＤUBと下限値ＤLR，ＤLG，ＤLBとの間に入る
動画映像データは、背景ＢＧとほぼ同じ色を有すると判
断される。なお、背景ＢＧの映像データを分析して上限
値ＤUR，ＤUG，ＤUBと下限値ＤLR，ＤLG，ＤLBとを決定
する処理は、所定のソフトウエアプログラムによって実
現される。

【００２６】図３は、こうして得られたＲＧＢ各色の上
限値ＤUR，ＤUG，ＤUBと下限値ＤLR，ＤLG，ＤLBとによ
って規定される指定色範囲ＣＡをＣＩＥ色度図上で示す
図である。このＣＩＥ色度図は、国際照明委員会によっ
て推奨された色度図であり、日本ではＪＩＳ Ｚ８７０
１で規定されている。なお、図３における指定色範囲Ｃ
Ａは、ピンク色に近い色度の範囲である。背景ＢＧの色
としては、ＤＭＡ転送したい所望の画像部分（図１の例
では人形部分）に含まれていない任意の色を選択するこ
とが可能である。

【００２７】次に、背景ＢＧの前で人形が動く映像を撮
像する。図１は平面的な物体の映像であるが、所定の色
の背景ＢＧの前で３次元の物体（人，動物，ロボットな
ど）が動く映像を撮像してもよい。こうして作成された
動画の映像信号がパーソナルコンピュータに与えられる
と、指定色範囲ＣＡ以外の色を有する映像部分がフレー
ムメモリにＤＭＡ転送されてカラーモニタ上に表示され
ることになる。

【００２８】Ｂ．システム構成：図４は、本発明の第１
の実施例としてのコンピュータシステムの構成を示すブ
ロック図である。このコンピュータシステムは、パーソ
ナルコンピュータ本体２００と、カラーＣＲＴ３００
と、カラー液晶ディスプレイ（ＬＣＤ）３０２とを備え
ている。パーソナルコンピュータ本体２００は、ＣＰＵ
２０２と、ＲＡＭ２０４と、ＲＯＭ２０６と、Ｉ／Ｏイ
ンタフェイス２０８と、ビデオアクセラレータ２１０
と、２ポートＶＲＡＭ２１２と、Ｄ−Ａ変換器（ＤＡ
Ｃ）２１４と、ＬＣＤドライバ２１６と、ＤＭＡコント
ローラ２２０と、Ａ−Ｄ変換器２２２と、映像デコーダ
２２４と、映像入力端子２２６とを備えている。これら
のうちで、ＣＰＵ２０２、ＲＡＭ２０４、ＲＯＭ２０
６、Ｉ／Ｏインタフェイス２０８、ビデオアクセラレー
タ２１０、および、ＤＭＡコントローラ２２０は、ＣＰ
Ｕバス２０１で互いに接続されている。また、ビデオア
クセラレータ２１０と、２ポートＶＲＡＭ２１２と、Ｄ
ＭＡコントローラ２２０は、ローカルバス（アドレスバ
ス２２８、データバス２２９、制御バス２３０）で相互
に接続されている。

【００２９】なお、ＤＭＡコントローラ２２０とＡ−Ｄ
変換器２２２と映像デコーダ２２４と映像入力端子２２
６は、１枚の拡張ボードまたは拡張カード上に実現する
ことができる。

【００３０】映像入力端子２２６にはビデオプレーヤや
テレビジョンチューナからのコンポジット映像信号ＶＳ
が与えられる。入力されたコンポジット映像信号ＶＳ
は、映像デコーダ２２４でデコードされて、ＲＧＢ各色
の輝度成分を含む色信号ＣＳ（コンポーネント映像信
号）と、垂直同期信号ＶＳＹＮＣと、水平同期信号ＨＳ
ＹＮＣと、フィールド指示信号ＦＩＳとに分解される。
フィールド指示信号ＦＩＳは、インターレース走査の場
合に奇数フィールドか偶数フィールドかを示す信号であ
る。

【００３１】色信号ＣＳはＡ−Ｄ変換器２２２によって
アナログ信号からデジタル信号に変換され、デジタル化
された映像データＤＳはＤＭＡコントローラ２２０に与
えられる。ＤＭＡコントローラ２２０は、デジタル化さ
れた映像データのビット数を調整した後、その映像デー
タを２ポートＶＲＡＭ２１２に転送する。２ポートＶＲ
ＡＭ２１２から読み出された映像データは、Ｄ−Ａ変換
器２１４を介してカラーＣＲＴ３００に与えられ、ま
た、ＬＣＤドライバ２１６を介して液晶ディスプレイ３
０２に与えられる。

【００３２】図５は、ＤＭＡコントローラ２２０の内部
構成を示すブロック図である。ＤＭＡコントローラ２２
０は、ＣＰＵインタフェイス３１０と、３ステートＯＲ
ゲート６１０と、２つの３ステートバッファ回路６１
２，６１４と、色比較部５５０と、ＤＭＡアドレス演算
部３１２と、データ出力部３１４と、ＤＭＡ制御部３１
６と、ＦＩＦＯメモリユニット３１８と、色調整部３２
０とを備えている。

【００３３】色調整部３２０に与えられるデジタル映像
信号ＤＳは、２４ビット（ＲＧＢ各８ビット）のフルカ
ラー映像データである。色調整部３２０は、この２４ビ
ットのデジタル映像信号ＤＳを、必要に応じて１６ビッ
ト（Ｒ：Ｇ：Ｂ＝５：６：５ビットで１６７７万色を再
現可能）、８ビット（Ｒ：Ｇ：Ｂ＝３：３：２ビットで
６万色を再現可能）、４ビット（カラーパレットにより
１６色を再現可能）、３ビット（カラーパレットにより
８色を再現可能）の映像データに変換する回路である。
４ビットや３ビットの映像データに変換する場合には、
ディザ法による２値化が実行される。カラーパレット
は、２ポートＶＲＡＭ２１２の出力側に設けられてい
る。なお、どのタイプの映像データに変換するかは、オ
ペレータの指定に応じてＣＰＵ２０２によって設定され
る。但し、以下では２４ビットのフルカラー映像データ
（「コンポーネント映像データ」と呼ぶ）を色調整部３
２０がそのまま出力する場合について説明する。

【００３４】ＦＩＦＯメモリユニット３１８は、色調整
部３２０から与えられた映像データＶＤを、内蔵する２
つのＦＩＦＯメモリに一時記憶して、データ転送時のタ
イミングを調整する機能を有している。ＦＩＦＯメモリ
ユニット３１８から出力された映像データＶＤ（＝ＭＤ
ＡＴＡ）は、データ出力部３１４内のラッチで保持され
て、３ステートバッファ回路６１４を介してローカルな
データバス２２９（図１）上に出力される。

【００３５】ＤＭＡ制御部３１６は、アドレスバス２２
８と、データバス２２９と、制御バス２３０の使用権を
ビデオアクセラレータ２１０から取得し、映像データＭ
ＤＡＴＡを２ポートＶＲＡＭ２１２に転送する。この
際、ＤＭＡアドレス演算部３１２がアドレスを算出し、
３ステートバッファ回路６１２およびアドレスバス２２
８を介して２ポートＶＲＡＭ２１２にそのアドレスが供
給される。

【００３６】映像データＭＤＡＴＡの転送に関連するコ
ントロール信号としては、ＤＭＡ要求信号／ＤＭＡＲＱ
と、ＤＭＡ許可信号／ＤＭＡＡＣＫと、書込信号／ＭＷ
Ｒとがある。なお、図５において、信号名の上に線が引
かれているものは負論理であることを意味しており、明
細書中においては各信号名の前にスラッシュ「／」が付
加されている。ＤＭＡ要求信号／ＤＭＡＲＱは、ＤＭＡ
制御部３１６がビデオアクセラレータ２１０にＤＭＡ転
送を要求する信号である。ＤＭＡ許可信号／ＤＭＡＡＣ
Ｋは、ビデオアクセラレータ２１０がＤＭＡ制御部３１
６にＤＭＡ転送を許可する信号である。書込信号／ＭＷ
Ｒは、２ポートＶＲＡＭ２１２にデータの書込みを行な
わせる信号である。

【００３７】３ステートＯＲゲート６１０は、映像デー
タを２ポートＶＲＡＭ２１２に転送する際に、ＤＭＡ制
御部３１６から出力された書込信号／ＭＷＥを、色比較
部５５０から与えられる色比較信号ＣＣＭＰによってマ
スクするためのゲートである。すなわち、色比較信号Ｃ
ＣＭＰがＨレベルであれば、ＤＭＡ制御部３１６から出
力された書込信号／ＭＷＥが３ステートＯＲゲート６１
０をそのまま通過し、書込信号／ＭＷＲとして２ポート
ＶＲＡＭ２１２に与えられる。一方、色比較信号ＣＣＭ
ＰがＬレベルであれば、ＤＭＡ制御部３１６から出力さ
れた書込信号／ＭＷＥが３ステートＯＲゲート６１０で
阻止されて、２ポートＶＲＡＭ２１２に与えられる書込
信号／ＭＷＲは常にＬレベルに保たれる。すなわち、３
ステートＯＲゲート６１０は、書込信号調整手段として
の機能を有している。このような動作の詳細については
さらに後述する。

【００３８】なお、３ステートＯＲゲート６１０と、２
つの３ステートバッファ回路６１２，６１４は、ビデオ
アクセラレータ２１０の動作中はハイ・インピーダンス
状態に保たれる。

【００３９】この実施例では、ＯＲゲート６１０により
書込信号／ＭＷＲのレベルを調整することによって、映
像データＭＤＡＴＡの２ポートＶＲＡＭ２１２への書込
みを制御するようにしているので、回路構成が単純であ
るという利点がある。また、映像データＭＤＡＴＡとア
ドレスＭＡＤＤは、動画全体をＤＭＡ転送する場合と同
様にバス上に出力すればよいので、映像データＭＤＡＴ
ＡとアドレスＭＡＤＤを転送対象外の色に応じて調整す
る必要がない。すなわち、ＤＭＡ転送の処理そのものの
動作は簡単なので高速なＤＭＡ転送を実現することがで
きる。

【００４０】なお、従来は、動画と静止画とを組み合わ
せる場合には表示用のフレームメモリの他に動画専用の
映像メモリを必要としていた。この実施例によるコンピ
ュータシステムでは、動画専用の映像メモリを必要とせ
ずに、動画映像データを高速に転送することができると
いう利点もある。

【００４１】図６は、色比較部５５０の内部構成を示す
ブロック図である。色比較部５５０は、比較値記憶回路
５５２と、色比較回路５５４とを有している。比較値記
憶回路５５２は、ＣＰＵ２０２から与えられた背景ＢＧ
のＲＧＢ各色の上限値ＤUR，ＤUG，ＤUBと下限値ＤLR，
ＤLG，ＤLB（図２）を記憶する。これらの上限値と下限
値は、比較値記憶回路５５２から色比較回路５５４に与
えられる。比較値記録回路５５２は色データメモリとし
ての機能を有しており、色比較回路５５４は色比較信号
設定手段としての機能を有している。

【００４２】図７（Ａ）は、色比較回路５５４の内部構
成を示すブロック図である。色比較回路５５４は、ＲＧ
Ｂの各色の映像データ成分に対するウインドウ比較器５
６０と、ＡＮＤ回路５７０とを有している。ただし、図
７（Ａ）では図示の便宜上、Ｇ成分とＢ成分に対するウ
インドウ比較器は省略されている。以下では、映像デー
タのＲ成分に対する色比較回路５５４の処理について説
明する。

【００４３】ウインドウ比較器５６０は、２つの比較器
５６２，５６４と、ＡＮＤ回路５６６とを有している。
第１の比較器５６２は、比較値記憶回路５５２から与え
られた上限値ＤURと、データ出力部３１４から与えられ
た映像データＭＤＡＴＡのＲ成分とを比較する。一方、
第２の比較器５６４は、比較値記憶回路５５２から与え
られた下限値ＤLRと、映像データＭＤＡＴＡのＲ成分と
を比較する。２つの比較器５６２，５６４の出力はＡＮ
Ｄ回路５６６に入力される。この結果、ＡＮＤ回路５６
６から比較信号ＣR が出力される。比較信号ＣR は、映
像データＭＤＡＴＡのＲ成分の値が上限値ＤURと下限値
ＤLRの範囲内にある場合にはＨレベルとなり、上限値Ｄ
URと下限値ＤLRの範囲外にある場合にはＬレベルとな
る。Ｇ成分およびＢ成分に対するウインドウ比較器５６
０も同様にして比較信号ＣG ，ＣBをそれぞれ生成す
る。これらの比較信号ＣR ，ＣG ，ＣB は３入力ＡＮＤ
回路５７０に入力される。

【００４４】３入力ＡＮＤ回路５７０の反転出力である
色比較信号ＣＣＭＰは、映像データＭＤＡＴＡのＲＧＢ
の各色成分の値のすべてが、それぞれの上限値と下限値
の範囲内にある場合にＬレベルとなる。一方、少なくと
も１つの色成分の値が上限値と下限値の範囲外にある場
合には、色比較信号ＣＣＭＰはＨレベルとなる。言い換
えれば、色比較信号ＣＣＭＰは、映像データＭＤＡＴＡ
で表わされる色が、図４に示す指定色範囲ＣＡの中に含
まれる場合にはＬレベルとなり、指定色範囲ＣＡの外に
ある場合にはＨレベルとなる。指定色範囲ＣＡは、映像
の背景ＢＧの色度を示しているので、映像データＭＤＡ
ＴＡで表わされる色が、背景ＢＧと等しい色度を有して
いる部分では色比較信号ＣＣＭＰがＬレベルとなる。

【００４５】図７（Ｂ）は、動画映像データＭＤＡＴＡ
が４ビットのデータである場合の色比較回路５５４ａの
構成を示している。４ビットの映像データのように、色
再現時にカラーパレットが用いられる映像データに対し
ては、色比較回路として図７（Ｂ）に示すような４ビッ
トの比較器５５４ａが用いられる。この比較器５５４ａ
は、４ビットの映像データＭＤＡＴＡと４ビットの参照
値Ｄref とを比較して色比較信号ＣＣＭＰを生成する。
なお、参照値Ｄref は、上述した上限値ＤU と下限値Ｄ
L とが等しい場合の比較値であるとみなすこともでき
る。比較器５５４ａは、映像データＭＤＡＴＡと参照値
Ｄref が等しい場合にはＬレベルの色比較信号ＣＣＭＰ
を出力し、映像データＭＤＡＴＡと参照値Ｄref が等し
くない場合にはＨレベルの色比較信号ＣＣＭＰを出力す
る。

【００４６】図５に示すように、色比較信号ＣＣＭＰは
書込信号調整手段としてのＯＲゲート６１０に与えられ
ている。映像データＭＤＡＴＡで表わされる色が背景Ｂ
Ｇとほぼ等しい色度を有している場合には色比較信号Ｃ
ＣＭＰがＬレベルになるので、映像データＭＤＡＴＡの
２ポートＶＲＡＭ２１２への転送が阻止される。一方、
映像データＭＤＡＴＡで表わされる色が背景ＢＧの色と
異なる場合には色比較信号ＣＣＭＰがＨレベルとなり、
映像データＭＤＡＴＡが２ポートＶＲＡＭ２１２に書き
込まれる。この結果、図８に示すように、音符記号の静
止画の一部に、動画内の人形の映像部分のみがスーパー
インポーズされる。なお、音符記号の静止画は、ＣＰＵ
２０２によって作成され、予め２ポートＶＲＡＭ２１２
に記憶されていた映像である。

【００４７】動画映像データＭＤＡＴＡは、例えば３０
フレーム／秒（６０フィールド／秒）の割合で２ポート
ＶＲＡＭ２１２にＤＭＡ転送される。動画内の人形は動
いているので、ＤＭＡ転送される動画の各フィールド内
の人形の姿は順次変化している。このような各フィール
ドを２ポートＶＲＡＭ２１２に上書きしていくと、実際
に表示デバイスに表示される映像は、人形の動きの軌跡
を示す映像となる。例えば、動画として人間のゴルフス
ウィングを表わすビデオを使用すれば、スウィングの軌
跡が表示デバイスに順次表示されていく。この実施例に
よるデータ転送装置では、このような動作の軌跡を容易
に表示することができる。

【００４８】動作の軌跡を表示したくない場合には、Ｄ
ＭＡコントローラ２２０による１フィールド分または１
フレーム分の動画のＤＭＡ転送と、ビデオアクセラレー
タ２１０による静止画の２ポートＶＲＡＭ２１２への書
込みとを交互に行なうようにすればよい。例えばＣＰＵ
２０２が、垂直同期信号ＶＳＹＮＣの割込みを２回受け
るたびに１フィールド分のＤＭＡ転送をＤＭＡコントロ
ーラ２２０に許可し、このＤＭＡ転送の間にビデオアク
セラレータ２１０による静止画の書込みを許可する。こ
の場合には、３０フィールド／秒（１５フレーム／秒）
の割合で動画のＤＭＡ転送が可能である。このように、
動画と静止画とを交互に２ポートＶＲＡＭ２１２に書き
込むようにすれば、動作の軌跡が表示されずに、かつ、
スムーズに動く動画が表示される。

【００４９】Ｃ．動画映像データのＤＭＡ転送処理の概
要：以下では、図８（Ｃ）の垂直方向（Ｙ１−Ｙ２線
上）に沿ったＤＭＡ転送処理と、水平方向（Ｘ１−Ｘ２
線上）に沿ったＤＭＡ転送処理の動作について説明す
る。

【００５０】図９は、垂直方向のＤＭＡ転送の動作を示
すタイミングチャートである。まず、ＣＰＵ２０２がＤ
ＭＡ制御部３１６（図５）に動作開始の指示を与えると
（図９（ａ））、ＤＭＡ制御部３１６がＤＭＡ要求信号
／ＤＭＡＲＱをコントロールバス２３０上に出力する。
そして、ビデオアクセラレータ２１０からＤＭＡ制御部
３１６にＤＭＡ許可信号／ＤＭＡＡＣＫが与えられて、
ＤＭＡコントローラ２２０がローカルバス２２８，２２
９，２３０の使用権を取得する。

【００５１】一方、ＣＰＵ２０２からＤＭＡ転送の指示
が与えられた後に垂直同期信号ＶＳＹＮＣがＤＭＡコン
トローラ２２０に与えられると、ＤＭＡコントローラ２
２０が初期状態にセットされる。

【００５２】垂直同期信号ＶＳＹＮＣの後にはバックポ
ーチ期間が続いているが、図９ではその詳細は省略され
ている。バックポーチ期間の後の有効映像期間では、Ｄ
ＭＡ許可信号／ＤＭＡＡＣＫ（図９（ｅ））がＬレベル
の期間は、ＤＭＡコントローラ２２０がアドレスＭＡＤ
Ｄ（図９（ｆ））と映像データＭＤＡＴＡ（図９
（ｇ））と書込信号／ＭＷＲ（図９（ｉ））とをローカ
ルバス上に出力してＤＭＡ転送を行なう。

【００５３】色比較部５５０から出力される色比較信号
ＣＣＭＰ（図９（ｈ））がＬレベルの間は、ＯＲゲート
６１０（図５）から出力される書込信号／ＭＷＲはＨレ
ベルに保たれるので、２ポートＶＲＡＭ２１２への動画
映像データＭＤＡＴＡの書込みは禁止される。一方、
色比較信号ＣＣＭＰがＨレベルの間では、ＤＭＡ制御部
３１６から出力された書込信号／ＭＷＲがＯＲゲート６
１０をそのまま通過して２ポートＶＲＡＭ２１２の書込
信号／ＭＷＲとなるので、２ポートＶＲＡＭ２１２に動
画映像データＭＤＡＴＡが書込まれる。

【００５４】なお、ＤＭＡ許可信号／ＤＭＡＡＣＫがＨ
レベルの期間は、ビデオアクセラレータ２１０がバスを
使用する（図９（ｊ）〜（ｌ））。

【００５５】図１０は、水平方向のＤＭＡ転送の動作を
示すタイミングチャートであり、図９の水平同期信号Ｘ
ＨＳＹＮＣの１周期の間の動作を示している。なお、こ
の水平同期信号ＸＨＳＹＮＣは、映像デコーダ２２４
（図４）から与えられた第１の水平同期信号ＨＳＹＮＣ
に基づいてＦＩＦＯメモリユニット３１８（図５）が生
成したものであり、２ポートＶＲＡＭ２１２に書き込ま
れる動画映像データＭＤＡＴＡの１水平ラインの期間を
規定する同期信号である。

【００５６】図１０において、ＤＭＡ許可信号／ＤＭＡ
ＡＣＫがＬレベルに保たれている期間にＤＭＡ転送のア
ドレスＭＡＤＤと映像データＭＤＡＴＡがローカルバス
上に出力される。しかし、色比較信号ＣＣＭＰがＬレベ
ルの間は、２ポートＶＲＡＭ２１２に与えられる書込信
号／ＭＷＲがＨレベルに保たれるので、映像データＭＤ
ＡＴＡの書込みは禁止される。一方、色比較信号ＣＣＭ
ＰがＨレベルの期間では、書込信号／ＭＷＲがドット毎
にＬレベルに立下り、各ドットの映像データＭＤＡＴＡ
（ＲＧＢデータ）が２ポートＶＲＡＭ２１２に書き込ま
れる。

【００５７】図１１は、図１０のＡ部（色比較信号ＣＣ
ＭＰの段部）の詳細を示すタイミングチャートである。
図１１から解るように、画面上の１ドット（１画素）毎
にアドレスＭＡＤＤ（＝ＴＡＤＤ）と映像データＭＤＡ
ＴＡとが更新されている。また、色比較信号ＣＣＭＰが
Ｈレベルの期間でのみ書込信号／ＭＷＲがＬレベルに立
下り、これに応じて映像データＭＤＡＴＡが２ポートＶ
ＲＡＭ２１２に書き込まれる。

【００５８】以上のように、動画映像データＭＤＡＴＡ
の２ポートＶＲＡＭ２１２への書込みは、色比較信号Ｃ
ＣＭＰがＨレベルの時に許可され、Ｌレベルの時には禁
止される。図７において説明したように、色比較信号Ｃ
ＣＭＰは、動画の色が所定の指定色の範囲外の場合には
Ｈレベルとなり、指定色の範囲内の場合にはＬレベルと
なる信号である。従って、指定色の範囲外の動画映像デ
ータＭＤＡＴＡのみが２ポートＶＲＡＭ２１２に書き込
まれる。図１ないし図３において説明したように、指定
色の範囲ＣＡは、動画の背景ＢＧとほぼ等しい色を示し
ているので、動画の背景ＢＧを表わす映像データＭＤＡ
ＴＡは２ポートＶＲＡＭ２１２に書き込まれず、背景Ｂ
Ｇ以外の映像部分（すなわち人形部分）を表わす映像デ
ータＭＤＡＴＡのみが２ポートＶＲＡＭ２１２に書き込
まれることになる。

【００５９】なお、書込信号／ＭＷＲのレベルを色比較
信号ＣＣＭＰで制御することによって映像データの書込
みを制御する代わりに、ビデオＲＡＭ特有の機能である
ライトパービットモードにおいて、２ポートＶＲＡＭ２
１２の書込動作をビット単位で禁止することも可能であ
る。

【００６０】Ｄ．ＤＭＡコントローラ２２０内の回路構
成の詳細： 図５に示すＤＭＡコントローラ２２０は、動画映像デー
タのＤＭＡ転送時のアドレスを演算する機能を有すると
ともに、動画を垂直方向と水平方向に任意に変倍する機
能を有している。以下ではこれらの機能とこれに関連す
る回路の構成について説明する。

【００６１】図１２は、図５に示すＦＩＦＯメモリユニ
ット３１８の内部構成を示すブロック図である。図１２
（Ａ）に示すように、ＦＩＦＯメモリユニット３１８
は、ＦＩＦＯ制御部３２１と、２つのＦＩＦＯメモリ３
２２，３２４を備えている。また、図１２（Ｂ）に示す
ように、ＦＩＦＯ制御部３２１は５つのＰＬＬ回路３２
５〜３２８，５１０と波形成形部５１１とを有してい
る。第１ないし第３のＰＬＬ回路３２５〜３２７は、水
平同期信号ＨＳＹＮＣの周波数をＮH0倍、（ＮH0＊Ｈ
Ｘ）倍、および、ＮH 倍した信号ＣＬＫＩ，ＣＬＫＯ，
ＤＣＬＫをそれぞれ生成する。また、第４のＰＬＬ回路
３２８は、垂直同期信号ＶＳＹＮＣの周波数をＮV 倍し
た信号ＨＩＮＣを生成する。第５のＰＬＬ回路５１０
は、図１２（Ｃ）に示すように、水平同期信号ＨＳＹＮ
Ｃの周波数をＨＸ倍した信号ＨＳＹＮＣ＊ＨＸを生成
し、波形成形部５１１はその立ち上がりエッジを検出し
て第２の水平同期信号ＸＨＳＹＮＣを生成する。この第
２の水平同期信号ＸＨＳＹＮＣは、第１の水平同期信号
ＨＳＹＮＣのＨＸ倍の周波数を有する同期信号である。
なお、各ＰＬＬ回路内の設定値ＮH0，（ＮH0＊ＨＸ），
ＮH ，ＮV ，ＨＸは、ＣＰＵ２０２によって設定され
る。これらのＰＬＬ回路３２５〜３２８は、映像の拡大
・縮小を行なうための回路であり、その機能については
後述する。

【００６２】なお、２つのＦＩＦＯメモリ３２２，３２
４は、所定量の映像データを一時的に記憶する映像デー
タバッファとしての機能を有しており、ＦＩＦＯ制御部
３２１は映像データバッファ制御部としての機能を有し
ている。また、第１のＰＬＬ回路３２５は入力クロック
生成手段として、第２のＰＬＬ回路３２６は出力クロッ
ク生成手段として、第３のＰＬＬ回路３２７はドットク
ロック生成手段として、第４のＰＬＬ回路３２８はライ
ンインクリメント信号生成手段としての機能をそれぞれ
有している。なお、第２と第４のＰＬＬ回路３２６，３
２８およびＦＩＦＯメモリユニット３１８が協同して、
映像を垂直方向に変倍可能な変倍手段としての機能を発
揮する。また、第２と第３のＰＬＬ回路３２６，３２７
が協同して、映像データで表わされる映像を水平方向に
変倍可能な変倍手段としての機能を発揮する。

【００６３】図５に示したように、ＦＩＦＯメモリユニ
ット３１８から出力された映像データは、データ出力部
３１４を介してデータバス２２９上に出力される。そし
て、ＤＭＡ制御部３１６がアドレスバス２２８と、デー
タバス２２９と、制御バス２３０の使用権をビデオアク
セラレータ２１０から取得し、映像データＭＤＡＴＡを
２ポートＶＲＡＭ２１２に転送する。

【００６４】図１３は、ＤＭＡコントローラ２２０内の
ＤＭＡアドレス演算部３１２と、データ出力部３１４
と、ＤＭＡ制御部３１６の内部構成を示すブロック図で
ある。データ出力部３１４は、コンポーネント映像デー
タＶＤを保持するためのラッチ３６４を備えている。な
お、コンポーネント映像データＶＤを複数画素分まとめ
てデータバス２２９上に出力する場合には、シリアル／
パラレル変換器を備えるようにすればよい。

【００６５】ＤＭＡアドレス演算部３１２は、オフセッ
トアドレス記憶部３３０と、加算アドレス値記憶部３３
２と、垂直カウンタ部３３４と、水平カウンタ部３３６
と、乗算器３３８と、２つの加算器３４０，３４２とを
有している。乗算器３３８は、加算アドレス値記憶部３
３２に記憶された加算アドレス値と、垂直カウンタ部３
３４から出力される垂直方向のカウント値とを乗算す
る。第１の加算器３４０は、オフセットアドレス記憶部
３３０に予め記憶されたオフセットアドレス（後述す
る）と乗算器３３８の乗算結果とを加算する。第２の加
算器３４２は、第１の加算器３４０の加算結果と、水平
カウンタ部３３６のカウント値とを加算する。なお、第
２の加算器３４２の出力ＡＤ２が、ＤＭＡ転送時にＶＲ
ＡＭ２１２に与えられるアドレスＭＡＤＤとなる。第２
の加算器３４２はトライステート出力を有している。

【００６６】Ｅ．データ転送時のアドレス演算：図１４
は、２ポートＶＲＡＭ２１２のメモリマップである。こ
のＶＲＡＭ２１２の１ワードは２４ビットであり、１ワ
ードに映像データのＲ成分とＧ成分とＢ成分とが含まれ
ている。また、画面上の１画素（１ドット）が１ワード
に対応している。

【００６７】図１５は、ＶＲＡＭ２１２のメモリ空間と
画面との対応関係を示す説明図である。この図では、Ｖ
ＲＡＭ２１２の水平レンジ８０の画素数は６４０（５０
ｈワード）、垂直レンジ８１の走査線本数は１９９ｈ
（＝４０９）である。ＤＭＡ転送によって動画の映像デ
ータが書き込まれる動画領域ＭＰＡは、図１５に斜線で
示すように、垂直方向に２ライン目で水平方向に２画素
目の開始位置から、水平方向に２画素の幅を有し、垂直
方向に２ラインの幅を有する合計４画素の領域である。
なお、動画領域ＭＰＡの位置とサイズは、オペレータが
カラーＣＲＴ３００またはカラー液晶ディスプレイ３０
２の画面上で指定する。

【００６８】なお、動画領域ＭＰＡは矩形の領域である
が、前述したように、色比較信号ＣＣＭＰのレベルに応
じて指定色以外の色を有する映像データのみが２ポート
ＶＲＡＭ２１２に書き込まれる。但し、以下では説明の
便宜上、動画領域ＭＰＡ内の映像データが全て２ポート
ＶＲＡＭ２１２に書き込まれる場合について説明する。

【００６９】図１６は、カラーＣＲＴ３００の画面上に
おける動画領域ＭＰＡを示す平面図である。図１５に示
すメモリ空間は、図１６に示すカラーＣＲＴ３００の表
示画面と１：１で対応している。

【００７０】以下ではインターレース走査の行なわない
場合のアドレス演算について最初に説明し、インターレ
ース走査を行なう場合のアドレスの演算については後述
する。

【００７１】図１７は、アドレス演算部３１２を拡大し
て示すブロック図である。オフセットアドレス記憶部３
３０に記憶されるオフセットアドレスＯＦＡＤは、図１
５において、先頭アドレス００００ｈから動画領域ＭＰ
Ａの書込み開始位置のアドレス（００５１ｈ）までのオ
フセットの値（５１ｈ）である。

【００７２】書込み開始位置のアドレス（＝００５１
ｈ）は、画面上においてオペレータが指定した動画領域
ＭＰＡ（図１６）の左上点Ｐ１の位置に応じて決定され
る。オペレータが動画領域ＭＰＡを指定すると、ＣＰＵ
２０２が左上点Ｐ１に相当する書込み開始位置のアドレ
ス（＝００５１ｈ）を算出し、このアドレス（＝００５
１ｈ）をオフセットアドレスＯＦＡＤとしてオフセット
アドレス記憶部３３０に設定する。オペレータはカラー
ＣＲＴ３００またはカラー液晶ディスプレイ３０２の画
面上で任意の位置に任意の大きさの動画領域ＭＰＡを設
定することができ、これに応じてオフセットアドレスＯ
ＦＡＤが設定される。

【００７３】加算アドレス値記憶部３３２に記憶される
加算アドレスＡＤＡＤは、メモリ空間における１走査線
分の画素数に等しく、この実施例では５０ｈに設定され
ている。

【００７４】乗算器３３８の出力ＭＵＬと、２つの加算
器３４０，３４２の出力ＡＤ１，ＡＤ２は、それぞれ次
の算術式で与えられる。 MUL=ADAD×VCNT …(1) AD1=OFAD+MUL …(2) AD2=AD1+HCNT …(3)

【００７５】上記（１）〜（３）式をまとめると、各画
素に対する第２の加算器３４２の出力ＡＤ２は次の算術
式で与えられる。 AD2 =(ADAD×VCNT)+OFAD+HCNT …(4)

【００７６】垂直カウントＶＣＮＴは動画領域ＭＰＡ内
の走査線番号を示している。水平カウントＨＣＮＴは各
走査線の左端点から測った位置を画素単位で示してお
り、本発明における水平アドレス値に相当する。なお、
乗算器３３８の出力ＭＵＬは、本発明における垂直アド
レス値に相当する。

【００７７】上記の（４）式は、垂直カウントＶＣＮＴ
と水平カウントＨＣＮＴで示される位置に対応するアド
レスＡＤ２を与える式である。なお、この実施例ではＡ
ＤＡＤ＝５０ｈ，ＯＦＡＤ＝５１ｈなので、（４）式は
次の（５）式に書き換えられる。 AD2 =(50h×VCNT)+51h+HCNT …(5)

【００７８】後述するように、動画領域ＭＰＡ（図１
６）内の１本の走査線分のＤＭＡ転送が終了するたびに
垂直カウントＶＣＮＴが１つ増加し、また、同一の走査
線上におい各画素の１ワード分の映像データがＤＭＡ転
送されるたびに水平カウントＨＣＮＴが１つ増加する。
この結果、動画領域ＭＰＡ内の映像を表わすコンポーネ
ント映像データＶＤが上記数式（５）で示されるアドレ
スに従ってＶＲＡＭ２１２に書き込まれる。

【００７９】Ｆ．データ転送の詳細動作：図１８は、図
１０に示すＤＭＡ転送の動作の詳細を示すタイミングチ
ャートである。バックポーチ期間が過ぎ、有効映像期間
において第２の水平同期信号ＸＨＳＹＮＣがＬレベルに
なると、水平カウンタ部３３６が０にリセットされて動
作開始状態となり、また、垂直カウンタ部３３４のカウ
ントアップが開始される。ここで、垂直カウンタ部３３
４の動作を理解するために、その内部構成について説明
する。

【００８０】図１９は、垂直カウンタ部３３４の内部構
成と、ＦＩＦＯ制御部３２１内の関連部分を示すブロッ
ク図である。ＦＩＦＯ制御部３２１のＰＬＬ回路３２７
は、映像デコーダ２２４から与えられた水平同期信号Ｈ
ＳＹＮＣの周波数をＮH 倍したドットクロック信号ＤＣ
ＬＫを生成する。また、他のＰＬＬ回路３２８は、垂直
同期信号ＶＳＹＮＣの周波数をＮV 倍したラインインク
リメント信号ＨＩＮＣを生成する。ラインインクリメン
ト信号ＨＩＮＣは、後述するように、映像を垂直方向に
縮小する際に用いられる。ここではまず、ラインインク
リメント信号ＨＩＮＣの周波数が第２の水平同期信号Ｘ
ＨＳＹＮＣと同じである場合のＤＭＡ転送について説明
する。ラインインクリメント信号ＨＩＮＣの周波数が第
２の水平同期信号ＸＨＳＹＮＣと同じである場合には、
映像の縮小が行なわれない。

【００８１】垂直カウンタ部３３４は、バックポーチ記
憶部４０２と、比較器４０４と、バックポーチカウンタ
４０６と、垂直カウンタ４０８と、ラッチ４１０とを有
している。バックポーチ記憶部４０２は、ＣＰＵバスを
介してＣＰＵ２０２から与えられたバックポーチ数ＢＰ
を記憶する。ここで、バックポーチ数ＢＰはバックポー
チ期間における水平同期信号ＨＳＹＮＣのパルス数であ
る。バックポーチカウンタ４０６には第１の水平同期信
号ＨＳＹＮＣが与えられ、ラッチ４１０のクロック入力
端子には第２の水平同期信号ＸＨＳＹＮＣが与えられて
いる。また、垂直カウンタ４０８のクロック入力端子に
はラインインクリメント信号ＨＩＮＣが与えられてい
る。また、バックポーチカウンタ４０６と垂直カウンタ
４０８のリセット入力端子には垂直同期信号ＶＳＹＮＣ
が与えられている。比較器４０４は、バックポーチ記憶
部４０２に記憶されたバックポーチ数ＢＰと、バックポ
ーチカウンタ４０６のカウント値ＢＰＣとを比較する。

【００８２】比較器４０４の出力ＣＭＰはＢＰ＝ＢＰＣ
の時にＨレベルとなり、ＢＰ≠ＢＰＣの時にはＬレベル
となる。また、バックポーチカウンタ４０６は比較器４
０４の出力ＣＭＰがＬレベルの時にイネーブルとなり、
垂直カウンタ４０８はＣＭＰがＨレベルの時にイネーブ
ルとなる。

【００８３】垂直同期信号ＶＳＹＮＣが垂直カウンタ部
３３４に与えられるとバックポーチカウンタ４０６と垂
直カウンタ４０８とがリセットされる。このとき、比較
器４０４の出力ＣＭＰはＬレベルなので、バックポーチ
カウンタ４０６がイネーブルとなり、水平同期信号ＨＳ
ＹＮＣのパルス数をカウントする。一方、垂直カウンタ
４０８は停止したままである。水平同期信号ＨＳＹＮＣ
のパルスがバックポーチ数ＢＰと等しい数だけバックポ
ーチカウンタ４０６に入力されると、ＢＰ＝ＢＰＣとな
る。この結果、比較器４０４の出力ＣＭＰがＨレベルと
なり、バックポーチカウンタ４０６が停止するととも
に、垂直カウンタ４０８がカウントアップを開始する。
垂直カウンタ４０８のカウント値ＣＮＴは、第２の水平
同期信号ＸＨＳＹＮＣの立上がりエッジでラッチ４１０
に保持されて、垂直カウントＶＣＮＴとして出力され
る。この垂直カウントＶＣＮＴが画面上の走査線番号を
示している。なお、垂直方向に縮小を行なわない場合に
は、第２の水平同期信号ＸＨＳＹＮＣとラインインクリ
メント信号ＨＩＮＣの周波数が等しく、従って、垂直カ
ウントＶＣＮＴは第２の水平同期信号ＸＨＳＹＮＣのパ
ルス数に等しい。

【００８４】このように、垂直カウンタ４０８とラッチ
４１０は、走査線番号を加算する手段としての機能を有
している。

【００８５】ＤＭＡ制御部３１６内の制御信号発生部３
６０（図１３）には、ＦＩＦＯ制御部３２１のＰＬＬ回
路３２７（図１９）で生成されたドットクロック信号Ｄ
ＣＬＫが与えられている。制御信号発生部３６０は、こ
のドットクロック信号ＤＣＬＫに同期して、水平カウン
タ部３３６を制御している。

【００８６】図１８の期間ＴＴ１において、１画素（＝
１ワ−ド＝２４ビット）分の映像データＭＤＡＴＡがＤ
ＭＡ転送されると、制御信号発生部３６０がワード同期
信号ＷＳＹＮＣを水平カウンタ部３３６に出力する。な
お、制御信号発生部３６０は、ドットクロック信号ＤＣ
ＬＫの１パルス毎にワード同期信号ＷＳＹＮＣを１パル
ス出力している。水平カウンタ部３３６はワード同期信
号ＷＳＹＮＣの各パルスに応じて水平カウントＨＣＮＴ
を１つカウントアップする。期間ＴＴ１では、上記
（５）式においてＶＣＮＴ＝０ｈ，ＨＣＮＴ＝０ｈとな
るので、ＡＤ２＝００５１ｈとなる。このアドレスＡＤ
２は、図１５に示す動画領域ＭＰＡの左上部分のアドレ
スに相当する。

【００８７】期間ＴＴ２では、ＶＣＮＴ＝０ｈ，ＨＣＮ
Ｔ＝１ｈとなるので、ＡＤ２＝Ａ００５２ｈとなる。こ
のアドレスＡＤ２は、図１５に示す動画領域ＭＰＡの右
上部分のアドレスに相当する。

【００８８】このように、期間ＴＴ１，ＴＴ２におい
て、図１６の動画領域ＭＰＡ内の第１番目の走査線Ｌ１
についての転送が終了する。従って、期間ＴＴ２が終了
すると、ＤＭＡ制御部３１６に走査線の終了と開始を示
す第２の水平同期信号ＸＨＳＹＮＣが与えられる。な
お、この第２の水平同期信号ＸＨＳＹＮＣは、図１２
（Ｂ）に示すように、ＦＩＦＯ制御部３２１内において
第１の水平同期信号ＨＳＹＮＣの周波数をＨＸ倍するこ
とによって生成された信号である。

【００８９】期間ＴＴ３の始期を示す第２の水平同期信
号ＸＨＳＹＮＣのパルスに応じて、垂直カウンタ部３３
４の垂直カウントＶＣＮＴが１つ増加してＶＣＮＴ＝１
ｈになるとともに、水平カウンタ部３３６の水平カウン
トＨＣＮＴが０にリセットされる。この後は、上記と同
様な手順によって、映像データＭＤＡＴＡがＶＲＡＭ２
１２のアドレス００Ａ１ｈ，００Ａ２ｈに順次転送され
る。

【００９０】こうして動画領域ＭＰＡ（図１６）内にお
けるすべての走査線Ｌ１，Ｌ２に関するＤＭＡ転送が終
了すると、垂直同期信号ＶＳＹＮＣに応じて垂直カウン
タ部３３４と水平カウンタ部３３６が０にリセットされ
る。この結果、ＤＭＡコントローラ２２０は初期状態に
戻り、次のフィ−ルドの映像データが送られてくるまで
待機する。

【００９１】このように、映像を垂直方向に縮小しない
場合には、垂直同期信号ＶＳＹＮＣが与えられるたびに
垂直カウントＶＣＮＴと水平カウントＨＣＮＴが０にリ
セットされ、また、第２の水平同期信号ＸＨＳＹＮＣが
与えられるたびに垂直カウントＶＣＮＴが１つ増加する
とともに水平カウントＨＣＮＴが０にリセットされる。
映像を垂直方向に縮小する場合には、第２の水平同期信
号ＸＨＳＹＮＣとラインインクリメント信号ＨＩＮＣと
に応じて垂直カウントＶＣＮＴが増加するが、これにつ
いては後述する。

【００９２】上述したように、垂直カウントＶＣＮＴ
は、第２の水平同期信号ＸＨＳＹＮＣとラインインクリ
メント信号ＨＩＮＣとに応じてカウントアップされ、水
平カウントＨＣＮＴはワード同期信号ＷＳＹＮＣに応じ
てカウントアップされる。また、ＶＲＡＭ２１２上のア
ドレスは前述の（５）式に従って求められるので、第２
の水平同期信号ＸＨＳＹＮＣと、ラインインクリメント
信号ＨＩＮＣと、ワード同期信号ＷＳＹＮＣとに応じて
ＶＲＡＭ上のアドレスが順次更新されていくことにな
る。この結果、動画領域ＭＰＡ内における映像を表わす
映像データＭＤＡＴＡが約１／６０秒ごとにＶＲＡＭ２
１２に転送されて、動画が表示される。

【００９３】Ｇ．インターレース走査を行なう場合のア
ドレス演算：図２０は、インターレース走査を行なう場
合の奇数ラインフィールドと偶数ラインフィールドのメ
モリ空間を示す説明図であり、図１５に対応する図であ
る。奇数ラインフィールドは、動画領域ＭＰＡ内の４つ
のアドレスのうちで２つのアドレス００Ａ１ｈ，００Ａ
２ｈのみを含んでおり、偶数ラインフィールドは他の２
つのアドレス００５１Ａｈ，００５２Ａのみを含んでい
る。

【００９４】インターレースを行なう場合には、オフセ
ットアドレス記憶部３３０（図１３）に奇数ラインフィ
ールド用のオフセットアドレスＯＦＡＤ１＝Ａ１ｈと偶
数ラインフィールド用のオフセットアドレスＯＦＡＤ２
＝５１ｈとを登録する。オフセットアドレス記憶部３３
０は、これらの２つのオフセットアドレスＯＦＡＤ１，
ＯＦＡＤ２の一方をフィールド指示信号ＦＩＳに応じて
選択的に出力する。なお、２：１のインターレースの場
合には、加算アドレスＡＤＡＤはインターレースが無い
場合の値（＝５０ｈ）の２倍（＝Ａ０ｈ）となる。この
ように、インターレース走査の場合には、オフセットア
ドレスＯＦＡＤと加算アドレスＡＤＡＤとを調整するこ
とによって、インターレースが無い場合と同様に、上記
（５）式に従って映像データのアドレスを算出できる。

【００９５】なお、インターレースを行なうための映像
データを転送する場合にも、意図的にインターレースを
行なわずに同一のアドレスに奇数ラインフィールドと偶
数ラインフィールドの映像データを書き込むことも可能
である。この場合には、インターレースが無い場合のオ
フセットアドレスＯＦＡＤと加算アドレスＡＤＡＤと
を、両方のフィールドに共通して使用すればよい。

【００９６】上記実施例によれば、ＤＭＡコントローラ
２２０内部のアドレス演算部３１２が１つの乗算器と複
数の加算器だけで構成されているので、アドレスを高速
に演算することができる。さらに、ＶＲＡＭ２１２以外
に映像メモリを必要とせずにＤＭＡ転送を実行すること
ができるので、コンピュータシステム全体の回路構成が
比較的単純であり、安価に構成できるという利点があ
る。

【００９７】Ｈ．映像の拡大・縮小処理：このコンピュ
ータシステムでは、ＦＩＦＯメモリユニット３１８（図
１２）が映像を拡大・縮小する機能を有している。図２
１は、垂直方向に拡大する機能を説明する説明図であ
り、（ａ）は入力映像データＶＤI 、（ｂ）は出力映像
データＶＤO 、（ｃ）は２つのＦＩＦＯメモリの動作を
それぞれ示している。但し、図２１（ａ），（ｂ）で
は、図示の便宜上、映像データを元のアナログ映像信号
ＶＳの形で描いている。

【００９８】図２１（ｃ）に示すように、２つのＦＩＦ
Ｏメモリ３２２，３２４の入力端子と出力端子は、仮想
的なトグルスイッチ３２３ａ，３２３ｂによって相補的
に交互に切換えられている。これらの仮想的なトグルス
イッチ３２３ａ，３２３ｂは、ＦＩＦＯ制御部３２１か
ら与えられる入力イネーブル信号ＲＥと出力イネーブル
信号ＯＥによって、２つのＦＩＦＯメモリ３２２，３２
４の入出力が相補的に交互に切換えられることを等価的
に示したものである。２つのＦＩＦＯメモリ３２２，３
２４には、入力クロック信号ＣＬＫＩと出力クロック信
号ＣＬＫＯとが共通に与えられている。入力クロック信
号ＣＬＫＩの周波数ｆCLKIは、図１２（Ｂ）からも解る
ように、水平同期信号ＨＳＹＮＣの周波数をＮH0倍した
ものであり、映像入力端子２２６に与えられた映像信号
ＶＳがＮＴＳＣ信号の場合には約６ＭＨｚの一定の周波
数である。一方、出力クロック信号ＣＬＫＯの周波数ｆ
CLKOは、入力クロック信号ＣＬＫＩの周波数ｆCLKIのＨ
Ｘ倍（ＨＸは整数）の値である（図１２（Ｂ）参照）。
すなわち、出力クロック信号ＣＬＫＯを生成するＰＬＬ
回路３２６の設定値（ＮH0＊ＨＸ）は、入力クロック信
号ＣＬＫＩを生成するＰＬＬ回路３２５の設定値ＮH0の
ＨＸ倍に設定される。この実施例では、ＨＸ＝３と仮定
する。

【００９９】図２１（ａ），（ｂ）の第１の期間ＴＴ１
１と第３の期間ＴＴ１３では、第１のＦＩＦＯメモリ３
２２に入力映像データＶＤI が書き込まれ、第２のＦＩ
ＦＯメモリ３２４から出力映像データＶＤO が読み出さ
れる。第２の期間ＴＴ１２では、第２のＦＩＦＯメモリ
３２４に入力映像データＶＤI が書き込まれ、第１のＦ
ＩＦＯメモリ３２２から出力映像データＶＤO が読み出
される。この結果、第１の期間ＴＴ１１では第１の走査
線Ｌ１に関する映像データが第１のＦＩＦＯメモリ３２
２に書き込まれる。また、第２の期間ＴＴ１２では、第
２の走査線Ｌ２に関する映像データが第２のＦＩＦＯメ
モリ３２４に書き込まれる。図２１の例は出力クロック
信号ＣＬＫＯの周波数ｆCLKOが入力クロック信号ＣＬＫ
Ｉの周波数ｆCLKIの３倍に設定されているので、第２の
期間ＴＴ１２において、第１の走査線Ｌ１に関する映像
データが第１のＦＩＦＯメモリ３２２から３回読み出さ
れる。

【０１００】図２２は、映像の垂直方向の拡大と縮小の
様子を示す説明図である。図２２（Ａ）は入力映像デー
タＶＤI を示し、図２２（Ｂ）は出力映像データＶＤO
を示している。出力映像データＶＤO では、入力映像デ
ータＶＤI の各走査線がそれぞれＨＸ（＝３）回ずつ繰
り返されており、これによって映像が垂直方向にＨＸ
（＝３）倍に拡大されている。図２２（Ｂ）において、
例えば「Ｌ１ａ」，「Ｌ１ｂ」，「Ｌ１ｃ」は、元の走
査線Ｌ１の映像データが３回繰り返して出力されている
ことを示している。このように、２つのＦＩＦＯメモリ
３２２，３２４を用いて出力クロック信号ＣＬＫＯの周
波数ｆCLKOを入力クロック信号ＣＬＫＩの周波数ｆCLKI
の整数倍に設定することによって、映像を垂直方向に整
数倍で拡大することが可能である。

【０１０１】垂直方向の縮小は、図１９に示すＦＩＦＯ
制御部３２１内のＰＬＬ回路３２８と、垂直カウンタ部
３３４内の垂直カウンタ４０８およびラッチ４１０とに
よって実現される。図２３は、垂直方向の縮小動作を示
すタイミングチャートである。ＰＬＬ回路３２８で生成
されるラインインクリメント信号ＨＩＮＣ（図２３
（ａ））は、垂直同期信号ＶＳＹＮＣの周波数ｆVSYNC
のＮV 倍の周波数ｆHINCを有している。第２の水平同期
信号ＸＨＳＹＮＣ（図２３（ｃ））は、垂直同期信号Ｖ
ＳＹＮＣの周波数ｆVSYNC の（ＮV0＊ＨＸ）倍の周波数
ｆXHSYNCを有しており、ＮV0の値は元のアナログ映像信
号ＶＳにおける１フィールドの走査線数（以下、「全画
ライン数」と呼ぶ）を示す一定値（ＮＴＳＣ信号の場合
にはＮV0＝２６２．５）である。なお、図２４（Ａ），
（Ｂ）に示すように、アナログ映像信号ＶＳで表わされ
る映像の全画ライン数をＮV0、有効画ライン数をＮVLと
し、その映像をディスプレイデバイスに表示する際の表
示ライン数をＮVMとすると、ＰＬＬ回路３２８の設定値
ＮV は次式で与えられる。 ＮV ＝ＮVM＊ＨＸ＊ＮV0／（ＨＸ＊ＮVL） ＝ＮVM＊ＮV0／ＮVL ただし、ＮVM≦ＨＸ＊ＮVLである。

【０１０２】上式において、例えば、ＮV0＝２６２．
５，ＮVL＝２４０，ＮVM＝４８０を代入すれ、ＮV ＝５
２５となる。

【０１０３】垂直カウンタ４０８（図１９）は、ライン
インクリメント信号ＨＩＮＣの立上りエッジに応じてカ
ウント値ＣＮＴ（図２３（ｂ））をカウントアップし、
また、ラッチ４１０は第２の水平同期信号ＸＨＳＹＮＣ
の立上りエッジに応じて垂直カウンタ４０８のカウント
値ＣＮＴをラッチして垂直カウントＶＣＮＴ（図２３
（ｄ））として出力する。

【０１０４】図２３の例では、ラインインクリメント信
号ＨＩＮＣの周波数ｆHINCと第２の水平同期信号ＸＨＳ
ＹＮＣの周波数ｆXHSYNCの比（ＮV ／ＮV0＊ＨＸ）は２
／３であり、これに応じて、垂直カウントＶＣＮＴ（図
２３（ｄ））は０，１，２，２，３，４，４，５…のよ
うに、２つ目毎に同じ値が１回繰り返される。垂直カウ
ントＶＣＮＴはＶＲＡＭ２１２における垂直アドレスを
示しているので、３番目の垂直アドレスＶＣＮＴ＝２に
は、３本目の走査線Ｌ１ｃの映像データと４本目の走査
線Ｌ２ａの映像データが書き込まれることになる。この
結果、３番目の垂直アドレスＶＣＮＴ＝２に最初に書き
込まれた走査線Ｌ１ｃの映像データは、次の走査線Ｌ２
ａの映像データに置き換えられる。これが繰り返される
と、３の倍数の位置にある走査線の映像データが間引か
れて、垂直方向に縮小される結果となる。

【０１０５】図２２（Ｂ），（Ｃ）には、図２３の動作
によって映像が垂直方向に縮小される様子が示されてい
る。２つのＦＩＦＯメモリ３２２，３２４の切換によっ
てＨＸ倍に拡大された映像データＶＤO は９つの走査線
Ｌ１ａ〜Ｌ３ｃに亘っているが、この中で、３番目の走
査線Ｌ１ｃの映像データはその次の走査線Ｌ２ａの映像
データで置き換えられ、また、６番目の走査線Ｌ２ｃの
映像データもその次の走査線Ｌ３ａの映像データで置き
換えられる。この結果、映像が垂直方向にＮV／（ＮV0
＊ＨＸ）倍される。なお、２つのＦＩＦＯメモリ３２
２，３２４によって映像データが予め垂直方向にＨＸ倍
に拡大されているので、総合的な垂直方向の倍率ＭV は
次式で与えられる。 ＭV ＝ＮV ／ＮV0 …（６）

【０１０６】映像の水平方向の拡大・縮小の倍率ＭH
は、映像データをＶＲＡＭ２１２に書き込む際のドット
クロック信号ＤＣＬＫ（図１９）の周波数ｆDCLKと、Ｆ
ＩＦＯメモリ３２２，３２４から映像データを読み出す
際の出力クロック信号ＣＬＫＯ（図２１（ｃ））の周波
数ｆCLKOとの比ｆDCLK／ｆCLKOに等しい。図２１におい
て述べたように、出力クロックＣＬＫＯの周波数ｆCLKO
は、入力クロック信号ＣＬＫＩの周波数ｆCLKIのＨＸ倍
であり、入力クロック信号ＣＬＫＩはコンポジット映像
信号ＶＳの周波数特性に応じた一定値である。従って、
水平方向の倍率ＭH は、次の（７）式で与えられる。 ＭH ＝ｆDCLK／ｆCLKO＝ｆDCLK／（ＨＸ＊ｆCLKI） …（７）

【０１０７】さらに、図１２（Ｂ）からも解るように、
入力クロック信号ＣＬＫＩの周波数ｆCLKIは、水平同期
信号ＨＳＹＮＣの周波数ｆHSYNC のＮH0倍であり、ｆHS
YNC，ＮH0は定数である。また、ドットクロック信号Ｄ
ＣＬＫは、水平同期信号ＨＳＹＮＣの周波数ｆHSYNC の
ＮH 倍の周波数を有する。従って、上記（７）式は、次
のように書き換えられる。 ＭH ＝ｆDCLK／（ＨＸ＊ｆCLKI） ＝ｆHSYNC ＊ＮH ／（ＨＸ＊ｆHSYNC ＊ＮH0） ＝ＮH ／（ＨＸ＊ＮH0） …（８）

【０１０８】垂直倍率ＭV を示す（６）式と水平倍率Ｍ
H を示す（８）式において、ＣＰＵ２０２から設定でき
る値は、ＨＸ，ＮV ，ＮH の３つであり、これらはいず
れもＦＩＦＯ制御部３２１内の設定値である。これらの
３つの値ＨＸ，ＮV ，ＮH は、例えば次の式で決定され
る。

【０１０９】ＨＸ＝ＲＮＤ（ＭV ） …（９ａ） ＮV ＝ＮV0＊ＭV …（９ｂ） ＮH ＝ＮH0＊ＭH ＊ＨＸ …（９ｃ） ここで、演算子ＲＮＤは、括弧内の数値の小数点以下を
切り上げた整数を示している。

【０１１０】なお、（９ｂ），（９ｃ）式は、整数ＨＸ
としてどのような値を用いても成立するので、整数ＨＸ
の値を（９ａ）式以外の式で決定することも可能であ
る。

【０１１１】図２４（Ａ）は元のコンポジット映像信号
ＶＳで表わされる映像ＯＲを示しており、図２４（Ｂ）
は拡大・縮小後の映像ＭＲを記憶するＶＲＡＭ空間を示
している。ここでは、水平方向の最大画素数７８０，有
効画素数６４０，垂直方向の最大ライン数５２５，有効
ライン数４８０としている。ＶＲＡＭ空間における映像
ＭＲは、カラーＣＲＴ３００やカラー液晶ディスプレイ
３０２にそのまま表示される。従って、垂直方向の倍率
ＭV と水平方向の倍率ＭH は、ディスプレイデバイス上
で設定された映像表示用ウィンドウのサイズと元の映像
ＯＲのサイズとの比に等しい。ＣＰＵ２０２は、ディス
プレイデバイス上に設定された映像表示用ウィンドウの
サイズから倍率ＭV ，ＭH を算出し、さらに、上記（９
ａ）〜（９ｃ）に従って３つの値ＨＸ，ＮV ，ＮH を算
出して、ＦＩＦＯ制御部３２１内に設定する。

【０１１２】このように、上記の実施例では、ＶＲＡＭ
２１２に映像データをＤＭＡ転送する際に、映像を任意
の倍率で拡大・縮小することができる。また、映像の表
示位置もアドレス演算部３１２によって任意に設定でき
るので、ディスプレイデバイスの任意の位置に任意の倍
率で動画を表示することが可能である。

【０１１３】Ｉ．ＤＭＡ転送回路の変形例：ＤＭＡ転送
に関連する回路の構成に関しては、以下のような種々の
変形が可能である。

【０１１４】映像メモリとしては、２つ以上のポートを
有する任意のＲＡＭを用いることが可能である。また、
実際には１ポートのみのＲＡＭであっても、ポートの入
出力を切換えるようにして２ポートＲＡＭと等価な機能
を実現したものを映像メモリとして使用することも可能
である。

【０１１５】ＲＧＢ各色の色信号（コンポーネント映像
信号）でなく、ＮＴＳＣ方式によるＹＵＶ信号などの他
の方式の映像信号を処理する場合についても本発明を適
応することが可能である。

【０１１６】この発明は、圧縮されたデジタル映像デー
タを伸長してＶＲＡＭ内へ書き込む場合にも適用するこ
とができる。この場合には、ＤＭＡコントローラ２２０
とＡ−Ｄ変換器２２２の間にあるデジタル映像データＤ
Ｓの入力ポート（「ＣＤ−ＲＯＭ」と記されている）
に、画像伸長部からのデジタル映像データを入力すれば
よい。

【０１１７】上述した（４）式で与えられるアドレスＡ
Ｄ２を算出する回路としては、上記実施例以外の種々の
構成が考えられる。例えば、ＤＭＡコントローラ２２０
中の加算器を減算器に置き換えたり、加算順序を変更さ
せたりしても同様の結果が得られる。

【０１１８】また、図１３に示す乗算器３３８を、加算
器とカウントアップ用カウンタとで置き換えて、加算ア
ドレス値記憶部３３２に記憶された加算アドレスＡＤＡ
Ｄを垂直カウンタ部３３４の垂直カウントＶＣＮＴの回
数だけ加算するようにしてもよい。

【０１１９】図２５に示すように、図１９におけるＰＬ
Ｌ回路３２８を１／Ｎ分周器３２９で置き換えることも
可能である。この１／Ｎ分周器３２９は、垂直同期信号
ＶＳＹＮＣによってリセットされ、リセットされた後に
ドットクロック信号ＤＣＬＫを１／Ｎに分周してライン
インクリメント信号ＨＩＮＣを生成する。このように１
／Ｎ分周器３２９を用いると、ＰＬＬ回路を用いた場合
よりもラインインクリメント信号ＨＩＮＣのジッタを少
なくすることができるという利点がある。

【０１２０】図２６は、３つのＦＩＦＯメモリを用いて
垂直方向の拡大とともに走査線間の補間を行なう回路の
構成と動作を示す説明図であり、図２１に対応する図で
ある。図２６（ｃ）に示すように、この回路は、３つの
ＦＩＦＯメモリ４２１，４２２，４２３と、３つの等価
的なスイッチ４３１，４３２，４３３と、２つの乗算器
４４１，４４２と、加算器４５０とを含んでいる。図２
６（ａ），（ｂ）に示すように、各期間ＴＴ２１，ＴＴ
２２，ＴＴ２３では、１つのＦＩＦＯメモリに１走査線
分の映像データが書き込まれ、他の２つのＦＩＦＯメモ
リから映像データが読み出される。映像データが書き込
まれるＦＩＦＯメモリと映像データが読み出されるＦＩ
ＦＯメモリは、所定の順番で選択される。図２６（ｃ）
は、第３の期間ＴＴ２３の前半におけるスイッチの接続
状態を示している。この時、第１のＦＩＦＯメモリ４２
１から読み出された第１の走査線Ｌ１の映像データは第
１の乗算器４４１でｋ１倍され、第２のＦＩＦＯメモリ
４２２から読み出された第２の走査線Ｌ２の映像データ
は第２の乗算器４４２でｋ２倍される。２つの乗算器４
４１，４４２の出力は加算器４５０で加算されるので、
期間ＴＴ２３の前半において加算器４５０から出力され
る出力映像データＶＤO は、（Ｌ１＊ｋ１＋Ｌ２＊ｋ
２）となる（図２６（ｂ））。ここで、係数ｋ１，ｋ２
をともに０．５とおけば、期間ＴＴ２３の前半における
出力映像データＶＤO は、２本の走査線Ｌ１，Ｌ２の映
像データを単純平均したデータとなる。ｋ１，ｋ２を０
でない適当な値に設定すれば、重み付き平均を得ること
ができる。なお、期間ＴＴ２３の後半では、第２の走査
線Ｌ２の映像データがそのまま出力映像データＶＤO と
して出力される。

【０１２１】また、垂直方向を拡大させるためのＦＩＦ
Ｏメモリユニット３１８と同様に機能するＦＩＦＯメモ
リユニットをＡ−Ｄ変換器２２２と色調整部３２０の間
に設けることによっても、垂直方向の拡大と補間に関す
る同様な効果が得られる。この場合には、図１２（Ａ）
のＦＩＦＯメモリユニット３１８は映像データＶＤの垂
直方向の拡大を行なわず、データ転送のタイミングを調
整する回路として使用される。

【０１２２】本発明において、「映像を垂直方向に拡大
する」という用語は、図２１のように単純に拡大する場
合に限らず、図２６のように垂直方向に補間しつつ拡大
する場合も意味している。

【０１２３】なお、複数のＦＩＦＯメモリの代わりにＲ
ＡＭなどの他のタイプの映像データバッファを用いるこ
とによってＦＩＦＯメモリユニットと等価な機能を有す
る回路を構成することも可能である。一般には、複数の
映像データバッファとバッファ制御回路を設け、バッフ
ァ制御回路によって複数の映像データバッファを所定の
順番で切換えることによって、上述したＦＩＦＯメモリ
ユニットの機能を実現することが可能である。

【０１２４】図１２（Ｂ）のＰＬＬ回路３２５と等価な
機能は、ＰＬＬ回路３２６で得られた信号ＣＬＫＯを入
力として（１／ＮH0）で分周出力し、水平同期信号ＨＳ
ＹＮＣでリセットする回路を用いても実現できる。この
ように、図１２（Ｂ）ではＰＬＬ回路を複数用いている
が、分周回路等の組み合わせによって等価な回路を実現
することも可能である。

【０１２５】図５の色調整部３２０は、デジタル映像信
号ＤＳをＹＵＶ信号で受けて色相変換を行なった後、コ
ンポーネント映像データＶＤをＲＧＢ信号として出力す
る回路として構成してもよい。

【０１２６】なお、図５に示すＤＭＡコントローラ２２
０の回路の一部（例えばＤＭＡアドレス演算部３１２や
ＤＭＡ制御部３１６）を、ビデオアクセラレータ２１０
に含むようにすることも可能である。

【０１２７】Ｊ．第２の実施例：図２７は、本発明の第
２の実施例としてのコンピュータシステムの構成を示す
ブロック図である。このコンピュータシステムは、図４
に示す第１の実施例におけるシステムにマスクデータＲ
ＡＭ２１３を追加したものである。なお、後述するよう
に、ＤＭＡコントローラ２２０ａは図４に示すＤＭＡコ
ントローラ２２０の内部構成を修正したものである。

【０１２８】図２８は、２ポートＶＲＡＭ２１２とマス
クデータＲＡＭ２１３の対応関係を示す説明図である。
図２８（Ａ）に示すように、２ポートＶＲＡＭ２１２
は、ＲＧＢの各色８ビットのコンポジット映像データ
を、表示デバイス（カラーＣＲＴ３００，液晶ディスプ
レイ３０２）の画面の各ドット毎に記憶するフレームメ
モリである。また、マスクデータＲＡＭ２１３は、動画
が書き込まれる２ポートＶＲＡＭ２１２の領域（以下、
「動画書込領域」と呼ぶ）を表わす１ビットのマスクデ
ータを各ドット毎に記憶するメモリである。また、図２
８（Ｂ）に示すように、２ポートＶＲＡＭ２１２とマス
クデータＲＡＭ２１３は、ＤＭＡコントローラ２２０ａ
から見て同一のアドレス空間にマッピングされている。

【０１２９】ここで簡単のために色比較信号ＣＣＭＰが
動画の全領域においてＨレベルであると仮定する。この
場合には、マスクデータがＨレベルの領域では動画映像
データが２ポートＲＡＭ２１２にＤＭＡ転送され、マス
クデータがＬレベルの領域ではＤＭＡ転送が禁止され
る。この結果、マスクデータがＨレベルの領域の動画部
分は表示デバイスに表示される。反対に、マスクデータ
がＬレベルの領域では動画が表示されず、背景や静止画
が表示される。このようなマスクデータを用いた動画表
示の動作については後述する。

【０１３０】図２９は、ＤＭＡコントローラ２２０ａの
内部構成を示すブロック図である。ＤＭＡコントローラ
２２０ａは、図５に示すＤＭＡコントローラ２２０に、
ＲＡＭ切換部６０４と、３ステートＯＲゲート６０６
と、アドレス切換部６０８と、２つの３ステートバッフ
ァ回路６１２，６１４とを追加し、２入力の３ステート
ＯＲゲート６１０を３入力の３ステートＯＲゲート６１
１に置き換えた構成を有している。

【０１３１】ＤＭＡコントローラ２２０ａとマスクデー
タＲＡＭ２１３との間で交換される信号は、アドレスＴ
ＡＤＤと、マスクデータＴＤＡＴＡと、コントロール信
号ＴＣＯＮＴである。コントロール信号ＴＣＯＮＴは、
マスクデータＲＡＭ２１３のための書込信号／ＴＷＲと
出力イネーブル信号／ＴＯＥとを含んでいる。なお、書
込信号／ＴＷＲはＯＲゲート６０６から出力され、出力
イネーブル信号／ＴＯＥはＤＭＡ制御部３１６から出力
される。

【０１３２】アドレス切換部６０８は、ＤＭＡアドレス
演算部３１２から与えられたアドレスＭＡＤＤと、ＣＰ
Ｕインタフェイス３１０を介してＣＰＵ２０２から与え
られたアドレスＭＡＩＮＡＤＤのうちの一方を、マスク
データＲＡＭ２１３に与えるアドレスＴＡＤＤとして選
択するセレクタである。アドレス切換部６０８における
切換を指示するセレクト信号／ＴＣＳは、ＲＡＭ切換部
６０４から与えられている。

【０１３３】ＲＡＭ切換部６０４は、上述したセレクト
信号／ＴＣＳの他に、２ポートＶＲＡＭ２１２の書込ポ
ートの動作を許可するためのチップセレクト信号／ＶＣ
Ｓと、マスクデータＲＡＭ２１３へのマスクデータの書
込みを許可するためのチップセレクト信号／ＴＣＳＳと
を出力する。ＲＡＭ切換部６０４は、これらの各信号／
ＴＣＳ，／ＶＣＳ，／ＴＣＳＳを保持するためのラッチ
を有しており、ＣＰＵインタフェイス３１０を介してＣ
ＰＵ２０２から指定された各信号のレベルをそれぞれ保
持している。

【０１３４】ＯＲゲート６０６は、マスクデータＲＡＭ
２１３のためのチップセレクト信号／ＴＣＳＳと、ＣＰ
Ｕインタフェイス３１０を介してＣＰＵ２０２から与え
られる書込信号／ＭＡＩＮＷＲとの負論理の論理積（Ａ
ＮＤ）を取って、マスクデータＲＡＭ２１３に与える書
込信号／ＴＷＲを生成する。後述するように、書込信号
／ＴＷＲがＬレベルの期間においてマスクデータがマス
クデータＲＡＭ２１３に書き込まれる。チップセレクト
信号／ＴＣＳＳは、２ポートＶＲＡＭ２１２に映像デー
タを書き込む際にもＬレベルとなるが、この時にはＣＰ
Ｕ２０２から与えられる書込信号／ＭＡＩＮＷＲがＨレ
ベルに保たれて、書込信号／ＴＷＲがＨレベルとなり、
マスクデータＲＡＭ２１３へのデータの書込が禁止され
る。換言すれば、書込信号／ＴＷＲは、マスクデータを
マスクデータＲＡＭ２１３に書き込む時にのみＬレベル
となって、その書込みを許可する。

【０１３５】３ステートＯＲゲート６１１は、映像デー
タを２ポートＶＲＡＭ２１２に転送する際に、ＤＭＡ制
御部３１６から出力された書込信号／ＭＷＥをマスクデ
ータＴＤＡＴＡと色比較信号ＣＣＭＰとによってマスク
するためのゲートである。すなわち、マスクデータＴＤ
ＡＴＡと色比較信号ＣＣＭＰが共にＨレベルであれば、
ＤＭＡ制御部３１６から出力された書込信号／ＭＷＥが
３ステートＯＲゲート６１１をそのまま通過し、書込信
号／ＭＷＲとして２ポートＶＲＡＭ２１２に与えられ
る。一方、マスクデータＴＤＡＴＡと色比較信号ＣＣＭ
Ｐの少なくとも一方がＬレベルであれば、ＤＭＡ制御部
３１６から出力された書込信号／ＭＷＥが３ステートＯ
Ｒゲート６１１で阻止されて、２ポートＶＲＡＭ２１２
に与えられる書込信号／ＭＷＲは常にＬレベルに保たれ
る。このような動作の詳細についてはさらに後述する。

【０１３６】図３０は、マスクデータＴＤＡＴＡと色比
較信号ＣＣＭＰを利用して、任意の形状の領域内の指定
色以外の映像データを２ポートＶＲＡＭ２１２にＤＭＡ
転送する方法を示す説明図である。通常は、映像データ
ＭＤＡＴＡで表わされる動画ＭＩの形状は矩形である。
ＤＭＡアドレス演算部３１２は、２ポートＶＲＡＭ２１
２のアドレス空間（すなわち表示デバイスの画面領域に
対応する空間）内における矩形の動画ＭＩのアドレスを
ドット毎に演算して２ポートＶＲＡＭ２１２に与えてい
る。このアドレスＭＡＤＤは、マスクデータＲＡＭ２１
３にも同時に与えられる。従って、矩形の動画ＭＩを表
わす映像データＭＤＡＴＡがドット毎に２ポートＶＲＡ
Ｍ２１２に与えられると同時に、各ドットのマスクデー
タＴＤＡＴＡがマスクデータＲＡＭ２１３から読出され
てＯＲゲート６１１に入力される。

【０１３７】マスクデータＲＡＭ２１３内に記憶されて
いるマスクデータＴＤＡＴＡの値は、２ポートＶＲＡＭ
２１２の画像空間において動画が書き込まれるべき領域
（動画書込領域）ＭＲに対しては１（Ｈレベル）であ
り、動画書込領域ＭＲ以外の領域では０（Ｌレベル）で
ある。なお、２ポートＶＲＡＭ２１２における動画書込
領域は、表示デバイスにおいて動画が表示される動画表
示領域に対応しているので、以下では動画書込領域と動
画表示領域を、いずれも「動画表示領域」と呼ぶ。

【０１３８】ＯＲゲート６１１は、マスクデータＴＤＡ
ＴＡの反転信号／ＴＤＡＴＡと、色比較信号ＣＣＭＰの
反転信号／ＣＣＭＰと、ＤＭＡ制御部６２０から出力さ
れる書込信号／ＭＷＥとの負論理の論理積（ＡＮＤ）を
取り、その出力／ＭＷＲを２ポートＶＲＡＭ２１２に与
えている。この結果、マスクデータＴＤＡＴＡと色比較
信号ＣＣＭＰが共にＨレベルの場合には２ポートＶＲＡ
Ｍへの映像データＭＤＡＴＡの書込みが許可され、マス
クデータＴＤＡＴＡと色比較信号ＣＣＭＰの少なくとも
一方がＬレベルの場合には２ポートＶＲＡＭ２１２への
映像データＭＤＡＴＡの書込みが禁止される。

【０１３９】図３０の例において、２ポートＶＲＡＭ２
１２内の動画表示領域ＭＲに隣接したメモリ領域には、
静止画ＳＩａ，ＳＩｂの映像データがビデオアクセラレ
ータ２１０によって書き込まれている。また、動画表示
領域ＭＲ内にも音符の静止画が予め書き込まれている。
このような２ポートＶＲＡＭ２１２内の映像が表示デバ
イスに表示されると、静止画ＳＩａ，ＳＩｂのウィンド
ウの後ろ側にある動画表示領域ＭＲ内において、指定色
以外の動画部分が動いている状態が観察される。動画映
像データＭＤＡＴＡは高速にＤＭＡ転送されるので、動
画表示領域ＭＲ内の映像は実際に動いているように見え
る。

【０１４０】マスクデータＴＤＡＴＡの分布を変更すれ
ば、任意の形状の動画表示領域内の動画映像データＭＤ
ＡＴＡを選択的に２ポートＶＲＡＭ２１２に転送するこ
とが可能である。なお、マスクデータＴＤＡＴＡは、矩
形の動画ＭＩの一部をマスクする機能を有すると言い換
えることもできる。アドレスＭＡＤＤの値とマスクデー
タＴＤＡＴＡの分布を変更すれば、表示デバイスの画面
上において動画が表示される領域の位置を任意に変更す
ることも可能である。また、前述したように、任意の形
状の動画表示領域内において動画を水平方向と垂直方向
に任意の倍率で変倍することも可能である。

【０１４１】Ｋ．マスクデータの書込処理：図３１は、
マスクデータＲＡＭ２１３へのマスクデータの書込動作
のタイミングチャートである。マスクデータＲＡＭ２１
３へのマスクデータの書込みは、ビデオアクセラレータ
２１０が２ポートＶＲＡＭ２１２にアクセスする期間
（以下、「静止画期間」と呼ぶ）に実行される。マスク
データの書込み時には、静止画期間において、２ポート
ＶＲＡＭ２１２の書込ポートの動作を許可するためのチ
ップセレクト信号／ＶＣＳがＨレベルに保たれて２ポー
トＶＲＡＭ２１２への書込動作が禁止され、また、ＤＭ
Ａ制御部３１６から出力される出力イネーブル信号／Ｔ
ＯＥがＨレベルに保たれてマスクデータＲＡＭ２１３に
データの書込み動作であることが指示される。なお、チ
ップセレクト信号／ＶＣＳによって２ポートＶＲＡＭ２
１２の書込動作を禁止するのは、２つのＲＡＭ２１２，
２１３が同一のアドレスにマッピングされているので、
マスクデータＲＡＭ２１３にマスクデータを書き込む時
に２ポートＶＲＡＭ２１２に間違ってデータが書き込ま
れることを防止するためである。

【０１４２】アドレス切換部６０８（図２９）に与えら
れるセレクト信号／ＴＣＳがＬレベルに立下ると、ＣＰ
Ｕ２０２から与えられたアドレスＭＡＩＮＡＤＤがアド
レス切換部６０８で選択されてマスクデータＲＡＭ２１
３に与えられる。この時、ＣＰＵ２０２から出力された
マスクデータＭＡＩＮＤＡＴＡ（＝ＴＤＡＴＡ）もＣＰ
Ｕインタフェイス３１０を介してマスクデータＲＡＭ２
１３に与えられる。その後、チップセレクト信号／ＴＣ
ＳＳがＬレベルに立下ってＯＲゲート６０６が開き、さ
らに、書込信号／ＴＷＲがＬレベルとなった期間におい
て、マスクデータＲＡＭ２１３にマスクデータＴＤＡＴ
Ａが書込まれる。

【０１４３】なお、動画期間（ＤＭＡ転送期間）におい
てはマスクデータＲＡＭ２１３からマスクデータＴＤＡ
ＴＡが読出されて、図３０で説明した動画のマスク処理
に利用される。

【０１４４】上述したように、マスクデータＲＡＭ２１
３にマスクデータＴＤＡＴＡを書き込む処理はＤＭＡ転
送ではなく、ＣＰＵ２０２によって実行される処理であ
る。従って、マスクデータＲＡＭ２１３に２ポートＲＡ
Ｍを用いてＣＰＵバス２０１に接続し、ＣＰＵ２０２か
ら直接マスクデータＴＤＡＴＡを書き込むようにしても
よい。

【０１４５】図３２は、マスクデータの更新処理の手順
を示すフローチャートである。ステップＳ１では、マス
クデータの初期データが２ポートＶＲＡＭ２１２に書き
込まれる。ここで、マスクデータの初期データとは、初
めて動画ＭＩが表示される際に書き込まれるマスクデー
タのことを言い、通常は矩形の動画表示領域を示すマス
クデータである。

【０１４６】ステップＳ２では、ＣＰＵ２０２が、表示
デバイスの画面上において動画ウィンドウの状態が変更
されたか否かを監視する。動画ウィンドウとは、画面上
の動画表示領域と同じ意味であり、２ポートＶＲＡＭ２
１２の画像空間における動画書込領域に対応している。
動画ウィンドウの状態が変更されるのは、動画ウィンド
ウに重なる静止画のウィンドウのサイズや位置を変更し
た場合、動画ウィンドウ自身のサイズや位置を変更した
場合、および、動画ウィンドウと静止画ウィンドウの重
なりの上下関係を変更した場合などがある。

【０１４７】動画ウィンドウの状態が変更されると、ス
テップＳ３においてチップセレクト信号／ＶＣＳがＨレ
ベルに立上げられ、２ポートＶＲＡＭ２１２への書込み
が禁止される。ステップＳ４では、ＣＰＵ２０２がマス
クデータＲＡＭ２１３に新たなマスクデータを書き込む
ことによって、ママスクデータＲＡＭ２１３内のスクデ
ータを更新する。ステップＳ５では、チップセレクト信
号／ＶＣＳがＬレベルに立ち下げられ、２ポートＶＲＡ
Ｍ２１２へのデータの書込みが許可される。

【０１４８】このように、ユーザが表示デバイスの画面
上で動画ウィンドウや静止画ウィンドウを変更すること
によって動画ウィンドウの位置や形状が変更されると、
その度にマスクデータが更新される。なお、図３２のマ
スクデータ更新処理はＣＰＵ２０２が所定のアプリケー
ションプログラムを実行することによって実現されてい
る。

【０１４９】Ｌ．動画映像データのＤＭＡ転送処理の概
要：図３３は、表示デバイス（カラーＣＲＴ３００，液
晶ディスプレイ３０２）に表示された映像を示す説明図
である。この画面には、２つの静止画ＳＩａ，ＳＩｂの
ウィンドウの下側に動画表示領域ＭＲが存在し、動画表
示領域ＭＲ内において指定色以外の色を有する動画部分
が動いている映像が表示されている。動画映像データ
は、例えば３０フレーム／秒（６０フィールド／秒）の
割合で２ポートＶＲＡＭ２１２にＤＭＡ転送される。以
下では、図３２の垂直方向（Ｙ１−Ｙ２線上）に沿った
ＤＭＡ転送処理と、水平方向（Ｘ１−Ｘ２線上）に沿っ
たＤＭＡ転送処理の動作について説明する。

【０１５０】図３４は、垂直方向のＤＭＡ転送の動作を
示すタイミングチャートである。なお、図３４は、図９
のタイミングチャートにチップセレクト信号／ＶＣＳ
（図３４（ｂ））とマスクデータＴＤＡＴＡ（図３４
（ｉ））とを追加した図である。ＤＭＡ転送時には、２
ポートＶＲＡＭ２１２に動画映像データＭＤＡＴＡを書
き込むので、チップセレクト信号／ＶＣＳはＬレベルに
保たれる。前述したように、マスクデータＴＤＡＴＡ
（図３４（ｉ））と色比較信号ＣＣＭＰ（図３４
（ｊ））とが共にＨレベルの部分において動画映像デー
タＭＤＡＴＡが２ポートＶＲＡＭ２１２に書き込まれ、
マスクデータＴＤＡＴＡと色比較信号ＣＣＭＰの少なく
とも一方がＬレベルの部分においては動画映像データＭ
ＤＡＴＡの書込みは禁止される。

【０１５１】図３５は、水平方向のＤＭＡ転送の動作を
示すタイミングチャートである。図３５も、図１０のタ
イミングチャートにチップセレクト信号／ＶＣＳ（図３
５（ｂ））とマスクデータＴＤＡＴＡ（図３５（ｉ））
とを追加した図である。

【０１５２】図３６は、図３５のＡ部（マスクデータＴ
ＤＡＴＡと色比較信号ＣＣＭＰの段部を含む部分）の詳
細を示すタイミングチャートである。マスクデータＴＤ
ＡＴＡと色比較信号ＣＣＭＰが共にＨレベルの期間での
み書込信号／ＭＷＲがＬレベルに立下り、これに応じて
映像データＭＤＡＴＡが２ポートＶＲＡＭ２１２に書き
込まれる。

【０１５３】以上のように、ＤＭＡ転送時には２ポート
ＶＲＡＭ２１２とマスクデータＴＡＭ２１３に同一のア
ドレスＭＡＤＤ（＝ＴＡＤＤ）が与えられるので、画面
上における映像データＭＤＡＴＡのドット位置に対応し
たマスクデータＴＤＡＴＡが読出される。そして、マス
クデータＴＤＡＴＡと色比較信号ＣＣＭＰのレベルに応
じて２ポートＶＲＡＭ２１２への映像データＭＤＡＴＡ
の書込みが制御される。また、上述したように、動画ウ
ィンドウ（動画表示領域）の位置と形状に応じてマスク
データＴＤＡＴＡが更新されるので、画面上の任意の位
置で任意の形状の動画を表示することができる。

【０１５４】Ｍ．第３の実施例：図３７は、この発明の
第３の実施例としてのコンピュータシステムの構成を示
すブロック図である。このコンピュータシステムは、図
２７のシステムに第２の映像メモリとしてのＶＲＡＭ５
２０と、映像データ変換手段としてのＤＯＳ表示制御部
５２２とを追加した構成を有している。

【０１５５】第３の実施例のコンピュータシステムは、
２つのオペレーティングシステム（以下「ＯＳ」と呼
ぶ）の管理下で動作しており、第１の映像メモリとして
の２ポートＶＲＡＭ２１２は第１のＯＳ（例えばMS-Win
dows（マイクロソフト社の商標））によって管理され、
第２の映像メモリとしてのＶＲＡＭ５２０は第２のＯＳ
（例えばMS-DOS（マイクロソフト社の商標））によって
管理されている。

【０１５６】２つのＶＲＡＭ２１２，５２０に記憶され
る映像データの形式は、以下に示すように互いに異なっ
ている。２ポートＶＲＡＭ２１２に記憶される映像デー
タは、表示デバイス（カラーＣＲＴ３００およびカラー
液晶ディスプレイ３０２）の各ドット毎にＲＧＢの各色
を８ビットで表わしたビットマップデータである。ＶＲ
ＡＭ５２０は、テキストＶＲＡＭとグラフィックＶＲＡ
Ｍとを含んでいる。テキストＶＲＡＭには、映像が文字
である場合には文字を表わす文字コードと、各文字の属
性（文字の色、反転表示、ブリンク表示等）を表わすア
トリビュートデータとが記憶される。アトリビュートデ
ータでは、例えば文字の色は３ビットによって８色のう
ちの１色が指定されている。グラフィックＶＲＡＭに
は、そのグラフィックをドット毎に表わすビットマップ
データが記憶される。グラフィックのビットマップデー
タは、３ビットで８色中の１色を指定する場合や、４ビ
ットで１６色中の１色が指定する場合がある。

【０１５７】ＤＯＳ表示制御部５２２は、ＶＲＡＭ５２
０に記憶された映像データを、２ポートＶＲＡＭ２１２
に記憶される映像データの形式に変換する映像データ変
換手段としての機能を有している。具体的には、ＤＯＳ
表示制御部５２２は、文字コートをビットマップデータ
に変換するキャラクタジェネレータと、文字に属性を与
えるアトリビュートジェネレータと、グラフィックデー
タの色を変換するカラーパレットと、文字画像とグラフ
ィックとを合成するビデオマルチプレクサとしての機能
を有している。ＤＯＳ表示制御部５２２によって変換さ
れた映像データは、ＤＭＡコントローラ２２０ａによっ
て２ポートＶＲＡＭ２１２に高速に転送される。

【０１５８】図３８は、ＶＲＡＭ５２０から２ポートＶ
ＲＡＭ２１２へのデータの転送経路を示す説明図であ
る。図３８（Ａ）に示すように、ＶＲＡＭ５２０に記憶
された映像データは、ＤＯＳ表示制御部５２２によって
データ形式を変換されてＤＭＡコントローラ２２０ａに
与えられる。ＤＭＡコントローラ２２０ａは、ＤＯＳ表
示制御部５２２またはＡ−Ｄ変換器２２２から与えられ
た映像データを、第１の実施例において詳述した手順に
よって２ポートＶＲＡＭ２１２に転送する。なお、２ポ
ートＶＲＡＭ２１２に記憶された映像データは、表示デ
バイスに与えられる。図３８（Ｂ）に示すように、ＶＲ
ＡＭ５２０に対応する表示領域は、２ポートＶＲＡＭ２
１２に対応する表示領域よりも小さいことが好ましい。
この場合には、ＶＲＡＭ５２０に記憶された映像が表示
デバイスの画面の一部に表示される。なお、図３８
（Ｂ）のようなＶＲＡＭ５２０のための表示領域は、MS
-WindowsにおいてDOS-BOX と呼ばれているものである。

【０１５９】上記の第３の実施例では、２ポートＶＲＡ
Ｍ２１２内の映像データとはデータ形式（データ構造）
が異なるＶＲＡＭ５２０内の映像データを、データ形式
を変換しつつＤＭＡコントローラ２２０ａによって２ポ
ートＶＲＡＭ２１２に高速に転送することができるとい
う利点がある。また、データ形式の変換をハードウェア
であるＤＯＳ表示制御部５２２で行なっているので、Ｃ
ＰＵ２０２を使用して変換する場合に比べて高速に変換
することができる。さらに、ＶＲＡＭ５２０の表示画面
中の映像に関しても、上述した拡大・縮小を行なうこと
ができるという利点もある。

【０１６０】なお、第３の実施例では、２つのＶＲＡＭ
２１２，５２０が異なるＯＳによって管理されているも
のとしたが、これに限らず、２つ以上のＶＲＡＭが異な
るデータ形式の映像データを記憶するものである場合に
本発明を適用することが可能である。

【０１６１】上記の各実施例ではビデオアクセラレータ
２１０を有するコンピュータシステムについて説明した
が、ビデオアクセラレータを含まないコンピュータシス
テムにも本発明を適用することが可能である。

【０１６２】

【発明の効果】以上説明したように、請求項１に記載し
た発明によれば、色比較手段の比較結果に応じてフレー
ムメモリへの書込みを制御するので、動画の所望の色の
部分のみをフレームメモリに高速に転送することができ
る。

【０１６３】請求項２に記載した発明によれば、動画の
中で所定の色度の範囲外にある映像部分のみをフレーム
メモリに書き込むことができる。

【０１６４】請求項３に記載した発明によれば、映像デ
ータの３原色の成分に対する上限値と下限値を設定する
ことによって、所望の色度の範囲を任意に設定すること
ができる。

【０１６５】請求項４に記載した発明によれば、動画映
像データの３原色の成分がそれぞれの参照値と等しい場
合にフレームメモリへの書込みを禁止し、少なくとも１
つが参照値と等しくない場合にはフレームメモリへの書
込みを許可することができる。

【０１６６】請求項５に記載した発明によれば、ビット
数の多い動画映像データやアドレスを制御する方法に比
べて簡単な回路構成でフレームメモリへの動画映像デー
タの書込みを許可したり禁止したりすることができる。

【０１６７】請求項６に記載した発明によれば、書込信
号のレベルを容易に調整することができる。

【０１６８】請求項７に記載した発明によれば、書込み
アドレスは第１の演算手段と第２の演算手段とによる算
術演算によって算出されるので、フレームメモリの書込
みアドレスが高速に算出され、映像データを高速に転送
することができる。

【図面の簡単な説明】

【図１】転送される動画を示す平面図。

【図２】動画の背景の映像データを色分解して得られた
各色の輝度を示すヒストグラム。

【図３】ＲＧＢ各色の上限値と下限値とによって規定さ
れる指定色領域ＣＡを示す色度図。

【図４】本発明の第１の実施例としてのコンピュータシ
ステムを示すブロック図。

【図５】ＤＭＡコントローラ２２０の内部構成を示すブ
ロック図。

【図６】色比較部５５０の内部構成を示すブロック図。

【図７】色比較回路５５４の内部構成を示すブロック
図。

【図８】実施例のＤＭＡ転送によって重畳された映像を
示す平面図。

【図９】垂直方向のＤＭＡ転送の動作を示すタイミング
チャート。

【図１０】水平方向のＤＭＡ転送の動作を示すタイミン
グチャート。

【図１１】図１０のＡ部の詳細を示すタイミングチャー
ト。

【図１２】ＦＩＦＯメモリユニット３１８の内部構成を
示すブロック図。

【図１３】ＤＭＡアドレス演算部３１２とデータ出力部
３１４とＤＭＡ制御部３１６の内部構成を示すブロック
図。

【図１４】２ポートＶＲＡＭ２１２のアドレスマップ。

【図１５】２ポートＶＲＡＭ２１２と画面との対応関係
を示す説明図。

【図１６】カラーモニタの画面内の動画領域ＭＰＡを示
す平面図。

【図１７】ＤＭＡコントローラ２２０内のアドレス演算
部３１２を拡大して示すブロック図。

【図１８】ＤＭＡ転送の動作の詳細を示すタイミングチ
ャート。

【図１９】垂直カウンタ部３３４およびＦＩＦＯ制御部
３２１の内部構成を示すブロック図。

【図２０】インターレース走査を行なう場合の奇数ライ
ンフィールドと偶数ラインフィールドのメモリ空間を示
す説明図。

【図２１】映像の垂直方向の拡大動作を示す説明図。

【図２２】映像の垂直方向の拡大と縮小の様子を示す説
明図。

【図２３】映像の垂直方向の縮小動作を示すタイミング
チャート。

【図２４】映像の垂直方向と水平方向の拡大・縮小の様
子を示す説明図。

【図２５】第２のＰＬＬ回路３２８を１／Ｎ分周器で置
き換えた場合の回路構成を示すブロック図。

【図２６】３つのＦＩＦＯメモリを用いて垂直方向の拡
大とともに走査線間の補間を行なう構成と動作を示す説
明図。

【図２７】本発明の第２の実施例としてのコンピュータ
システムを示すブロック図。

【図２８】２ポートＶＲＡＭ２１２とマスクデータＲＡ
Ｍ２１３の構成を示す説明図。

【図２９】ＤＭＡコントローラ２２０の内部構成を示す
ブロック図。

【図３０】マスクデータを利用して任意の形状の表示領
域内の映像データＭＤＡＴＡを２ポートＶＲＡＭ２１２
にＤＭＡ転送する方法を示す説明図。

【図３１】マスクデータＲＡＭ２１３へのマスクデータ
の書込み動作のタイミングチャート。

【図３２】マスクデータの更新処理の手順を示すフロー
チャート。

【図３３】表示デバイスに表示された映像を示す説明
図。

【図３４】垂直方向のＤＭＡ転送の動作を示すタイミン
グチャート。

【図３５】水平方向のＤＭＡ転送の動作を示すタイミン
グチャート。

【図３６】図３５のＡ部の詳細を示すタイミングチャー
ト。

【図３７】本発明の第３の実施例としてのコンピュータ
システムの構成を示すブロック図。

【図３８】第３の実施例における映像データの転送経路
を示す説明図。

【図３９】従来のＤＭＡコントローラを用いたコンピュ
ータシステムのブロック図。

【図４０】従来のＤＭＡ転送によって重畳された映像を
示す平面図。

【符号の説明】

５１Ｒ，５１Ｇ，５１Ｂ…映像メモリ ５２…データバス ５３…アドレスバス ５４…制御バス ５５…ＤＭＡコントローラ ５６Ｒ，５６Ｇ，５６Ｂ…ＶＲＡＭ モニタ５７…制御部 ５９…ＣＰＵ ８０…水平レンジ ８１…垂直レンジ ２０１…ＣＰＵバス ２０２…ＣＰＵ ２０４…ＲＡＭ ２０６…ＲＯＭ ２０８…Ｉ／Ｏインタフェイス ２１０…ビデオアクセラレータ ２１２…２ポートＶＲＡＭ（フレームメモリ） ２１３…マスクデータＲＡＭ ２１４…Ｄ−Ａ変換器 ２１６…ＬＣＤドライバ ２２０…ＤＭＡコントローラ ２２２…Ａ−Ｄ変換器 ２２４…映像デコーダ ２２６…映像入力端子 ２２８…アドレスバス ２２９…データバス ２３０…コントロールバス ２３０…制御バス ３００…カラーＣＲＴ ３０２…カラー液晶ディスプレイ ３１０…ＣＰＵインタフェイス ３１２…ＤＭＡアドレス演算部 ３１４…データ出力部 ３１６…ＤＭＡ制御部 ３１８…ＦＩＦＯメモリユニット ３２０…色調整部 ３２１…ＦＩＦＯ制御部（映像データバッファ制御手
段） ３２２，３２４…ＦＩＦＯメモリ（映像データバッフ
ァ） ３２３ａ，３２３ｂ…トグルスイッチ ３２５…ＰＬＬ回路（入力クロック生成手段） ３２６…ＰＬＬ回路（出力クロック生成手段） ３２７…ＰＬＬ回路（ドットクロック生成手段） ３２８…ＰＬＬ回路（ラインインクリメント信号生成手
段） ３３０…オフセットアドレス記憶部 ３３２…加算アドレス値記憶部 ３３４…垂直カウンタ部（走査線番号生成手段） ３３６…水平カウンタ部 ３３８…乗算器 ３４０，３４２…加算器 ３６０…制御信号発生部 ３６２…バス制御部 ３６４…ラッチ ４０２…バックポーチ記憶部 ４０４…比較器 ４０６…バックポーチカウンタ ４０８…垂直カウンタ ４１０…ラッチ ４２１，４２２，４２３…ＦＩＦＯメモリ ４３１，４３２，４３３…スイッチ ４４１，４４２…乗算器 ４５０…加算器 ４６０…アクセラレータユニット ４６２…ＣＰＵインタフェイス ４７０…画像処理ユニット ４７１…データバス ４７２…制御バス ４７４…画像形成制御部 ５１０…ＰＬＬ回路 ５１１…波形成形部 ５２０…ＶＲＡＭ ５２２…ＤＯＳ表示制御部 ５５０…色比較部 ５５２…比較値記憶回路 ５４４…色比較回路 ５４４ａ…比較器 ５６０…ウインドウ比較器 ５６２，５６４…比較器 ５６６…ＡＮＤゲート ５７０…ＮＡＮＤゲート ６０４…ＲＡＭ切換部 ６０６…ＯＲゲート ６０８…アドレス切換部 ６１０…３ステートＯＲゲート ６１２，６１４…３ステートバッファ ＡＤ２…アドレス ＡＤＡＤ…加算アドレス ＢＧ…背景 ＢＰ…バックポーチ数 ＢＰＣ…カウント値 ＣＡ…転送対象外の色を示す指定色範囲 ＣＣＭＰ…色比較信号 ＣＬＫＩ…入力クロック信号 ＣＬＫＯ…出力クロック信号 ＣＮＴ…カウント値 ＤＣＬＫ…ドットクロック信号 ＤL ，ＤLR…色の下限値 ＤU ，ＤUR…色の上限値 ＦＩＳ…フィールド指示信号 ＨＣＮＴ…水平カウント ＨＩＮＣ…ラインインクリメント信号 ＨＳＹＮＣ…水平同期信号 ＨＸ…垂直拡大倍率 ＩＮＴＡＣＫ…転送許可信号 Ｌ１〜Ｌ３…走査線 ＭH …水平倍率 ＭV …垂直倍率 ＭＡＤＤ…ＤＭＡアドレス ＭＣＯＮＴ…コントロール信号 ＭＤＡＴＡ…動画映像データ ＭＰＡ…動画領域 ＯＦＡＤ…オフセットアドレス ＴＡＤＤ…マスクデータＲＡＭ２１３のアドレス ＴＣＯＮＴ…コントロール信号 ＴＤＡＴＡ…マスクデータ ＶＣＮＴ…垂直アドレス ＶＤ…コンポーネント映像データ ＶＳ…コンポジット映像信号 ＶＳＹＮＣ…垂直同期信号 ＷＩＮＴ…割り込み信号 ＷＳＹＮＣ…ワード同期信号 ／ＤＭＡＡＣＫ…ＤＭＡ許可信号 ／ＤＭＡＲＱ…ＤＭＡ要求信号 ／ＭＷＥ…書込信号 ／ＭＷＲ…書込信号 ／ＴＣＳ…セレクト信号 ／ＴＣＳＳ…マスクデータＲＡＭ２１３のチップセレク
ト信号 ／ＶＣＳ…２ポートＶＲＡＭ２１２のチップセレクト信
号 ｆCLKI…ＦＩＦＯの入力クロック信号ＣＬＫＩの周波数 ｆCLKO…ＦＩＦＯの出力クロック信号ＣＬＫＯの周波数 ｆDCLK…ドットクロック信号ＤＣＬＫの周波数 ｆHINC…ラインインクリメント信号ＨＩＮＣの周波数 ｆHSYNC…水平同期信号ＨＳＹＮＣの周波数 ｆVSYNC…垂直同期信号ＶＳＹＮＣの周波数

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０４Ｎ 9/75 Ｇ０６Ｆ 15/64 ３１０ ４５０ Ｅ 15/66 ４５０

Claims (7)

【特許請求の範囲】
1. 【請求項１】 映像データをフレームメモリに転送する
   装置であって、 表示デバイスに表示される映像の映像データを記憶する
   フレームメモリと、 前記フレームメモリに転送される動画映像データを供給
   する動画映像データ供給手段と、 前記フレームメモリに接続されたバスと、 前記動画映像データを前記フレームメモリに書込むため
   の書込みアドレスを算出するとともに、該書込みアドレ
   スと前記動画映像データとを前記バス上に出力するデー
   タ転送手段と、 所定の色度の範囲を規定するための色データを記憶する
   色データメモリと、 前記動画映像データを前記色データと比較して、その比
   較結果を示す色比較信号を生成する色比較手段と、 前記色比較信号に応じて前記動画映像データの前記フレ
   ームメモリへの書込みを制御する書込制御手段と、 を備える映像データ転送装置。
2. 【請求項２】 請求項１記載の映像データ転送装置であ
   って、 前記色比較手段は、前記動画映像データで表わされる色
   度が前記所定の色度の範囲内である場合には前記フレー
   ムメモリの書込みを禁止する第１のレベルに前記色比較
   信号を設定し、前記動画映像データで表わされる色度が
   前記所定の色度の範囲外である場合には前記フレームメ
   モリへの書込みを許可する前記第２のレベルに前記色比
   較信号を設定する色比較信号設定手段、を有する映像デ
   ータ転送装置。
3. 【請求項３】 請求項２記載の映像データ転送装置であ
   って、 前記色データは、ＲＧＢの３原色のそれぞれに対する映
   像データ成分の上限値と下限値とを含んでおり、 前記色比較信号設定手段は、前記動画映像データで表わ
   される３原色の成分がそれぞれの前記上限値と前記下限
   値の間の範囲内にある場合には前記色比較信号を前記第
   １のレベルに設定し、前記動画映像データの各色の成分
   の少なくとも１つがそれぞれの前記上限値と下限値の間
   の範囲外にある場合には前記色比較信号を前記第２のレ
   ベルに設定する手段、を有する映像データ転送装置。
4. 【請求項４】 請求項２記載の映像データ転送装置であ
   って、 前記色データは、ＲＧＢの３原色に対する映像データ成
   分の参照値をそれぞれ含んでおり、 前記色比較信号設定手段は、前記動画映像データの３原
   色の成分がそれぞれの前記参照値と等しい場合には前記
   色比較信号を前記第１のレベルに設定し、前記動画映像
   データの各色の成分の少なくとも１つが前記参照値と異
   なる場合には前記色比較信号を前記第２のレベルに設定
   する比較器、を有する映像データ転送装置。
5. 【請求項５】 請求項１ないし４のいずれかに記載の映
   像データ転送装置であって、 前記データ転送手段は、前記フレームメモリの書込み動
   作を許可するための書込信号を生成する手段を備え、 前記書込制御手段は、前記色比較信号の値に応じて前記
   書込信号のレベルを調整する書込信号調整手段を備え
   る、映像データ転送装置。
6. 【請求項６】 請求項５記載の映像データ転送装置であ
   って、 前記書込信号調整手段は、前記色比較信号と前記書込信
   号との論理演算によって前記書込信号のレベルを各ドッ
   トごとに調整する手段を有する、映像データ転送装置。
7. 【請求項７】 請求項１ないし６のいずれかに記載の映
   像データ転送装置であって、 前記データ転送手段は、前記動画映像データを転送する
   際に前記フレームメモリと前記書込みアドレスを算出す
   るアドレス算出手段を備え、 前記アドレス算出手段は、 前記フレームメモリ内における前記動画映像データの書
   込領域の開始位置を示すオフセットアドレス値を記憶す
   る第１のメモリと、 前記フレームメモリ内における隣接する走査線同士のア
   ドレスの差を示す加算アドレス値を記憶する第２のメモ
   リと、 前記動画映像データに同期した垂直同期信号と水平同期
   信号とに応じて、与えられた前記水平同期信号のパルス
   数に基づいて特定される走査線の順番を示す走査線番号
   と、前記加算アドレス値とを乗算した値に等しい垂直ア
   ドレス値を算出する第１の演算手段と、 前記動画内の各走査線上において、各走査線の始点から
   各走査線上の各画素までのアドレスの差を示す水平アド
   レス値を生成する水平カウンタと、 前記オフセットアドレス値と前記垂直アドレス値と前記
   水平アドレス値とを加算することによって、各走査線上
   における各画素の位置に相当する前記フレームメモリ内
   のアドレスを生成する第２の演算手段と、を備える映像
   データ転送装置。