JPH07320483A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】どんな条件の同期信号でも所定のパルス幅のパ
ワーセーブ信号が得られ、誤読出しの防止，低消費電力
化，高速動作を可能とし、適用範囲を拡大する。 【構成】パワーセーブ回路５を、インバータＩＶ１，論
理ゲートＧ１，Ｇ２，及び遅延素子Ｄ１を備え、同期信
号ＳＹＮの前縁のみが所定時間遅延した遅延パルスを発
生するパルス発生回路５１と、インバータＩＶ２及び論
理ゲートＧ３を備え、上記遅延パルスと同期信号ＳＹＮ
とから、この同期信号ＳＹＮの前縁から上記遅延パルス
の前縁の遅延時間相当分の時間活性化レベルとなるパワ
ーセーブ信号ＰＳを発生する演算回路５１とを含む回路
とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
特に同期信号に同期させてセンス増幅回路を活性化制御
する低消費電力，同期式の半導体記憶装置に関する。

【０００２】

【従来の技術】同期式の半導体記憶装置は、その内部が
ダイナミック型の回路で構成される場合が多く、低消電
力化や高速化がしやすく、大容量のものに多い。

【０００３】図５は、従来の同期式の一般的な半導体記
憶装置の一例を示すブロック図である。

【０００４】この半導体記憶装置は、指定されたアドレ
スの記憶データを読出すメモリセルアレイ１と、アドレ
ス信号ＡＤに従ってメモリセルアレイ１のアドレスを指
定するアドレス選択回路２と、パワーセーブ信号ＰＳｘ
に従って活性化しメモリセルアレイ１から読出されたデ
ータを検出して増幅し出力するセンス増幅回路３と、こ
のセンス増幅回路３の出力データをパワーセーブ信号Ｐ
Ｓｘに従ってラッチし保持して出力する出力ラッチ回路
４と、同期信号ＳＹＮに従ってパワーセーブ信号ＰＳｘ
を発生しセンス増幅回路３及び出力ラッチ回路４に供給
するパワーセーブ回路５ｘとを有する構成となってい
る。

【０００５】このような半導体記憶装置において、セン
ス増幅回路３は、パワーセーブ信号ＰＳｘによって活性
化／非活性化が制御され、非活性化状態ではほぼ０ｍ
Ｗ、活性化状態では１つのセンス増幅器につき数ｍＷの
電力が消費される。同期式の半導体記憶装置には、通
常、数個から数十個のセンス増幅器が存在するので、活
性化状態でのセンス増幅回路３の消費電力は数十ｍＷ程
度となり、半導体記憶装置の消費電力の５０％以上を占
める。

【０００６】一方、例えば、システムで設定された同期
信号ＳＹＮの周期が２０ｎｓで、その活性化レベル，非
活性化レベルのデューティ比が５０％の場合、活性化レ
ベルの時間は１０ｎｓとなるが、近年のデバイスでは、
読出しに必要なセンス増幅器のデータ検出，増幅等の動
作時間は５ｎｓ程度であり、同期信号ＳＹＮのパルス幅
ほど必要ではない。システムで設定された同期信号ＳＹ
Ｎはシステム内に存在する低速動作のＡＬＵなどの動作
スピードに支配されるため、半導体記憶装置の動作スピ
ードに合わせて設定することはできない。また今後ＡＬ
Ｕ等の動作スピードが向上し同期信号をより高速にでき
たとしても、同期式の半導体記憶装置の動作スピードも
向上するため同様の問題が発生する。

【０００７】そこで、例えば、特開昭５７−１９５３８
２号公報記載の発明のように、パワーセーブ回路（５
ｘ）によって、システムで設定された同期信号ＳＹＮよ
りセンス増幅回路３を活性とする期間を短くするパワー
セーブ信号ＰＳｘを発生させ、消費電力の低減をはかる
ようにした例が提案されている。

【０００８】上記公報記載の発明によるパワーセーブ回
路相当の回路図を図６に示す。

【０００９】このパワーセーブ回路５ｘは、同期信号Ｓ
ＹＮを所定の時間遅延させる遅延素子Ｄ３と、この遅延
素子Ｄ３の出力信号をレベル反転するインバータＩＶ３
と、このインバータＩＶ３の出力信号及び同期信号ＳＹ
Ｎを第１及び第２の入力端それぞれに対応して受けパワ
ーセーブ信号ＰＳｘを出力する２入力ＮＯＲ型の論理ゲ
ートＧ５とを含んで構成される。

【００１０】次にこのパワーセーブ回路５ｘの動作につ
いて図７のタイミングチャートを参照して説明する。

【００１１】周期を２０ｎｓとしたときの同期信号ＳＹ
Ｎは遅延素子Ｄ３で所定時間（ｔｄ、例えば５ｎｓ）遅
延され、ノードＮ１１の遅延信号となり、この信号をイ
ンバータＩＶ３で反転させノードＮ１２の信号となる。
このノードＮ１２の信号と同期信号ＳＹＮとをＮＯＲ型
の論理ゲートＧ５で論理演算し、パワーセーブ信号ＰＳ
ｘとして出力する。

【００１２】このパワーセーブ信号ＰＳｘによってセン
ス増幅回路３を制御する半導体記憶装置は、同期信号Ｓ
ＹＮの立ち下がりに対してパワーセーブ信号ＰＳｘが高
レベルに立ち上がり、センス増幅回路３を活性化状態と
し読出しを開始する。そして遅延素子Ｄ３で設定された
５ｎｓ後、すなわち図７の場合、同期信号ＳＹＮの低レ
ベルの時間である１０ｎｓに対して５０％の時間後にパ
ワーセーブ信号が低レベルになりセンス増幅回路３を非
活性化させる。

【００１３】これに対し、パワーセーブ回路５ｘで発生
させた信号ではなく、同期信号ＳＹＮのみでセンス増幅
回路３を制御させた場合、図７の同期信号ＳＹＮの立ち
下がり時点からデータ読出しを行うため、同期信号ＳＹ
Ｎの低レベルの時間中センス増幅回路３が活性化とする
事になる。このため、パワーセーブ回路５ｘにより発生
させたパワーセーブ信号ＰＳｘによってセンス増幅回路
３を制御することにより、活性化状態の時間を５０％減
らすことができ、半導体記憶装置の５０％以上を占めて
いたセンス増幅回路３の活性時の消費電流を５０％小さ
くできるため、半導体記憶装置全体で２５％以上の消費
電力の削減ができる。

【００１４】なお、この例では、同期信号ＳＹＮの活性
化レベルを低レベル、パワーセーブ信号ＰＳｘの活性化
レベルを高レベルとしているが、これら信号の活性化レ
ベルは、センス増幅回路３を含むその周辺回路の条件に
よって任意に設定される。

【００１５】図７の例（第１の例）では、同期信号ＳＹ
Ｎのデューティ比が５０％の場合であったが、このデュ
ーティ比は任意に設定できる。図８に、デューティ比１
５％（周期２０ｎｓ，高レベル３ｎｓ）で遅延素子Ｄ３
による遅延時間が４ｎｓの場合の例（第２の例）のタイ
ミングチャートを示す。

【００１６】この例では、同期信号ＳＹＮの低レベル
（活性化レベル）の前縁に対し１ｎｓ後にパワーセーブ
信号ＰＳｙが発生し、その活性化レベルの期間は同期信
号ＳＹＮａの高レベルの期間と等しい３ｎｓとなる。従
って、センス増幅回路３の動作時間が５ｎｓかかるとす
ると、パワーセーブ信号ＰＳｙのパルス幅が不足し、読
出しデータが“１”，“０”を判別するのに十分なレベ
ルに到達せず、誤読出しが発生する危険性がある。ま
た、何らかの手段によってパルス幅を５ｎｓに広げたと
しても、同期信号ＳＹＮの活性化レベルの前縁からデー
タ読出し終了までに６ｎｓかかり、高速読出しが困難と
なる。

【００１７】

【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、周期２０ｎｓ，デューティ比５０％程度の
同期信号ＳＹＮによる第１の例では、パワーセーブ回路
５ｘ内の遅延素子Ｄ３による遅延時間Ｔｄ分のパルス幅
（活性化レベル）のパワーセーブ信号ＰＳｘにより、活
性化時に全体の５０％以上の消費電力を必要とするセン
ス増幅回路３の活性化制御を行う構成となっているの
で、消費電力を低減することができるが、高レベルの時
間が遅延素子Ｄ３の遅延時間（例えば４ｎｓ）より短い
（例えば３ｎｓ）同期信号ＳＹＮによる第２の例では、
パワーセーブ信号ＰＳｙのパルス幅（活性化レベル）は
同期信号ＳＹＮの高レベルの時間と等しくなるため、セ
ンス増幅回路３の動作時間が不足して読出しデータの
“１”，“０”を判別するのに十分なレベルに到達せ
ず、誤読出しの危険性があり、何らかの手段でパワーセ
ーブ信号ＰＳｙのパルス幅を必要な分だけ広げたとして
も、同期信号ＳＹＮの活性化レベル（低レベル）の前縁
からデータの読出し終了までの時間がかかり、高速読出
しが困難であり、従って、同期信号のデューティ比やパ
ルス幅に制約され、適用範囲が制限されるという問題点
があった。

【００１８】本発明の目的は、どのような条件の同期信
号でも所定のパルス幅のパワーセーブ信号を得ることが
できて誤読出しの危険性がなく、かつ消費電力の低減及
び高速動作が得られ、適用範囲を拡大することができる
半導体記憶装置を提供することにある。

【００１９】

【課題を解決するための手段】本発明の半導体記憶装置
は、指定されたアドレスの記憶データを読み出すメモリ
セルアレイと、パワーセーブ信号の活性化レベルに応答
して活性化し前記メモリセルアレイから読出されたデー
タを検知して増幅し出力するセンス増幅回路と、同期信
号の前縁から所定の時間活性化レベルとなる前記パワー
セーブ信号を発生するパワーセーブ回路とを有してい
る。また、パワーセーブ回路を、同期信号の前縁のみが
所定の時間遅延した遅延パルスを発生するパルス発生回
路と、前記遅延パルスと前記同期信号とから、この同期
信号の前縁から前記遅延パルスの前縁の遅延時間相当分
の時間活性化レベルとなるパワーセーブ信号を発生する
演算回路とを備える回路とし、更に、同期信号の前縁を
高レベルから低レベルへの変化点とし、パルス発生回路
を、前記同期信号をレベル反転する第１のインバータ
と、このインバータの出力信号を第１の入力端に受ける
２入力ＮＡＮＤ型の第１の論理ゲートと、この第１の論
理ゲートの出力信号及び前記同期信号を第１及び第２の
入力端それぞれに対応して受ける２入力ＮＡＮＤ型の第
２の論理ゲートと、この第２の論理ゲートの出力信号を
所定の時間遅延させて前記第１の論理ゲートの第２の入
力端に供給する遅延素子とを含み前記第１の論理ゲート
の出力端から遅延パルスを出力する回路とし、演算回路
を、前記同期信号をレベル反転する第２のインバータ
と、この第２のインバータの出力信号及び前記遅延パル
スを第１及び第２の入力端それぞれに対応して受けて低
レベルが活性化レベルのパワーセーブ信号を出力する２
入力ＮＡＮＤ型の第３の論理ゲートとを含む回路として
構成される。

【００２０】また、同期信号の前縁を低レベルから高レ
ベルへの変化点とし、パルス発生回路を、前記同期信号
をレベル反転するインバータと、このインバータの出力
信号を第１の入力端に受ける２入力ＮＡＮＤ型の第１の
論理ゲートと、この第１の論理ゲートの出力信号を所定
の時間遅延させる遅延素子と、この遅延素子の出力信号
及び前記同期信号を第１及び第２の入力端それぞれに対
応して受け遅延パルスを出力すると共に前記第１の論理
ゲートの第２の入力端に供給する２入力ＮＡＮＤ型の第
２の論理ゲートとを含む回路とし、演算回路を、前記同
期信号及び遅延パルスを第１及び第２の入力端それぞれ
に対応して受け高レベルが活性化レベルのパワーセーブ
信号を出力する２入力ＮＡＮＤ型の第３の論理ゲートを
含む回路として構成される。

【００２１】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００２２】図１は本発明の第１の実施例を示す回路図
である。

【００２３】この実施例が図５，図６に示された従来の
半導体記憶装置と相違する点は、パワーセーブ回路５
を、前縁を高レベル（非活性化レベル）から低レベル
（活性化レベル）への変化点とする同期信号ＳＹＮをレ
ベル反転する第１のインバータＩＶ１、このインバータ
ＩＶ１の出力信号を第１の入力端に受ける２入力ＮＡＮ
Ｄ型の第１の論理ゲートＧ１、この第１の論理ゲートＧ
１の出力信号及び同期信号ＳＹＮを第１及び第２の入力
端それぞれに対応して受ける２入力ＮＡＮＤ型の第２の
論理ゲートＧ２、及びこの第２の論理ゲートＧ２の出力
信号を所定の時間遅延させて論理ゲートＧ１の第２の入
力端に供給する遅延素子Ｄ１を含み第１の論理ゲートＧ
１の出力端から同期信号ＳＹＮの前縁のみが所定の時間
遅延した遅延パルスを発生するパルス発生回路５１と、
同期信号ＳＹＮをレベル反転する第２のインバータＩＶ
２、及びこの第２のインバータＩＶ２の出力信号及び上
記遅延パルスを第１及び第２の入力端それぞれに対応し
て受けてその出力端から低レベルが活性化レベルのパワ
ーセーブ信号ＰＳを出力する２入力ＮＡＮＤ型の第３の
論理ゲートＧ３を含む演算回路５２とを備え、同期信号
ＳＹＮの前縁から所定の時間活性化レベルとなるパワー
セーブ信号ＰＳを発生する回路とした点にある。

【００２４】次に、この実施例の動作について図２のタ
イミングチャートを参照して説明する。この図２は、周
期が２０ｎｓでデューティ比が１５％（高レベル）の同
期信号ＳＹＮを用いたときの例である。

【００２５】まず同期信号ＳＹＮが高レベル（非活性化
レベル）の状態で十分時間がたった時（Ｔ１の状態）、
ノードＮ１はインバータＩＶ１により低レベル、そのた
めノードＮ４はノードＮ３のレベルにかかわらず高レベ
ルとなる。この時ノードＮ２は論理ゲートＧ２の入力で
ある同期信号ＳＹＮとノードＮ４が共に高レベルである
ため低レベル、またノードＮ３は十分時間が立ち遅延素
子Ｄ１を介してノードＮ２のレベルが伝達されるため低
レベルである。

【００２６】次に同期信号ＳＹＮが低レベル（活性化レ
ベル）に変化した時（Ｔ２の状態）、ノードＮ１はイン
バータＩＶ１により高レベル１、ノードＮ２は同期信号
ＳＹＮが低レベルのためノードＮ４のレベルにかかわら
ず高レベルとなる。ノードＮ３は遅延素子Ｄ１のため信
号の変化が伝達されず低レベルのままであり、そのため
ノードＮ４は高レベルのままである。

【００２７】次にノードＮ２のレベルが遅延素子Ｄ１で
設定された遅延時間ｔｄの５ｎｓ後にノードＮ３に伝達
された時（Ｔ３の状態）、ノードＮ３は高レベルとな
り、ノードＮ１も高レベルであるためノードＮ４は低レ
ベルとなる。またこの時ノードＮ２のレベルは、ノード
Ｎ４が高レベルから低レベルへと変化したときも同期信
号ＳＹＮが低レベルのままであるため変化せず高レベル
のままである。次に同期信号ＳＹＮが高レベルに変化し
た時（Ｔ４の状態）、ノードＮ１は低レベルとなるため
ノードＮ３のレベルにかかわらずノードＮ４は高レベ
ル、ノードＮ２は同期信号ＳＹＮとノードＮ４が共に高
レベルになるため低レベルとなる。また遅延素子Ｄ１に
よってノードＮ２のレベルがノードＮ３に伝達された時
もノードＮ３が低レベルと変化しないため、ノードＮ４
は高レベルのままである。即ち前述したＴ１と同じ状態
である。

【００２８】以上のようにして周期２０ｎｓでデューテ
ィ比が１５％の同期信号ＳＹＮに対して、パルス発生回
路５１の出力であるノードＮ４は、同期信号ＳＹＮの立
ち下がり時（活性化レベルの前縁）のみを遅延素子Ｄ１
によって遅らせた遅延パルスを発生する。

【００２９】そして、演算回路５２で、同期信号ＳＹＮ
をインバータＩＶ２で反転させたノードＮ５の信号に変
換し、これとパルス発生回路５１の出力の遅延パルスと
のＮＡＮＤ論理をとることにより、同期信号ＳＹＮの活
性化レベルの前縁から遅延素子Ｄ１による遅延時間ｔｄ
（５ｎｓ）分だけ活性化レベル（低レベル）となるパワ
ーセーブ信号ＰＳが得られる。すなわち、このパワーセ
ーブ信号ＰＳは、同期信号ＳＹＮのデューティ比に関係
せず、かつ、同期信号ＳＹＮの活性化レベルの前縁に対
して時間差なしに直ちに活性化レベルとなり、遅延素子
Ｄ１による遅延時間ｔｄに定まる時間だけ活性化レベル
を保持する波形となる。

【００３０】従って、このパワーセーブ信号ＰＳの活性
化レベルの期間をセンス増幅回路３の動作時間に適合さ
せることができるのでデータの誤読出しの発生を防止す
ることができ、同期信号ＳＹＮとパワーセーブ信号ＰＳ
の活性化レベルの前縁が一致しているので高速動作が可
能であり、同期信号ＳＹＮの活性化レベルの期間に対し
パワーセーブ信号ＰＳの活性化レベルの期間を短かくす
ることができるので（この実施例では１７ｎｓに対し５
ｎｓ、すなわち約７０％短縮）、その分センス増幅回路
３による消費電力が少なくなり、全体の消費電力を低減
することができ（この実施例では３５％を上まわる）、
しかも同期信号ＳＹＮのデューティとは無関係にパワー
セーブ信号ＰＳの活性化レベルの時間やデューティ比を
定めることができるので、適用範囲を拡大することがで
きる。

【００３１】図３は本発明の第２の実施例を示すパワー
セーブ回路の回路図、図４はその動作を説明するための
各部信号のタイミングチャートである。

【００３２】この実施例のパワーセーブ回路５ａは、同
期信号ＳＹＮの前縁を低レベルから高レベルへの変化点
とし、パルス発生回路５１ａを、同期信号ＳＹＮをレベ
ル反転するインバータＩＶ１と、このインバータＩＶ１
の出力信号を第１の入力端に受ける２入力ＮＡＮＤ型の
第１の論理ゲートＧ１と、この第１の論理ゲートＧ１の
出力信号を所定の時間（ｔｄ）遅延させる遅延素子Ｄ２
と、この遅延素子Ｄ２の出力信号及び同期信号ＳＹＮを
第１及び第２の入力端それぞれに対応して受け遅延パル
スを出力すると共に論理ゲートＧ１の第２の入力端に供
給する２入力ＮＡＮＤ型の第２の論理ゲートＧ２とを含
む回路とし、演算回路５２ａを、同期信号ＳＹＮ及び上
記遅延パルスを第１及び第２の入力端それぞれに対応し
て受け高レベルが活性化レベルのパワーセーブ信号ＰＳ
ａを出力する２入力ＮＡＮＤ型の第３の論理ゲートＧ３
を含む回路とし、高レベルが活性化レベルの同期信号Ｓ
ＹＮの前縁に対して、時間差なしに高レベルの活性化レ
ベルとなり、その活性化レベルの時間が遅延素子Ｄ２に
よる遅延時間ｔｄで定まるパワーセーブ信号ＰＳａを発
生する構成となっている。

【００３３】次にこの実施例の動作について図４のタイ
ミングチャートを参照して説明する。この図４は、周期
が２０ｎｓでデューティ比が８５％（高レベル）の同期
信号ＳＹＮを用いたときの例である。

【００３４】まず同期信号ＳＹＮが低レベルの状態で十
分時間がたった時（Ｔ１１の状態）、ノードＮ６はイン
バータＩＶ１により高レベル、ノードＮ９は同期信号Ｓ
ＹＮが低レベルのためノードＮ８のレベルにかかわらず
高レベル、ノードＮ７は論理ゲートＧ１の入力であるノ
ードＮ６とノードＮ９が共に高レベルであるため低レベ
ル、またノードＮ８は十分時間が立ち遅延素子Ｄ２を介
してノードＮ７のレベルが伝達されるため低レベルであ
る。

【００３５】次に同期信号ＳＹＮが高レベルに変化した
時（Ｔ１２の状態）、ノードＮ６はインバータＩＶ１に
より低レベル、そのためノードＮ７はノードＮ９のレベ
ルにかかわらず高レベルとなる。ノードＮ８は遅延素子
Ｄ２のため信号が伝達されずそのままであり、そのため
ノードＮ９は高レベルのままである。

【００３６】次にノードＮ７のレベルが遅延素子Ｄ２で
設定された遅延時間ｔｄの５ｎｓ後にノードＮ８に伝達
された時（Ｔ１３の状態）、ノードＮ８は高レベルとな
り、同期信号ＳＹＮも高レベルであるためノードＮ９は
低レベルとなる。またこの時ノードＮ７のレベルはノー
ドＮ９が高レベルから低レベルへと変化したときもノー
ドＮ６が低レベルのままであるため変化せず高レベルの
ままである。

【００３７】次に同期信号ＳＹＮが低レベルに変化した
時（Ｔ１４の状態）、ノードＮ６はインバータＩＶ１に
より高レベル、ノードＮ９はノードＮ８のレベルにかか
わらずは高レベル１、ノードＮ７はノードＮ６とノード
Ｎ９が共に高レベルになるため低レベルとなる。また遅
延素子Ｄ２によってノードＮ７のレベルがノードＮ８に
伝達された時もノードＮ８が低レベルと変化しないため
ノードＮ９は高レベルのままである。即ち前述したＴ１
１と同じ状態である。

【００３８】以上のように周期２０ｎｓでデューティ比
が８５％の同期信号ＳＹＮに対してパルス発生回路５１
ａの出力ノードＮ９は同期信号ＳＹＮに対して信号の立
ち上がり時のみを遅延素子Ｄ２によって遅らせ、かつ反
転させたパルスを発生する。そして、演算回路５２ａで
は同期信号ＳＹＮとパルス発生回路５１の出力の遅延パ
ルスとのＡＮＤ論理をとることにより、同期信号ＳＹＮ
の活性化レベルの前縁から遅延素子Ｄ２による遅延時間
ｔｄ（５ｎｓ）分だけ活性化レベル（高レベル）となる
パワーセーブ信号ＰＳａが得られる。

【００３９】この実施例においても、第１の実施例と同
様の効果が得られる。

【００４０】なお、上述の実施例では、同期信号及びパ
ワーセーブ信号の活性化レベルが異なる場合にも本発明
は適用でき、この場合にも、若干の構成は異なるものの
（例えばインバータの付加等）、基本的な回路構成は同
様であり、また、上述の実施例の変形（例えば論理ゲー
トのＮＯＲ型への置き換え等）もありうる。

【００４１】

【発明の効果】以上説明したように本発明は、パワーセ
ーブ回路を、同期信号の前縁のみが所定の時間遅延した
遅延パルスを発生するパルス発生回路と、遅延パルスと
同期信号とから、この同期信号の前縁からこの遅延パル
スの前縁の遅延時間相当分の時間活性化レベルとなるパ
ワーセーブ信号を発生する演算回路とを備える回路とす
ることにより、このパワーセーブ信号の活性化レベルの
期間をセンス増幅回路の動作時間に適合させることがで
きるのでデータの誤読出しの発生を防止することがで
き、同期信号とパワーセーブ信号の活性化レベルの前縁
が一致したいるので高速動作が可能であり、同期信号の
活性化レベルの期間に対しパワーセーブ信号ＰＳの活性
化レベルの期間を短かくすることができるので、その分
センス増幅回路による消費電力が少なくなり、全体の消
費電力を低減することができ、しかも同期信号のデュー
ティ比とは無関係にパワーセーブ信号の活性化レベルの
時間やデューティ比を定めることができるので、適用範
囲を拡大することができる効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】図１に示された実施例の動作を説明するための
各部信号のタイミングチャートである。

【図３】本発明の第２の実施例を示す回路図である。

【図４】図３に示された実施例の動作を説明するための
各部信号のタイミングチャートである。

【図５】従来の半導体記憶装置の一例を示すブロック図
である。

【図６】図５に示された半導体記憶装置のパワーセーブ
回路の具体例を示す回路図である。

【図７】図６に示されたパワーセーブ回路を含む半導体
記憶装置の動作を説明するための各部信号の第１の例の
タイミングチャートである。

【図８】図６に示されたパワーセーブ回路を含む半導体
記憶装置の動作を説明するための各部信号の第２の例の
タイミングチャートである。

【符号の説明】

１ メモリセルアレイ ２ アドレス選択回路 ３ センス増幅回路 ４ 出力ラッチ回路 ５，５ａ，５ｘ パワーセーブ回路 ５１，５１ａ パルス発生回路 ５２，５２ａ 演算回路 Ｄ１〜Ｄ３ 遅延素子 Ｇ１〜Ｇ５ 論理ゲート ＩＶ１〜ＩＶ３ インバータ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 指定されたアドレスの記憶データを読み
   出すメモリセルアレイと、パワーセーブ信号の活性化レ
   ベルに応答して活性化し前記メモリセルアレイから読出
   されたデータを検知して増幅し出力するセンス増幅回路
   と、同期信号の前縁から所定の時間活性化レベルとなる
   前記パワーセーブ信号を発生するパワーセーブ回路とを
   有することを特徴とする半導体記憶装置。
2. 【請求項２】 パワーセーブ回路を、同期信号の前縁の
   みが所定の時間遅延した遅延パルスを発生するパルス発
   生回路と、前記遅延パルスと前記同期信号とから、この
   同期信号の前縁から前記遅延パルスの前縁の遅延時間相
   当分の時間活性化レベルとなるパワーセーブ信号を発生
   する演算回路とを備える回路とした請求項１記載の半導
   体記憶装置。
3. 【請求項３】 同期信号の前縁を高レベルから低レベル
   への変化点とし、パルス発生回路を、前記同期信号をレ
   ベル反転する第１のインバータと、このインバータの出
   力信号を第１の入力端に受ける２入力ＮＡＮＤ型の第１
   の論理ゲートと、この第１の論理ゲートの出力信号及び
   前記同期信号を第１及び第２の入力端それぞれに対応し
   て受ける２入力ＮＡＮＤ型の第２の論理ゲートと、この
   第２の論理ゲートの出力信号を所定の時間遅延させて前
   記第１の論理ゲートの第２の入力端に供給する遅延素子
   とを含み前記第１の論理ゲートの出力端から遅延パルス
   を出力する回路とし、演算回路を、前記同期信号をレベ
   ル反転する第２のインバータと、この第２のインバータ
   の出力信号及び前記遅延パルスを第１及び第２の入力端
   それぞれに対応して受けて低レベルが活性化レベルのパ
   ワーセーブ信号を出力する２入力ＮＡＮＤ型の第３の論
   理ゲートとを含む回路とした請求項２記載の半導体記憶
   装置。
4. 【請求項４】 同期信号の前縁を低レベルから高レベル
   への変化点とし、パルス発生回路を、前記同期信号をレ
   ベル反転するインバータと、このインバータの出力信号
   を第１の入力端に受ける２入力ＮＡＮＤ型の第１の論理
   ゲートと、この第１の論理ゲートの出力信号を所定の時
   間遅延させる遅延素子と、この遅延素子の出力信号及び
   前記同期信号を第１及び第２の入力端それぞれに対応し
   て受け遅延パルスを出力すると共に前記第１の論理ゲー
   トの第２の入力端に供給する２入力ＮＡＮＤ型の第２の
   論理ゲートとを含む回路とし、演算回路を、前記同期信
   号及び遅延パルスを第１及び第２の入力端それぞれに対
   応して受け高レベルが活性化レベルのパワーセーブ信号
   を出力する２入力ＮＡＮＤ型の第３の論理ゲートを含む
   回路とした請求項２記載の半導体記憶装置。