JPH07320486A - 低い電源電圧で作動するメモリ用のラインデコーダ回路 - Google Patents

Abstract

(57)【要約】 【目的】 低い電源電圧で作動するメモリ用のラインデ
コーダ回路。 【構成】 低い電源電圧で作動可能なラインデコーダ回
路。入力端子とインバータとの間に選択トランジスタが
直列接続されており、インバータの出力が出力端子に接
続されている。インバータは、直列に接続された２個の
トランジスタ、それぞれＰ型トランジスタとＮ型トラン
ジスタで構成されている。第１のトランジスタの制御ゲ
ートは選択トランジスタに接続され、一方第２のトラン
ジスタの制御ゲートが入力端子に接続されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は低い電源電圧で作動する
メモリ用のラインデコーダ集積回路に関するものであ
る。

【０００２】

【従来の技術】この種の回路は特にマトリクス状に配列
されたメモリーラインの選択(selection) と非選択(des
election) のために使用される。「選択」または「非選
択」という用語はこのラインにある電圧を印加すること
を意味するものと理解される。正しくは、これは論理１
または論理０で表される２進数の状態を意味する。実際
には、ラインの選択はそれを所定の正の電位（論理１）
とすることであり、非選択とはそれをグラウンド電位
（論理０）にすることであると、理解されるのが普通で
ある。しかしながら、正の電位の値は、ラインが、状態
の読み出しのために選択されるのか、あるいは状態の書
き込みのために選択されるのかによって変化することが
ある。

【０００３】メモリは通常数千のラインで構成されてい
る。これらのメモリのあるセルを選択しようとする場
合、ワードラインとビットラインが選択され、これらの
ラインの交差する所がそのセルに相当する。例えばメモ
リが全部で2048のラインを有する場合に、これらのライ
ンは、例えばＡ１０〜Ａ０と表わされる11ビットのワー
ドアドレスによってアドレスすることができる。これら
のラインへの迅速なアクセスを容易にするために、メモ
リは通常、ラインのブロックに分割されている。あるラ
インにアクセスしなければならない場合、最初にこのラ
インを含むブロックにアクセスがなされる。例えば2048
のラインを有するメモリは、256 のラインの８個のブロ
ックに分割することができる。

【０００４】選択または非選択されるラインのアドレス
の解読を容易にするために、これらのブロックをさらに
サブブロックなどに分けることができる。例えば、ビッ
トＡ１０〜Ａ８を表す変数Ｍ、ビットＡ７〜Ａ４を表す
変数Ｌ、およびビットＡ３〜Ａ０を表す変数Ｐを定義す
ることができる。このようにして、選択しようとするラ
インにアクセスするのにかかる時間が短縮されることが
わかる。

【０００５】変数Ｍは３ビットなので、メモリのライン
は、Ｍがとることのできる８個の値（Ｍ０〜Ｍ７）に対
応する256 ラインずつの８個のブロックにグループ分け
することができる。同様に、変数Ｌは４ビットなので、
Ｌの取りうる16個の値（Ｌ０〜Ｌ１５）によって、８個
のブロックそれぞれについて各16ラインを含む16のサブ
ブロックを決定することが可能となる。最後に、Ｐが取
りうる16個の値（Ｐ０〜Ｐ１５）を用いてサブブロック
の16ラインを決定することができる。つまり、それぞれ
のラインは３個の変数Ｍ、Ｌ、Ｐの３個の値に対応す
る。

【０００６】ラインは一般に長いので、ラインのうちの
一部のみを選択しようとする場合もある。これによっ
て、セルにアクセスするのに必要な時間を延ばす容量効
果に対抗する手段をとることができる。例えばラインを
２つのセクタに分割する。その場合、２つの値Ｎ０とＮ
１のうちの１つをとるビットに相当する追加のセクター
変数Ｎを決定するだけでよい。つまり、2048のラインに
相当する4096のハーフラインがコードされよう。実際に
は、メモリのラインデコーダはメモリアレイの中央に配
置されており、右側セクタおよび左側セクタ、または上
側セクタおよび下側セクタを規定している。

【０００７】従来技術において、知られているタイプの
ラインデコーダ回路がある。このタイプのラインデコー
ダ回路は、それぞれのラインについて、一般的には数個
の入力を有するＮＡＮＤゲートからの２進数の選択信号
を受信するための入力端子を備えている。上記のような
構成においては、例えば所定のブロック、サブブロック
およびセクタを規定する三つ組の変数の値（Ｎ、Ｍ、
Ｌ）に対応した３つの入力を有するＮＡＮＤゲートが使
用されよう。つまり、１個のＮＡＮＤゲートが所定のセ
クター中の所定のサブブロックの16ラインに接続されよ
う。ブロックあたり16個のＮＡＮＤゲートが存在し、セ
クタについて128 個のＮＡＮＤゲートがあり、メモリ全
体について256 個のＮＡＮＤゲートがある。所定のセク
ターの所定のサブブロックについて、これら16ラインは
それぞれ変数Ｐの値（Ｐ０〜Ｐ１５）によって定義され
る。

【０００８】所定のラインについて、入力端子がこの入
力端子とインバータとの間の選択トランジスタに接続さ
れており、このラインデコーダによって選択または非選
択されるラインにインバータの出力が接続されている。
選択トランジスタは、例えばＮ型トランジスタである。
そのドレインが入力端子に接続されている。このトラン
ジスタの制御ゲートは選択電圧端子に接続されており、
そのソースはインバータの入力に接続されている。この
インバータは２つのトランジスタを有し、それらはそれ
ぞれ、ラインの電源端子とグラウンド端子との間に直列
に接続されたＰ型とＮ型のトランジスタである。互いに
接続された２個のトランジスタのドレインによって構成
されているインバータの出力は、デコーダに結合される
ラインに接続されている。ラインの電源端子は、そのラ
インが選択される時にラインで必要となる電圧、つまり
読み出し電圧または書き込み電圧あるいはその他任意の
電圧を与える。ラインの電源端子は従って、選択の論理
レベル１に相当する電位を与える。非選択の論理レベル
０に相当する電位はグラウンド端子によって与えられ
る。ラインの電源電圧の強さは、そのラインが構成する
メモリを作製するのに使用された技術によって変わる。

【０００９】互いに接続された２つのトランジスタの制
御ゲートによって形成されるインバータの入力は、さら
にＰ型トランジスタのドレインにも接続されており、そ
のＰ型トランジスタのソースはラインの電源端子に接続
され、その制御ゲートはインバータの出力に接続されて
いる。例えば変数（Ｎ、Ｍ、Ｌ、Ｐ）の４個の値（Na、
Mb、Lc、Pd）に相当するラインを考える。ここで、ａは
０〜２の整数、ｂは０〜７の整数、ｃとｄは０〜15の整
数とする。

【００１０】もしこのラインを選択し、その電位をライ
ンの電源端子の電位にしたい場合には、４個の値Na、M
b、Lc、およびPdに相当する12ビットについてアドレス
ビットを形成するだけでよい。それにより、ラインデコ
ーダ回路に与えられた変数Ｎ、Ｍ、Ｌ、Ｐに対応する信
号が論理状態１となる。そのとき、選択トランジスタは
オンであって、ＮＡＮＤゲートの出力は論理状態０（実
際にはグラウンド電位）である。このようにしてインバ
ータは、そのＰ型トランジスタによってラインを所望の
電位とする。

【００１１】ラインを非選択にする場合には、変数Ｎ、
Ｍ、ＬまたはＰの値の１つが異なりさえすればよい。そ
うすればこの変数に対応する信号が論理状態０になる。
その場合、問題のラインが、インバータのＮ型トランジ
スタによってグラウンドに接続される。実際には、メモ
リの全てのラインの非選択に関して変数Ｎ、Ｍ、Ｌ、Ｐ
の４個の値を指定することが可能である。つまり、形成
されたアドレスを変化させることによってラインを非選
択にしても、新しいアドレスに相当する別のラインが選
択されることはない。さらに、実行しようとする操作が
選択か非選択かを決定するような値を有するアドレスビ
ットを追加することもできる。

【００１２】メモリーアレイのセルのテストを可能にす
るために通常用いられる方法は、選択トランジスタと直
列にＮ型の絶縁トランジスタを付け加えるというもので
ある。このトランジスタの制御ゲートはラインの電源端
子に接続される。つまりテスト中、ラインの電源電圧
は、ＮＡＮＤゲートの正の電源とこの電源を短絡させる
危険をおかさずに低下させられる。実際、ある種の不揮
発性メモリのセルでは例えば10ボルトという高い制御電
圧が必要である。従ってライン上に存在する可能性のあ
るラインの電源電圧と選択電圧との間に区別がなされ
る。例えばＮＡＮＤゲートのような論理回路は５ボルト
程度の電圧で給電される。

【００１３】この種の回路には低い入力電圧では正しく
作動しないという欠点がある。例えば３ボルト程度の低
い選択電圧の製品の必要性が高まっている。上記のよう
なタイプのデコーダでは、選択トランジスタの存在によ
って、入力端子とインバータの入力との間に、このトラ
ンジスタの閾値電圧に起因する損失が生じる。選択トラ
ンジスタがエンハンスメント型のトランジスタである場
合には、その閾値電圧は基板効果によって１ボルト程度
か、またはそれ以上となる。従ってインバータのＮ型ト
ランジスタの制御に問題が生じる。ラインの非選択の時
間が大幅に増加する。インバータのＮ型トランジスタの
制御が不可能となることもある。

【００１４】ネイティブまたはナチュラルトランジスタ
として知られる不純物の注入を行わない選択トランジス
タを使用することも考えられる。このタイプのトランジ
スタの閾値電圧は低く、0.1 〜0.4 ボルト程度である。
しかしながら、この方法では、この種の技術を保証する
ための操作が必要となり、これは特に冗長でコストのか
かる操作である。ポンピングによって選択電圧を上げよ
うとする試みも可能である。この方法には余計な回路が
必要となるという欠点がある。それによって必要な空
間、電力消費および信頼性の点での損失が生じる。

【００１５】

【発明が解決しようとする課題】上記の事柄を鑑みて、
本発明の目的は、低い選択電圧で、この低い選択電圧の
ポンピングを行わずに動作可能なラインデコーダ回路を
提供することにある。

【００１６】

【課題を解決するための手段】本発明の装置では、上記
のようなタイプのラインデコーダの構成を、出力インバ
ータのＮ型トランジスタを回路の入力端子と接続するこ
とによって変更する。このようにして選択トランジスタ
に起因するインバータのＮ型トランジスタの制御電圧の
低下を防ぐことができることがわかる。従ってこのトラ
ンジスタは比較的低い（ただしこのトランジスタの閾値
電圧よりも高い）選択電圧によって制御される。

【００１７】

【作用】本発明に従うと、２進数の選択信号を受信する
ための入力端子と、２進数のライン信号を出力するため
の出力端子と、１つ以上の基本電圧、選択電圧、ライン
の電源電圧および制御電圧のそれぞれを与えるための複
数の基準端子と、入力端子と出力端子との間に直列に接
続された１個以上の選択トランジスタと、ラインの電源
基準端子と基本基準端子との間にそれぞれ直列に接続さ
れた第１のＰ型トランジスタと第１のＮ型トランジスタ
を有し、第１のＰ型トランジスタの制御ゲートが、第１
に第２のＰ型トランジスタのドレインに、第２に選択ト
ランジスタに接続され、第２のＰ型トランジスタのソー
スがラインの電源基準端子に、制御ゲートが制御基準端
子に接続されているインバータと、インバータの中間点
に接続された出力端子とを備え、前記入力端子が、イン
バータの第１のＮ型トランジスタの制御ゲートに接続さ
れているラインデコーダ回路を有することを特徴とする
集積回路によって上記の目的が達成される。

【００１８】好ましい形態では、この回路の出力端子は
第２のＮ型トランジスタのドレインに接続されており、
第２のＮ型トランジスタのソースは基本基準端子に接続
され、その制御ゲートはインバータの出力に接続され、
インバータの入力は選択基準端子に接続されている。以
下添付した図面を参照して行う好ましい実施例の説明に
より、本発明のその他の特徴と利点が明らかになろう。
この記載は単に具体的な表示のためのもので、本発明の
範囲を限定するものではない。

【００１９】

【実施例】図１は、デコーダ回路200〜215を有する集積
回路１を示している。回路200〜215は並列配置された点
線の四角形で示されている。明確にのするために、回路
200〜215全部は示されていない。先に述べたメモリの構
成例によれば、これらの回路は所定のサブブロックおよ
びセクタに属する16ラインに対応している。ここで考え
る例では、これら16のデコーダ回路の入力は、数個の入
力（例として述べる構造では３つの入力）を有するＮＡ
ＮＤゲート17の出力に接続されている。

【００２０】以下、１つの回路200 に限って説明を行
う。デコーダ回路200〜215は構造的に同一であることが
理解される。デコーダ回路200は： −２進数の選択信号を受信する入力端子３； −２進数のライン信号を出力する出力端子４； −１つ以上の基本電圧、選択電圧、ラインの電源電圧お
よび制御電圧をそれぞれ与える基準端子５、６、７、８
を備えている。入力端子で受信される選択信号は、３つ
の入力を有するＮＡＮＤゲート17の出力によって与えら
れる。従来の技術で見てきたように、ＮＡＮＤゲート17
の出力における信号の論理状態が０の時に、ラインが選
択される。

【００２１】出力端子４はデコーダ回路200と結合され
たラインに接続されている。実際には、グラウンドに接
続された基本基準端子５が使用される。しかしながら数
個の基本基準端子を使用することも可能である。以下で
は、前者に焦点を当てて説明を行う。選択電圧は、実際
に回路１に給電されるの正の電圧であって、比較的低い
３ボルト程度の電圧であるか、またはグラウンド電位に
等しい。選択端子が回路１へ給電する正の電位にある場
合、これは「選択」に相当する。選択端子がグラウンド
電位にある場合、これは「非選択」に相当する。

【００２２】２進数の選択信号は、３ボルトという値が
論理状態１を示し、グラウンド電位が論理状態０を示す
ものと仮定する。ラインの電源電圧と正の選択電圧（選
択に相当する）は通常異なるものである。ラインの電源
電圧は、例えば不揮発性メモリのために、通常選択電圧
よりも高い。しかしながら、例えばメモリーセルの特性
に関するテストのシーケンスのためにはこれより低くて
もよい。制御電圧は、実際、ラインの電源電圧よりもわ
ずかに低い。例えばラインの電圧を12ボルト程度と仮定
すると、制御電圧の値は10ボルト程度となろう。２進数
のライン信号は、選択の場合にはラインの電源電圧の値
をとる。また、非選択の場合には基本基準端子５の電位
の値をとる。

【００２３】回路200 はさらに、入力端子３と出力端子
４の間に直列に接続された１個または複数の選択トラン
ジスタ９を有する。ここで選択された具体例では、ただ
１個の選択トランジスタを使用する。この選択トランジ
スタ９の制御ゲートは選択端子６に接続されている。こ
の選択トランジスタ９は、第１にその制御ゲートに印加
される電圧の値に応じて、第２には２進数の選択信号に
応じて、デコーダ回路200 に結合されているラインの選
択または非選択を可能にする。

【００２４】第１の実施例では、選択トランジスタ９の
ドレインは入力端子３に接続される。ラインデコーダ回
路200 はさらにインバータ10を備える。このインバータ
10は第１のＰ型トランジスタ11と第１のＮ型トランジス
タ12を備えている。このＰ型トランジスタ11とＮ型トラ
ンジスタ12は、ラインの電源端子７と基本基準端子５と
の間で直列に接続されている。

【００２５】２個のトランジスタの直列接続は、それら
のアクティブ領域による接続であって、つまりドライン
からドレインまたはドレインからソースへの接続であ
る。このように、インバータ10ではＰ型トランジスタ11
およびＮ型トランジスタ12それらぞれのドレインが接続
されており、これがインバータ10の出力を形成してい
る。Ｐ型トランジスタ11のソースはラインの電源端子７
に接続されており、Ｎ型トランジスタ12のソースが基本
基準端子５に接続されている。

【００２６】Ｐ型トランジスタ11の制御ゲートは、第１
に選択トランジスタ９のソースに接続され、第２に、第
２のＰ型トランジスタ13のドレインに接続されている。
この第２のＰ型トランジスタ13のソースはラインの電源
端子７に接続されて、その制御ゲートは制御端子８に接
続されている。第１のＮ型トランジスタ12の制御ゲート
は入力端子３に接続されている。論理レベル０（グラウ
ンド電圧）の２進数選択信号と、論理レベル１（ここで
選択した例では３ボルト）に相当する選択信号とを与え
ることによって、ラインが選択される。その場合、イン
バータのＮ型トランジスタ12はオフで、選択トランジス
タ９がオンである。そしてインバータ10のＰ型トランジ
スタ11がオンであり、出力端子４をラインの電源に接続
する。

【００２７】非選択は、論理レベル１の２進数選択信号
と論理レベル０の選択電圧を与えることによって行う。
従って、インバータ10のＮ型トランジスタ12がオンとな
り、出力端子４をグラウンドに接続する。さらに、この
時選択トランジスタ９はオフである。第２のＰ型トラン
ジスタ13が、第１のＰ型トランジスタ11の制御ゲートを
選択端子７に接続する。これによってトランジスタ11が
オフにされる。

【００２８】この構成は改良が可能である。実際： −ラインを選択するときに、２進数の選択信号が論理レ
ベル０のままの状態で、選択電圧が論理レベル０となる
ならば、浮遊出力が存在する； −上記の操作モードでは、第２のＰ型トランジスタ13が
常にオンであって、そのため、電力消費を制限するため
に抵抗トランジスタを備える必要がある； −最後に、第２のＰ型トランジスタ13がオンで、ソース
が論理レベル１（３ボルト）の選択電圧端子に接続され
ている導電性のＰ型トランジスタに、入力端子３自体が
接続されているならば、例えばメモリーセルのテストを
行うためにラインの電源電圧が低下した場合、ラインの
電源電圧端子と選択電圧端子の間には、もはや如何なる
絶縁も存在しない。これは、従来技術の記載に明記した
ように、入力端子３がプラスに給電されているＮＡＮＤ
ゲート17の出力に接続されている場合に起こり得る。

【００２９】これらの欠点は図２に示す方法によって解
決される。第１の欠点は、出力端子４を第２のＮ型トラ
ンジスタ14に接続することによって解決される。この第
２のＮ型トランジスタ14のソースは基本基準端子５に接
続されて、その制御ゲートはインバータ15の出力に接続
されており、インバータ15の入力は選択端子６に接続さ
れている。多数の選択トランジスタが存在するならば、
当然、それぞれ１個の選択トランジスタ対応した同じ数
のＮ型トランジスタを出力に付加する。本発明による構
造は、従来技術によるデコーダより大きくなることはほ
とんどない（選択トランジスタを使用する場合にはトラ
ンジスタが１個追加される）。本発明のデコーダ回路は
従って、１個のラインの幅に収めることができる。

【００３０】第２の欠点は、第２のＰ型トランジスタ13
の制御ゲートを、出力端子４に接続することによって解
決される。従って、制御電圧は出力端子４における電圧
に等しい。つまりトランジスタ13は、ラインの状態が変
化する間の過渡的な状態でのみ電力を消費する。この方
法は機能的な観点からは満足できるものであるが、実施
が困難である可能性がある。これはラインの厚さが、例
えば1.7 μｍと薄いためである。従って、このループ接
続の作製は簡単なものではない。

【００３１】第３の欠点に関しては、選択トランジスタ
９と絶縁トランジスタとを直列接続することによって解
決される。例えば入力端子３と選択トランジスタ９のド
レインとの間にＮ型トランジスタ16を接続する。Ｎ型ト
ランジスタ12の制御ゲートから入力端子３への接続はこ
の絶縁トランジスタよりも上流で行われ、絶縁トランジ
スタ16と選択トランジスタ９との間では行わないのが好
ましい。このようにして、絶縁トランジスタ16はインバ
ータ10のＮ型トランジスタ12の作動を妨害することはな
くなる。次に選択トランジスタ９のドレインを絶縁トラ
ンジスタ16のソースに接続し、絶縁トランジスタ16のド
レインを入力端子３に接続する。絶縁トランジスタ16の
制御ゲートはラインの電源端子７に接続される。従って
当然、入力端子３と選択トランジスタ９のドレインとの
接続は遮断される。

【００３２】絶縁トランジスタ16の存在によって、危険
をおかさず意図的にラインの電源電圧を低下させること
ができる。ラインの電源電圧を低下させることによって
メモリーセルの特性を決定することが可能となる。実
際、この絶縁トランジスタは最終的な調整を行う段階で
使用される。しかしながら、これを除去するには新規な
製造マスクを作製してさらにその他の確認操作を行わな
ければならないので、使用段階までずっと残しておく。
絶縁トランジスタがある場合に得られる特性と、同じ特
性が得られない危険がある。

【００３３】以上示したように、本発明は、エンハンス
メント型の技術しか使用できない場合でも、低い選択電
圧での動作を可能にするものである。当然本発明は、ネ
イティブまたはナチュラル型のトランジスタを使用して
も同様に有望である。いずれの場合も、インバータ10の
Ｎ型トランジスタ12の制御ゲートが入力端子３に接続さ
れているならば、非選択時間はさらに短くなろう。

【図面の簡単な説明】

【図１】本発明の基本回路の電気回路図を示す。

【図２】本発明による好ましい具体例を示す。

【符号の説明】 １ 集積回路 ３ 入力端子 ４ 出力端子 ５ 基本基準端子 ６ 選択端子 ７ ラインの電源端子 ８ 制御端子 ９ 選択トランジスタ 10 インバータ 11 第１のＰ型トランジスタ 12 第１のＮ型トランジスタ 13 第２のＰ型トランジスタ 14 第２のＮ型トランジスタ 15 インバータ 16 絶縁トランジスタ 17 ＮＡＮＤゲート 200 、215 デコーダ回路

Claims (9)

【特許請求の範囲】
1. 【請求項１】 −２進数の選択信号を受信するための入
   力端子と、 −２進数のライン信号を出力するための出力端子と、 −１つ以上の基本電圧、選択電圧、ラインの電源電圧お
   よび制御電圧のそれぞれを与えるための複数の基準端子
   と、 −入力端子と出力端子との間に直列に接続された１個以
   上の選択トランジスタと、 −ラインの電源基準端子と基本基準端子との間にそれぞ
   れ直列に接続された第１のＰ型トランジスタと第１のＮ
   型トランジスタを有し、第１のＰ型トランジスタの制御
   ゲートが、第１に第２のＰ型トランジスタのドレイン
   に、第２に選択トランジスタに接続され、第２のＰ型ト
   ランジスタのソースがラインの電源基準端子に、制御ゲ
   ートが制御基準端子に接続されているインバータと、 −インバータの中間点に接続された出力端子とを備え、 −前記入力端子が、インバータの第１のＮ型トランジス
   タの制御ゲートに接続されているラインデコーダ回路を
   有することを特徴とする集積回路。
2. 【請求項２】 出力端子が、第２のＮ型トランジスタの
   ドレインに接続されており、第２のＮ型トランジスタの
   ソースが基本基準端子に、制御ゲートがインバータの出
   力に接続されており、インバータの入力が選択基準端子
   に接続されていることを特徴とする請求項１に記載の集
   積回路。
3. 【請求項３】 選択トランジスタが、Ｎ型トランジスタ
   であることを特徴とする請求項１または２に記載の集積
   回路。
4. 【請求項４】 選択トランジスタが、エンハンスメント
   型のトランジスタであることを特徴とする請求項３に記
   載の集積回路。
5. 【請求項５】 ラインデコーダ回路が、入力端子と出力
   端子の間で選択トランジスタと直列に接続されている１
   個以上の絶縁トランジスタを有することを特徴とする請
   求項１〜４のいずれか一項に記載の集積回路。
6. 【請求項６】 絶縁トランジスタが、Ｎ型トランジスタ
   であることを特徴とする請求項５に記載の集積回路。
7. 【請求項７】 絶縁トランジスタが、エンハンスメント
   型のトランジスタであることを特徴とする請求項６に記
   載の集積回路。
8. 【請求項８】 入力端子が、複数の入力を有するＮＡＮ
   Ｄ論理ゲートの出力に接続されていることを特徴とする
   請求項１〜７のいずれか一項に記載の集積回路。
9. 【請求項９】 第２のＰ型トランジスタの制御ゲート
   が、出力端子に接続されていることを特徴とする請求項
   １〜８のいずれか一項に記載の集積回路。