JPH07321327A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH07321327A JPH07321327A JP11110894A JP11110894A JPH07321327A JP H07321327 A JPH07321327 A JP H07321327A JP 11110894 A JP11110894 A JP 11110894A JP 11110894 A JP11110894 A JP 11110894A JP H07321327 A JPH07321327 A JP H07321327A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- semiconductor layer
- insulator
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 132
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000010410 layer Substances 0.000 claims abstract description 300
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 26
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 25
- 239000002344 surface layer Substances 0.000 claims abstract description 9
- 239000012212 insulator Substances 0.000 claims description 53
- 238000009413 insulation Methods 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 4
- 238000005304 joining Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 49
- 229920005591 polysilicon Polymers 0.000 abstract description 47
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 23
- 229910052710 silicon Inorganic materials 0.000 abstract description 23
- 239000010703 silicon Substances 0.000 abstract description 23
- 238000000034 method Methods 0.000 abstract description 21
- 238000002955 isolation Methods 0.000 abstract description 11
- 238000000926 separation method Methods 0.000 abstract 1
- 239000011229 interlayer Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 ＳＯＩ構造にサリサイド技術を適用した場合
の抵抗体の抵抗率を高抵抗に維持し、しかも抵抗体の膜
厚をＳＯＩ層の膜厚とは独立して設定可能とする。 【構成】 シリコン基板１上に、埋め込み酸化膜２を介
し、シリコン層（ＳＯＩ）層３およびＳＯＩ層３を絶縁
分離する素子分離領域４が形成され、ＳＯＩ層３にＭＯ
ＳＦＥＴが形成される。素子分離領域４上には抵抗体と
なるポリシリコン層５が形成され、さらにこのポリシリ
コン層５上の所定領域を覆ってマスク層をなすポリシリ
コン層７が形成される。そして、マスク層にて覆われて
いないポリシリコン層５の少なくとも表面層がシリサイ
ド化されたシリサイド層として形成され、ポリシリコン
層５のうちマスク層下部の領域がシリサイド化されてい
ない抵抗層として構成される。
の抵抗体の抵抗率を高抵抗に維持し、しかも抵抗体の膜
厚をＳＯＩ層の膜厚とは独立して設定可能とする。 【構成】 シリコン基板１上に、埋め込み酸化膜２を介
し、シリコン層（ＳＯＩ）層３およびＳＯＩ層３を絶縁
分離する素子分離領域４が形成され、ＳＯＩ層３にＭＯ
ＳＦＥＴが形成される。素子分離領域４上には抵抗体と
なるポリシリコン層５が形成され、さらにこのポリシリ
コン層５上の所定領域を覆ってマスク層をなすポリシリ
コン層７が形成される。そして、マスク層にて覆われて
いないポリシリコン層５の少なくとも表面層がシリサイ
ド化されたシリサイド層として形成され、ポリシリコン
層５のうちマスク層下部の領域がシリサイド化されてい
ない抵抗層として構成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及び半導体装
置の製造方法に関し、特に抵抗体およびＭＯＳＦＥＴを
半導体基板に形成したものに関する。
置の製造方法に関し、特に抵抗体およびＭＯＳＦＥＴを
半導体基板に形成したものに関する。
【０００２】
【従来の技術】拡散層の抵抗値低減を目的として一般に
サリサイド（Self-Aligned-Silicide）と呼ばれる技術
がある。本技術は層間絶縁膜形成前に露出しているシリ
コン領域の表面のみに自己整合的にメタルシリコン化合
物（シリサイド）を形成してシリコン層の抵抗率を下げ
る技術である。サリサイド技術を適用する場合、シリコ
ン基板上に直接素子を形成する、いわゆるバルク型の素
子においては、抵抗体の表面がフィールド酸化膜で覆わ
れたウェル領域を抵抗として用いればシリサイドの影響
を受けないで所望の抵抗値を得ることができる。
サリサイド（Self-Aligned-Silicide）と呼ばれる技術
がある。本技術は層間絶縁膜形成前に露出しているシリ
コン領域の表面のみに自己整合的にメタルシリコン化合
物（シリサイド）を形成してシリコン層の抵抗率を下げ
る技術である。サリサイド技術を適用する場合、シリコ
ン基板上に直接素子を形成する、いわゆるバルク型の素
子においては、抵抗体の表面がフィールド酸化膜で覆わ
れたウェル領域を抵抗として用いればシリサイドの影響
を受けないで所望の抵抗値を得ることができる。
【０００３】ところが、半導体基板上に絶縁膜を介して
シリコン層を形成するＳＯＩ構造においては、抵抗体と
して用いるシリコン層は層間絶縁膜形成工程前において
通常その表面が露出した状態となるため、サリサイド技
術を適用すると抵抗体の表面にシリサイド層が形成され
てしまうので高抵抗を維持させる必要のある抵抗体の抵
抗値も低減してしまうという問題がある。
シリコン層を形成するＳＯＩ構造においては、抵抗体と
して用いるシリコン層は層間絶縁膜形成工程前において
通常その表面が露出した状態となるため、サリサイド技
術を適用すると抵抗体の表面にシリサイド層が形成され
てしまうので高抵抗を維持させる必要のある抵抗体の抵
抗値も低減してしまうという問題がある。
【０００４】そこで、かかる問題を解決するものとして
特開平４ー２４１４５２号公報に示す「半導体集積回
路」があり、その図３、図４に、ＭＯＳＦＥＴのゲート
電極として用いられるポリシリコンを、抵抗体の上部に
も形成するようにし、それをマスクとして表面にシリサ
イド層を形成して、抵抗体の高抵抗を維持するようにし
ている。
特開平４ー２４１４５２号公報に示す「半導体集積回
路」があり、その図３、図４に、ＭＯＳＦＥＴのゲート
電極として用いられるポリシリコンを、抵抗体の上部に
も形成するようにし、それをマスクとして表面にシリサ
イド層を形成して、抵抗体の高抵抗を維持するようにし
ている。
【０００５】
【発明が解決しようとする課題】上記のものにおいて
は、抵抗体を形成するＳＯＩ層の膜厚はＭＯＳＦＥＴの
活性層となるＳＯＩ層と同時に形成されるため、これと
同一となり、通常、この膜厚はＭＯＳＦＥＴのチャネル
領域が完全に空乏化される様に設定さるので、0.1μm
以下となる。
は、抵抗体を形成するＳＯＩ層の膜厚はＭＯＳＦＥＴの
活性層となるＳＯＩ層と同時に形成されるため、これと
同一となり、通常、この膜厚はＭＯＳＦＥＴのチャネル
領域が完全に空乏化される様に設定さるので、0.1μm
以下となる。
【０００６】この抵抗体を半導体集積回路のサージ等に
対する保護素子（上記公報の図５参照）として用いる
と、その膜厚が上述のように薄いため抵抗体を瞬間的に
通過する電流密度が高くなり、抵抗体が損傷してしまう
可能性がある。本発明は上記問題に鑑みたもので、抵抗
体の膜厚をＭＯＳＦＥＴの活性層となる半導体層の膜厚
とは独立して設定可能とし、上記問題を解決することを
目的とする。
対する保護素子（上記公報の図５参照）として用いる
と、その膜厚が上述のように薄いため抵抗体を瞬間的に
通過する電流密度が高くなり、抵抗体が損傷してしまう
可能性がある。本発明は上記問題に鑑みたもので、抵抗
体の膜厚をＭＯＳＦＥＴの活性層となる半導体層の膜厚
とは独立して設定可能とし、上記問題を解決することを
目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、第１の絶縁体層
と、該第１の絶縁体層上に形成されたＭＯＳＦＥＴと、
前記第１の絶縁体層上の前記ＭＯＳＦＥＴと異なる領域
に形成された第２の絶縁体層と、該第２の絶縁体層上に
形成され、抵抗体となる第１の半導体層と、該第１の半
導体層上の所定領域を覆って形成されたマスク層とを備
え、該マスク層にて覆われていない前記第１の半導体層
の少なくとも表面層がシリサイド化されたシリサイド層
として形成され、前記マスク層にて覆われた前記第１の
半導体層は、前記マスク層により前記シリサイド化され
ていない半導体層として構成されていることを特徴とし
ている。
め、請求項１に記載の発明においては、第１の絶縁体層
と、該第１の絶縁体層上に形成されたＭＯＳＦＥＴと、
前記第１の絶縁体層上の前記ＭＯＳＦＥＴと異なる領域
に形成された第２の絶縁体層と、該第２の絶縁体層上に
形成され、抵抗体となる第１の半導体層と、該第１の半
導体層上の所定領域を覆って形成されたマスク層とを備
え、該マスク層にて覆われていない前記第１の半導体層
の少なくとも表面層がシリサイド化されたシリサイド層
として形成され、前記マスク層にて覆われた前記第１の
半導体層は、前記マスク層により前記シリサイド化され
ていない半導体層として構成されていることを特徴とし
ている。
【０００８】請求項２に記載の発明においては、第１の
絶縁体層と、該第１の絶縁体層上に形成されたＭＯＳＦ
ＥＴと、該第１の絶縁体層上に、前記ＭＯＳＦＥＴの活
性層となる半導体層の膜厚より厚い膜厚にて形成され
た、抵抗体となる第１の半導体層と、該第１の半導体層
上の所定領域を覆って形成されたマスク層とを備え、該
マスク層にて覆われていない前記第１の半導体層の少な
くとも表面層がシリサイド化されたシリサイド層として
形成され、前記マスク層にて覆われた前記第１の半導体
層は、前記マスク層により前記シリサイド化されていな
い半導体層として構成されていることを特徴としてい
る。
絶縁体層と、該第１の絶縁体層上に形成されたＭＯＳＦ
ＥＴと、該第１の絶縁体層上に、前記ＭＯＳＦＥＴの活
性層となる半導体層の膜厚より厚い膜厚にて形成され
た、抵抗体となる第１の半導体層と、該第１の半導体層
上の所定領域を覆って形成されたマスク層とを備え、該
マスク層にて覆われていない前記第１の半導体層の少な
くとも表面層がシリサイド化されたシリサイド層として
形成され、前記マスク層にて覆われた前記第１の半導体
層は、前記マスク層により前記シリサイド化されていな
い半導体層として構成されていることを特徴としてい
る。
【０００９】請求項３に記載の発明では、請求項１又は
２に記載の発明において、前記マスク層は第２の半導体
層であり、該第２の半導体層の表面層に前記シリサイド
層が形成されていることを特徴としている。請求項４に
記載の発明では、請求項３に記載の発明において、前記
第２の半導体層の側面に側壁絶縁膜が形成されており、
前記第２の半導体層及び前記側壁絶縁膜を除いて前記第
１の半導体層に前記シリサイド層が形成されていること
を特徴としている。
２に記載の発明において、前記マスク層は第２の半導体
層であり、該第２の半導体層の表面層に前記シリサイド
層が形成されていることを特徴としている。請求項４に
記載の発明では、請求項３に記載の発明において、前記
第２の半導体層の側面に側壁絶縁膜が形成されており、
前記第２の半導体層及び前記側壁絶縁膜を除いて前記第
１の半導体層に前記シリサイド層が形成されていること
を特徴としている。
【００１０】請求項５に記載の発明においては、半導体
基板上に形成された絶縁体層と、該絶縁体層上に形成さ
れたＭＯＳＦＥＴと、前記半導体基板と前記絶縁体層の
間に形成され、抵抗体となる半導体層とを備え、前記Ｍ
ＯＳＦＥＴのソース、ドレイン領域表面がシリサイド化
されたシリサイド層として形成され、前記半導体層は、
前記第１の絶縁体層により前記シリサイド化されていな
い半導体層として構成されていることを特徴としてい
る。
基板上に形成された絶縁体層と、該絶縁体層上に形成さ
れたＭＯＳＦＥＴと、前記半導体基板と前記絶縁体層の
間に形成され、抵抗体となる半導体層とを備え、前記Ｍ
ＯＳＦＥＴのソース、ドレイン領域表面がシリサイド化
されたシリサイド層として形成され、前記半導体層は、
前記第１の絶縁体層により前記シリサイド化されていな
い半導体層として構成されていることを特徴としてい
る。
【００１１】請求項６に記載の発明においては、半導体
基板上に第１の絶縁体層を形成する工程と、前記第１の
絶縁体層上に第１の半導体層および該第１の半導体層を
絶縁分離する第２の絶縁体層を形成する工程と、前記第
１の半導体層にＭＯＳＦＥＴを形成する工程と、前記第
２の絶縁体層上に抵抗体となる第２の半導体層を形成す
る工程と、前記第２の半導体層上の所定領域を覆ってマ
スク層を形成する工程と、前記マスク層をマスクとして
少なくとも前記第２の半導体層をシリサイド化する工程
とを備えたことを特徴としている。
基板上に第１の絶縁体層を形成する工程と、前記第１の
絶縁体層上に第１の半導体層および該第１の半導体層を
絶縁分離する第２の絶縁体層を形成する工程と、前記第
１の半導体層にＭＯＳＦＥＴを形成する工程と、前記第
２の絶縁体層上に抵抗体となる第２の半導体層を形成す
る工程と、前記第２の半導体層上の所定領域を覆ってマ
スク層を形成する工程と、前記マスク層をマスクとして
少なくとも前記第２の半導体層をシリサイド化する工程
とを備えたことを特徴としている。
【００１２】請求項７に記載の発明においては、半導体
基板上に第１の絶縁体層を形成する工程と、前記第１の
絶縁体層上に第１の半導体層を形成する工程と、前記第
１の半導体層にＭＯＳＦＥＴを形成する工程と、前記第
１の絶縁体層上に、前記ＭＯＳＦＥＴの活性層となる半
導体層の膜厚より厚い膜厚にて抵抗体となる第２の半導
体層を形成する工程と、前記第２の半導体層上の所定領
域を覆ってマスク層を形成する工程と、前記マスク層を
マスクとして少なくとも前記第２の半導体層をシリサイ
ド化する工程とを備えたことを特徴としている。
基板上に第１の絶縁体層を形成する工程と、前記第１の
絶縁体層上に第１の半導体層を形成する工程と、前記第
１の半導体層にＭＯＳＦＥＴを形成する工程と、前記第
１の絶縁体層上に、前記ＭＯＳＦＥＴの活性層となる半
導体層の膜厚より厚い膜厚にて抵抗体となる第２の半導
体層を形成する工程と、前記第２の半導体層上の所定領
域を覆ってマスク層を形成する工程と、前記マスク層を
マスクとして少なくとも前記第２の半導体層をシリサイ
ド化する工程とを備えたことを特徴としている。
【００１３】請求項８に記載の発明においては、凸部を
有する第１の半導体基板上に絶縁体層を形成する工程
と、前記絶縁体層上に抵抗体となる半導体層を形成する
工程と、該半導体層が形成された前記絶縁体層上を平坦
化する工程と、該平坦化された面に対し第２の半導体基
板を貼り合わせ接合する工程と、前記半導体基板の裏面
から研磨して前記凸部と前記絶縁体層とで絶縁分離され
た素子領域を形成する工程と、該素子領域にＭＯＳＦＥ
Ｔを形成する工程と、この後に前記ＭＯＳＦＥＴのソー
ス、ドレイン領域表面をシリサイド化する工程とを備え
たことを特徴としている。
有する第１の半導体基板上に絶縁体層を形成する工程
と、前記絶縁体層上に抵抗体となる半導体層を形成する
工程と、該半導体層が形成された前記絶縁体層上を平坦
化する工程と、該平坦化された面に対し第２の半導体基
板を貼り合わせ接合する工程と、前記半導体基板の裏面
から研磨して前記凸部と前記絶縁体層とで絶縁分離され
た素子領域を形成する工程と、該素子領域にＭＯＳＦＥ
Ｔを形成する工程と、この後に前記ＭＯＳＦＥＴのソー
ス、ドレイン領域表面をシリサイド化する工程とを備え
たことを特徴としている。
【００１４】
【発明の作用効果】請求項１に記載の発明においては、
第１の絶縁体層上にＭＯＳＦＥＴと第２の絶縁体層が形
成される。この第２の絶縁体層上に抵抗体となる第１の
半導体層が形成され、さらに第１の半導体層上の所定領
域を覆ってマスク層が形成される。そして、マスク層に
て覆われていない第１の半導体層の少なくとも表面層が
シリサイド化されたシリサイド層として形成され、マス
ク層にて覆われた第１の半導体層が、マスク層によりシ
リサイド化されていない半導体層として構成される。
第１の絶縁体層上にＭＯＳＦＥＴと第２の絶縁体層が形
成される。この第２の絶縁体層上に抵抗体となる第１の
半導体層が形成され、さらに第１の半導体層上の所定領
域を覆ってマスク層が形成される。そして、マスク層に
て覆われていない第１の半導体層の少なくとも表面層が
シリサイド化されたシリサイド層として形成され、マス
ク層にて覆われた第１の半導体層が、マスク層によりシ
リサイド化されていない半導体層として構成される。
【００１５】従って、マスク層により第１の半導体層が
シリサイド化されないため、その抵抗値を維持させるこ
とができ、しかも抵抗体となる第１の半導体層がＭＯＳ
ＦＥＴの活性層となる半導体層と別々に形成されるた
め、その膜厚をＭＯＳＦＥＴの活性層となる半導体層の
膜厚とは独立して設定でき、適用対象に応じた所望の膜
厚による抵抗値設定を行うことができる。
シリサイド化されないため、その抵抗値を維持させるこ
とができ、しかも抵抗体となる第１の半導体層がＭＯＳ
ＦＥＴの活性層となる半導体層と別々に形成されるた
め、その膜厚をＭＯＳＦＥＴの活性層となる半導体層の
膜厚とは独立して設定でき、適用対象に応じた所望の膜
厚による抵抗値設定を行うことができる。
【００１６】請求項２に記載の発明においても、上記と
同様に、マスク層により第１の半導体層がシリサイド化
されないため、その抵抗値を維持させることができ、し
かも抵抗体となる第１の半導体層がＭＯＳＦＥＴの活性
層となる半導体層の膜厚より厚い膜厚にて構成されてい
るため、例えば抵抗体を半導体集積回路のサージ等に対
する保護素子として用いても、抵抗体をを瞬間的に通過
する電流密度を低くし、抵抗体を十分に機能させること
ができる。
同様に、マスク層により第１の半導体層がシリサイド化
されないため、その抵抗値を維持させることができ、し
かも抵抗体となる第１の半導体層がＭＯＳＦＥＴの活性
層となる半導体層の膜厚より厚い膜厚にて構成されてい
るため、例えば抵抗体を半導体集積回路のサージ等に対
する保護素子として用いても、抵抗体をを瞬間的に通過
する電流密度を低くし、抵抗体を十分に機能させること
ができる。
【００１７】また、請求項３に記載の発明のように、そ
のマスク層としては第２の半導体層を用いることがで
き、その場合には第２の半導体層の表面層にシリサイド
層が形成される。さらに、請求項４に記載の発明のよう
に、第２の半導体層の側面に側壁絶縁膜が形成された場
合には、第２の半導体層及び側壁絶縁膜を除いて第１の
半導体層にシリサイド層が形成される。
のマスク層としては第２の半導体層を用いることがで
き、その場合には第２の半導体層の表面層にシリサイド
層が形成される。さらに、請求項４に記載の発明のよう
に、第２の半導体層の側面に側壁絶縁膜が形成された場
合には、第２の半導体層及び側壁絶縁膜を除いて第１の
半導体層にシリサイド層が形成される。
【００１８】請求項５に記載の発明においては、半導体
基板上に形成された絶縁体層上に、ＭＯＳＦＥＴが形成
され、また半導体基板と絶縁体層の間には抵抗体となる
半導体層が形成される。そして、ＭＯＳＦＥＴのソー
ス、ドレイン領域表面がシリサイド化されたシリサイド
層として形成され、半導体基板と絶縁体層の間に形成さ
れたた抵抗体となる半導体層には、第１の絶縁体層によ
りシリサイド化されない半導体層となる。
基板上に形成された絶縁体層上に、ＭＯＳＦＥＴが形成
され、また半導体基板と絶縁体層の間には抵抗体となる
半導体層が形成される。そして、ＭＯＳＦＥＴのソー
ス、ドレイン領域表面がシリサイド化されたシリサイド
層として形成され、半導体基板と絶縁体層の間に形成さ
れたた抵抗体となる半導体層には、第１の絶縁体層によ
りシリサイド化されない半導体層となる。
【００１９】従って、この発明においても、抵抗体の抵
抗値を、シリサイド化に影響されずにその抵抗値を維持
させることができ、また半導体層の膜厚をＭＯＳＦＥＴ
の活性層となる半導体層と独立して設定することができ
る。請求項６に記載の発明においては、請求項１に記載
の半導体装置を、請求項７に記載の発明においては、請
求項２に記載の半導体装置を製造することができ、請求
項８に記載の発明においては、請求項５に記載の発明
を、基板の貼り合わせ技術を用いて製造することができ
る。
抗値を、シリサイド化に影響されずにその抵抗値を維持
させることができ、また半導体層の膜厚をＭＯＳＦＥＴ
の活性層となる半導体層と独立して設定することができ
る。請求項６に記載の発明においては、請求項１に記載
の半導体装置を、請求項７に記載の発明においては、請
求項２に記載の半導体装置を製造することができ、請求
項８に記載の発明においては、請求項５に記載の発明
を、基板の貼り合わせ技術を用いて製造することができ
る。
【００２０】
【実施例】図１に本発明の第１の実施例を示す。シリコ
ン基板１上に、埋め込み酸化膜２を介し、シリコン層
（ＳＯＩ層）３およびＳＯＩ層３を絶縁分離する素子分
離絶縁膜４が形成されている。この素子分離絶縁膜４の
上には、ｐｏｌｙ Ｓｉ（ポリシリコン）層５が形成さ
れるとともに、その上部に酸化膜６を介しポリシリコン
層７および側壁絶縁膜８が形成されている。また、その
上面には層間絶縁膜９が形成され、この層間絶縁膜９に
コンタクトホール１０を設けてそれぞれ配線１１が形成
されている。
ン基板１上に、埋め込み酸化膜２を介し、シリコン層
（ＳＯＩ層）３およびＳＯＩ層３を絶縁分離する素子分
離絶縁膜４が形成されている。この素子分離絶縁膜４の
上には、ｐｏｌｙ Ｓｉ（ポリシリコン）層５が形成さ
れるとともに、その上部に酸化膜６を介しポリシリコン
層７および側壁絶縁膜８が形成されている。また、その
上面には層間絶縁膜９が形成され、この層間絶縁膜９に
コンタクトホール１０を設けてそれぞれ配線１１が形成
されている。
【００２１】一方、ＳＯＩ層３にソース、ドレインが形
成されるとともに、ゲート酸化膜１３を介してゲート電
極１４が形成され、ＭＯＳＦＥＴが構成されている。こ
こで、上記ポリシリコン層５と配線１１との接続のため
の領域にはポリシリコン層７が除去されている。また、
ポリシリコン層７下部の、抵抗体として用いるシリコン
層５には所望の抵抗率を得るために適当な濃度の不純物
が添加されている。
成されるとともに、ゲート酸化膜１３を介してゲート電
極１４が形成され、ＭＯＳＦＥＴが構成されている。こ
こで、上記ポリシリコン層５と配線１１との接続のため
の領域にはポリシリコン層７が除去されている。また、
ポリシリコン層７下部の、抵抗体として用いるシリコン
層５には所望の抵抗率を得るために適当な濃度の不純物
が添加されている。
【００２２】本構造にサリサイド技術を適用すると、ポ
リシリコン層７の表面およびポリシリコン層５のうちポ
リシリコン層７が形成されていない部分の表面に対して
シリサイド層１２が形成される。この結果、ポリシリコ
ン層７下部の抵抗体を形成するポリシリコン層５はシリ
サイド化の影響を受けず、その抵抗率を所望の値に維持
することができる。すなわち、ポリシリコン層７は、ポ
リシリコン層５における抵抗体を形成する領域がシリサ
イド化されないようにするためのマスク層として機能す
る。
リシリコン層７の表面およびポリシリコン層５のうちポ
リシリコン層７が形成されていない部分の表面に対して
シリサイド層１２が形成される。この結果、ポリシリコ
ン層７下部の抵抗体を形成するポリシリコン層５はシリ
サイド化の影響を受けず、その抵抗率を所望の値に維持
することができる。すなわち、ポリシリコン層７は、ポ
リシリコン層５における抵抗体を形成する領域がシリサ
イド化されないようにするためのマスク層として機能す
る。
【００２３】また、そのシリサイド化によりＳＯＩ層３
に形成されるＭＯＳＦＥＴのソース、ドレイン領域の表
面にも図に示すようにシリサイド層が形成される。以下
図２（ａ）〜（ｃ）を用いて本構造の製造工程について
説明する。まず、図２（ａ）に示す様に、ＳＯＩ型Ｎチ
ャネルＭＯＳＦＥＴを形成するシリコン層３及び素子分
離絶縁膜４を公知の方法によりシリコン基板１上に埋め
込み酸化膜２を介して形成し、さらにシリコン層３の表
面に酸化膜３１を形成する。
に形成されるＭＯＳＦＥＴのソース、ドレイン領域の表
面にも図に示すようにシリサイド層が形成される。以下
図２（ａ）〜（ｃ）を用いて本構造の製造工程について
説明する。まず、図２（ａ）に示す様に、ＳＯＩ型Ｎチ
ャネルＭＯＳＦＥＴを形成するシリコン層３及び素子分
離絶縁膜４を公知の方法によりシリコン基板１上に埋め
込み酸化膜２を介して形成し、さらにシリコン層３の表
面に酸化膜３１を形成する。
【００２４】次に、図２（ｂ）に示す様に、抵抗体とし
て用いる所望の抵抗値を有するポリシリコン層５を素子
分離絶縁膜４上のみに、例えば全面に所望の抵抗値を有
したポリシリコン層を形成した後パターンニングするこ
とにより、形成する。この場合、ポリシリコン層５は、
ＭＯＳＦＥＴの活性層となるＳＯＩ層３の膜厚（例えば
0.1μm ）より厚い膜厚（例えば 0.3〜0.5 μm ）にて
形成されている。その後、必要であれば一旦酸化膜３１
を除去した後再び酸化することによりゲート酸化膜１３
及び酸化膜６を形成する。
て用いる所望の抵抗値を有するポリシリコン層５を素子
分離絶縁膜４上のみに、例えば全面に所望の抵抗値を有
したポリシリコン層を形成した後パターンニングするこ
とにより、形成する。この場合、ポリシリコン層５は、
ＭＯＳＦＥＴの活性層となるＳＯＩ層３の膜厚（例えば
0.1μm ）より厚い膜厚（例えば 0.3〜0.5 μm ）にて
形成されている。その後、必要であれば一旦酸化膜３１
を除去した後再び酸化することによりゲート酸化膜１３
及び酸化膜６を形成する。
【００２５】次に、図２（ｃ）に示す様に、ＭＯＳＦＥ
Ｔのゲート電極となるポリシリコン層を形成しパターン
ニングすることによりゲート電極１４及びポリシリコン
層７を形成する。その後、必要であればＬＤＤ構造のＮ
- 層形成の為Ｐのイオン注入を行った後、側壁絶縁膜８
を形成し、さらにＭＯＳＦＥＴのＮ型ソース／ドレイン
領域形成の為にＡｓのイオン注入を行う。この時、ポリ
シリコン層５にも同時にＡｓをイオン注入することによ
り、ポリシリコン層５の抵抗値を所望の値に調整するよ
うにしてもよい。その後、サリサイド工程を行い、シリ
サイド層１２を形成した後、層間絶縁膜９、配線１１を
形成することにより図１に示す構造を得る。
Ｔのゲート電極となるポリシリコン層を形成しパターン
ニングすることによりゲート電極１４及びポリシリコン
層７を形成する。その後、必要であればＬＤＤ構造のＮ
- 層形成の為Ｐのイオン注入を行った後、側壁絶縁膜８
を形成し、さらにＭＯＳＦＥＴのＮ型ソース／ドレイン
領域形成の為にＡｓのイオン注入を行う。この時、ポリ
シリコン層５にも同時にＡｓをイオン注入することによ
り、ポリシリコン層５の抵抗値を所望の値に調整するよ
うにしてもよい。その後、サリサイド工程を行い、シリ
サイド層１２を形成した後、層間絶縁膜９、配線１１を
形成することにより図１に示す構造を得る。
【００２６】なお、本構造は素子分離絶縁膜４上に抵抗
体となるポリシリコン層５を形成しているのでＳＯＩ構
造に限らず通常の単結晶シリコン基板上に形成した素子
分離絶縁膜上にも形成可能であることはいうまでもな
い。また、マスク層としてポリシリコン層７を用いるも
のを示したが、このマスク層としては絶縁体層を用いる
ようにしてもよい。
体となるポリシリコン層５を形成しているのでＳＯＩ構
造に限らず通常の単結晶シリコン基板上に形成した素子
分離絶縁膜上にも形成可能であることはいうまでもな
い。また、マスク層としてポリシリコン層７を用いるも
のを示したが、このマスク層としては絶縁体層を用いる
ようにしてもよい。
【００２７】さらに、抵抗体として用いるポリシリコン
層５を素子分離絶縁膜４上に形成するものを示したが、
ポリシリコン層５を素子分離絶縁膜４上でなく、埋め込
み酸化膜２上に直接形成するようにしてもよい。例え
ば、埋め込み酸化膜２上にＳＯＩ層を素子形成領域にの
み形成するようにし、その埋め込み酸化膜２上の他の領
域に抵抗体として用いるポリシリコン層５を形成し、そ
れらの間を層間絶縁膜にて分離するようにして形成する
ことができる。従って、請求項２および７に記載し
た、”第１の絶縁体層上に、ＭＯＳＦＥＴの活性層とな
る半導体層の膜厚より厚い膜厚にて形成された、抵抗体
となる第１の半導体層”とは、第１の半導体層としての
ポリシリコン層５を埋め込み酸化膜２上に直接あるいは
素子分離絶縁膜４を介して埋め込み酸化膜２上に形成す
る双方の場合を含むものである。
層５を素子分離絶縁膜４上に形成するものを示したが、
ポリシリコン層５を素子分離絶縁膜４上でなく、埋め込
み酸化膜２上に直接形成するようにしてもよい。例え
ば、埋め込み酸化膜２上にＳＯＩ層を素子形成領域にの
み形成するようにし、その埋め込み酸化膜２上の他の領
域に抵抗体として用いるポリシリコン層５を形成し、そ
れらの間を層間絶縁膜にて分離するようにして形成する
ことができる。従って、請求項２および７に記載し
た、”第１の絶縁体層上に、ＭＯＳＦＥＴの活性層とな
る半導体層の膜厚より厚い膜厚にて形成された、抵抗体
となる第１の半導体層”とは、第１の半導体層としての
ポリシリコン層５を埋め込み酸化膜２上に直接あるいは
素子分離絶縁膜４を介して埋め込み酸化膜２上に形成す
る双方の場合を含むものである。
【００２８】次に、本発明の第２の実施例について説明
する。本実施例においては、図３に示す様に、ＳＯＩ型
のＭＯＳＦＥＴを形成するシリコン層３の下部に形成さ
れた埋め込み酸化膜２の下部に抵抗体を形成する半導体
層（ポリシリコン層）１５を配置している。また、シリ
コン基板１とポリシリコン層１５の間には、ポリシリコ
ン層１６、絶縁膜１７が介在している。
する。本実施例においては、図３に示す様に、ＳＯＩ型
のＭＯＳＦＥＴを形成するシリコン層３の下部に形成さ
れた埋め込み酸化膜２の下部に抵抗体を形成する半導体
層（ポリシリコン層）１５を配置している。また、シリ
コン基板１とポリシリコン層１５の間には、ポリシリコ
ン層１６、絶縁膜１７が介在している。
【００２９】本構造においてはポリシリコン層１５の上
部に埋め込み酸化膜２が配置されている為にシリサイド
化を行ってもポリシリコン層１５にはシリサイド層は形
成されず所望の抵抗値を維持することができる。以下図
４（ａ）〜（ｄ）を用いて本構造の製造工程について説
明する。まず、図４（ａ）に示す様に、ＳＯＩ型ＭＯＳ
ＦＥＴを形成する領域を除いた領域のシリコン層基板１
を所定の深さ、例えば２００ｎｍ程度エッチングするこ
とによりシリコン基板１上に段差を有する凸部１８を形
成し、さらにその表面に熱酸化あるいはＣＶＤ法等の方
法により埋め込み酸化膜２を形成する。
部に埋め込み酸化膜２が配置されている為にシリサイド
化を行ってもポリシリコン層１５にはシリサイド層は形
成されず所望の抵抗値を維持することができる。以下図
４（ａ）〜（ｄ）を用いて本構造の製造工程について説
明する。まず、図４（ａ）に示す様に、ＳＯＩ型ＭＯＳ
ＦＥＴを形成する領域を除いた領域のシリコン層基板１
を所定の深さ、例えば２００ｎｍ程度エッチングするこ
とによりシリコン基板１上に段差を有する凸部１８を形
成し、さらにその表面に熱酸化あるいはＣＶＤ法等の方
法により埋め込み酸化膜２を形成する。
【００３０】次に、図４（ｂ）に示す様に、抵抗体とし
て用いるポリシリコン層１５を形成し、その後、酸化あ
るいはＣＶＤ法によりポリシリコン層１５の表面に絶縁
膜１７を形成する。なお、ポリシリコン層１５は、上記
第１実施例と同様、ＭＯＳＦＥＴの活性層となるＳＯＩ
層の膜厚（例えば 0.1μm ）より厚い膜厚（例えば 0.3
〜0.5 μm ）となるように形成されている。その後、公
知のウエハ貼り合わせ技術及び選択研磨技術によってＳ
ＯＩ基板を形成する。その一例について以下に説明す
る。
て用いるポリシリコン層１５を形成し、その後、酸化あ
るいはＣＶＤ法によりポリシリコン層１５の表面に絶縁
膜１７を形成する。なお、ポリシリコン層１５は、上記
第１実施例と同様、ＭＯＳＦＥＴの活性層となるＳＯＩ
層の膜厚（例えば 0.1μm ）より厚い膜厚（例えば 0.3
〜0.5 μm ）となるように形成されている。その後、公
知のウエハ貼り合わせ技術及び選択研磨技術によってＳ
ＯＩ基板を形成する。その一例について以下に説明す
る。
【００３１】まず、図４（ｃ）に示す様に、再び全面に
ポリシリコン１６を形成した後、その表面を平坦化研磨
し、その面でもう１枚のシリコン基板１Ｂと貼り合わせ
る。ここでシリコン基板１Ｂとの貼り合わせに関しては
酸化膜を介して接合を行ってもよい。次に、図４（ｄ）
に示す様にシリコン基板１をその裏面から選択研磨し、
埋め込み酸化膜２によって選択的に研磨が停止すること
により凸部１８のみがシリコン層３として残る。その
後、通常のＭＯＳＦＥＴ製造工程により、シリコン層３
に、ゲート酸化膜、ゲート電極、側壁絶縁膜を形成し、
サリサイド工程を行った後、層間絶縁膜９、配線１１を
形成する。その際、図３に示す様に、コンタクトホール
１０を配線１１がポリシリコン層１５にも接続できるよ
う埋め込み酸化膜２を開孔しておく。以上の工程により
図３に示す構造を得る。
ポリシリコン１６を形成した後、その表面を平坦化研磨
し、その面でもう１枚のシリコン基板１Ｂと貼り合わせ
る。ここでシリコン基板１Ｂとの貼り合わせに関しては
酸化膜を介して接合を行ってもよい。次に、図４（ｄ）
に示す様にシリコン基板１をその裏面から選択研磨し、
埋め込み酸化膜２によって選択的に研磨が停止すること
により凸部１８のみがシリコン層３として残る。その
後、通常のＭＯＳＦＥＴ製造工程により、シリコン層３
に、ゲート酸化膜、ゲート電極、側壁絶縁膜を形成し、
サリサイド工程を行った後、層間絶縁膜９、配線１１を
形成する。その際、図３に示す様に、コンタクトホール
１０を配線１１がポリシリコン層１５にも接続できるよ
う埋め込み酸化膜２を開孔しておく。以上の工程により
図３に示す構造を得る。
【００３２】なお、図示していないが、サリサイド工程
を行う前に、配線層との接続のために、ポリシリコン層
１５上の埋め込み酸化膜２の一部に開孔部を設けておく
と、その開孔部のポリシリコン層１５の表面にもシリサ
イド層が形成される。また、必要であれば、ポリシリコ
ン層１５の配線１１と接触する領域には、オーミックコ
ンタクト形成のための高濃度領域が形成されていてもよ
い。
を行う前に、配線層との接続のために、ポリシリコン層
１５上の埋め込み酸化膜２の一部に開孔部を設けておく
と、その開孔部のポリシリコン層１５の表面にもシリサ
イド層が形成される。また、必要であれば、ポリシリコ
ン層１５の配線１１と接触する領域には、オーミックコ
ンタクト形成のための高濃度領域が形成されていてもよ
い。
【図１】本発明の第１実施例を示す断面図である。
【図２】図１に示す半導体装置を製造する工程を示す工
程図である。
程図である。
【図３】本発明の第２実施例を示す断面図である。
【図４】図３に示す半導体装置を製造する工程を示す工
程図である。
程図である。
１ シリコン基板 ２ 埋め込み酸化膜 ３ ＳＯＩ層 ４ 素子分離絶縁膜 ５ ポリシリコン層 ６ 酸化膜 ７ ポリシリコン層 ８ 側壁絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 27/12 Ｂ 21/336 Ｈ０１Ｌ 27/04 Ｐ 9056−4Ｍ 29/78 ３１１ Ｙ
Claims (8)
- 【請求項１】 第１の絶縁体層と、 該第１の絶縁体層上に形成されたＭＯＳＦＥＴと、 前記第１の絶縁体層上の前記ＭＯＳＦＥＴと異なる領域
に形成された第２の絶縁体層と、 該第２の絶縁体層上に形成され、抵抗体となる第１の半
導体層と、 該第１の半導体層上の所定領域を覆って形成されたマス
ク層とを備え、 該マスク層にて覆われていない前記第１の半導体層の少
なくとも表面層がシリサイド化されたシリサイド層とし
て形成され、 前記マスク層にて覆われた前記第１の半導体層は、前記
マスク層により前記シリサイド化されていない半導体層
として構成されていることを特徴とする半導体装置。 - 【請求項２】 第１の絶縁体層と、 該第１の絶縁体層上に形成されたＭＯＳＦＥＴと、 該第１の絶縁体層上に、前記ＭＯＳＦＥＴの活性層とな
る半導体層の膜厚より厚い膜厚にて形成された、抵抗体
となる第１の半導体層と、 該第１の半導体層上の所定領域を覆って形成されたマス
ク層とを備え、 該マスク層にて覆われていない前記第１の半導体層の少
なくとも表面層がシリサイド化されたシリサイド層とし
て形成され、 前記マスク層にて覆われた前記第１の半導体層は、前記
マスク層により前記シリサイド化されていない半導体層
として構成されていることを特徴とする半導体装置。 - 【請求項３】 前記マスク層は第２の半導体層であり、
該第２の半導体層の表面層に前記シリサイド層が形成さ
れていることを特徴とする請求項１又は２に記載の半導
体装置。 - 【請求項４】 前記第２の半導体層の側面に側壁絶縁膜
が形成されており、前記第２の半導体層及び前記側壁絶
縁膜を除いて前記第１の半導体層に前記シリサイド層が
形成されていることを特徴とする請求項３に記載の半導
体装置。 - 【請求項５】 半導体基板上に形成された絶縁体層と、 該絶縁体層上に形成されたＭＯＳＦＥＴと、 前記半導体基板と前記絶縁体層の間に形成され、抵抗体
となる半導体層とを備え、 前記ＭＯＳＦＥＴのソース、ドレイン領域表面がシリサ
イド化されたシリサイド層として形成され、 前記半導体層は、前記絶縁体層により前記シリサイド化
されていない半導体層として構成されていることを特徴
とする半導体装置。 - 【請求項６】 半導体基板上に第１の絶縁体層を形成す
る工程と、 前記第１の絶縁体層上に第１の半導体層および該第１の
半導体層を絶縁分離する第２の絶縁体層を形成する工程
と、 前記第１の半導体層にＭＯＳＦＥＴを形成する工程と、 前記第２の絶縁体層上に抵抗体となる第２の半導体層を
形成する工程と、 前記第２の半導体層上の所定領域を覆ってマスク層を形
成する工程と、 前記マスク層をマスクとして少なくとも前記第２の半導
体層をシリサイド化する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項７】 半導体基板上に第１の絶縁体層を形成す
る工程と、 前記第１の絶縁体層上に第１の半導体層を形成する工程
と、 前記第１の半導体層にＭＯＳＦＥＴを形成する工程と、 前記第１の絶縁体層上に、前記ＭＯＳＦＥＴの活性層と
なる半導体層の膜厚より厚い膜厚にて抵抗体となる第２
の半導体層を形成する工程と、 前記第２の半導体層上の所定領域を覆ってマスク層を形
成する工程と、 前記マスク層をマスクとして少なくとも前記第２の半導
体層をシリサイド化する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項８】 凸部を有する第１の半導体基板上に絶縁
体層を形成する工程と、 前記絶縁体層上に抵抗体となる半導体層を形成する工程
と、 該半導体層が形成された前記絶縁体層上を平坦化する工
程と、 該平坦化された面に対し第２の半導体基板を貼り合わせ
接合する工程と、 前記半導体基板の裏面から研磨して前記凸部と前記絶縁
体層とで絶縁分離された素子領域を形成する工程と、 該素子領域にＭＯＳＦＥＴを形成する工程と、 この後に前記ＭＯＳＦＥＴのソース、ドレイン領域表面
をシリサイド化する工程とを備えたことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11110894A JPH07321327A (ja) | 1994-05-25 | 1994-05-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11110894A JPH07321327A (ja) | 1994-05-25 | 1994-05-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07321327A true JPH07321327A (ja) | 1995-12-08 |
Family
ID=14552612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11110894A Pending JPH07321327A (ja) | 1994-05-25 | 1994-05-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07321327A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001006554A1 (de) * | 1999-07-01 | 2001-01-25 | Infineon Technologies Ag | Verfahren zur herstellung von silizierten polysiliziumkontakten in integrierten halbleiterstrukturen |
| WO2002089201A1 (en) * | 2001-04-25 | 2002-11-07 | Advanced Micro Devices, Inc. | Improved salicide block for silicon-on-insulator (soi) applications |
| JP2006216969A (ja) * | 2006-02-16 | 2006-08-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作成方法 |
| US7138658B2 (en) | 1996-10-15 | 2006-11-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7268777B2 (en) | 1996-09-27 | 2007-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of fabricating the same |
| US7408534B2 (en) | 1998-06-17 | 2008-08-05 | Semiconductor Energy Laboratory Co., Ltd. | Reflective type semiconductor display device |
| JP2009055029A (ja) * | 2007-08-23 | 2009-03-12 | Samsung Electronics Co Ltd | 抵抗素子を有する半導体装置及びその形成方法 |
| KR100973866B1 (ko) * | 2002-03-25 | 2010-08-03 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 및 반도체 장치 제조방법 |
-
1994
- 1994-05-25 JP JP11110894A patent/JPH07321327A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7268777B2 (en) | 1996-09-27 | 2007-09-11 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of fabricating the same |
| US7532208B2 (en) | 1996-09-27 | 2009-05-12 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of fabricating the same |
| US7489291B2 (en) | 1996-09-27 | 2009-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of fabricating the same |
| US8368142B2 (en) | 1996-10-15 | 2013-02-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7138658B2 (en) | 1996-10-15 | 2006-11-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US7408534B2 (en) | 1998-06-17 | 2008-08-05 | Semiconductor Energy Laboratory Co., Ltd. | Reflective type semiconductor display device |
| US6642606B1 (en) | 1999-07-01 | 2003-11-04 | Infineon Technologies Aktiengesellschaft | Method for producing siliconized polysilicon contacts in integrated semiconductor structures |
| WO2001006554A1 (de) * | 1999-07-01 | 2001-01-25 | Infineon Technologies Ag | Verfahren zur herstellung von silizierten polysiliziumkontakten in integrierten halbleiterstrukturen |
| US6586311B2 (en) | 2001-04-25 | 2003-07-01 | Advanced Micro Devices, Inc. | Salicide block for silicon-on-insulator (SOI) applications |
| WO2002089201A1 (en) * | 2001-04-25 | 2002-11-07 | Advanced Micro Devices, Inc. | Improved salicide block for silicon-on-insulator (soi) applications |
| KR100973866B1 (ko) * | 2002-03-25 | 2010-08-03 | 세이코 인스트루 가부시키가이샤 | 반도체 장치 및 반도체 장치 제조방법 |
| JP2006216969A (ja) * | 2006-02-16 | 2006-08-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作成方法 |
| JP2009055029A (ja) * | 2007-08-23 | 2009-03-12 | Samsung Electronics Co Ltd | 抵抗素子を有する半導体装置及びその形成方法 |
| US8610218B2 (en) | 2007-08-23 | 2013-12-17 | Samsung Electronics Co., Ltd. | Semiconductor device having a stable resistor and methods of forming the same |
| US9379115B2 (en) | 2007-08-23 | 2016-06-28 | Samsung Electronics Co., Ltd. | Semiconductor device having a resistor and methods of forming the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5753546A (en) | Method for fabricating metal oxide field effect transistors | |
| US6720226B2 (en) | Semiconductor device and method for facticating the same | |
| US6333541B1 (en) | MOSFET gate insulating films with oxynitride and oxide | |
| JPH10308516A (ja) | Ｓｏｉ構造の半導体装置およびその製造方法 | |
| US5241207A (en) | Semiconductor device having an interconnected film with tapered edge | |
| JPH07321327A (ja) | 半導体装置及びその製造方法 | |
| JPH08213610A (ja) | 電界効果型半導体装置及びその製造方法 | |
| JPH1117000A5 (ja) | ||
| US20020000618A1 (en) | Semiconductor device and method for fabricating the same | |
| JPH07115196A (ja) | 半導体装置及びその製造方法 | |
| JP3323381B2 (ja) | 半導体装置及びその製造方法 | |
| JPH10256390A (ja) | 半導体装置の製造方法 | |
| US7476581B2 (en) | Method of manufacturing semiconductor device having dual gate electrode | |
| JP2910839B2 (ja) | 半導体装置とその製造方法 | |
| JP3125929B2 (ja) | 半導体装置の製造方法 | |
| JPH0831949A (ja) | デュアルゲート構造ｃｍｏｓ半導体装置とその製造方法 | |
| JP2001028424A (ja) | 半導体装置とその製造方法 | |
| WO2006070490A1 (ja) | 半導体装置およびその製造方法 | |
| JPH1074894A (ja) | 半導体装置およびその製造方法 | |
| JP2967754B2 (ja) | 半導体装置およびその製造方法 | |
| JP3095912B2 (ja) | 半導体集積回路装置 | |
| JPH0529246A (ja) | 半導体装置 | |
| JP2004207351A (ja) | 半導体装置及びその製造方法 | |
| JPH07273197A (ja) | 半導体装置及びその製造方法 | |
| JPH02201932A (ja) | 高耐圧ｍｏｓ電界効果トランジスタ |