JPH07321649A - 電圧制御発振器及びｐｌｌ回路 - Google Patents
電圧制御発振器及びｐｌｌ回路Info
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- JPH07321649A JPH07321649A JP6115790A JP11579094A JPH07321649A JP H07321649 A JPH07321649 A JP H07321649A JP 6115790 A JP6115790 A JP 6115790A JP 11579094 A JP11579094 A JP 11579094A JP H07321649 A JPH07321649 A JP H07321649A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】電圧制御発振器に関し、電源電圧の変動に関わ
らず、周波数の安定した発振出力を得ることができるよ
うにする。 【構成】完全差動増幅器２２の非反転入力端子２３と反
転入力端子２４との間に制御電圧ＶＣを供給し、この完
全差動増幅器２２の非反転出力端子２５及び反転出力端
子２６に出力される電圧ＶＡ、ＶＢを電源電圧としてリ
ングオシレータ５７に供給する。
らず、周波数の安定した発振出力を得ることができるよ
うにする。 【構成】完全差動増幅器２２の非反転入力端子２３と反
転入力端子２４との間に制御電圧ＶＣを供給し、この完
全差動増幅器２２の非反転出力端子２５及び反転出力端
子２６に出力される電圧ＶＡ、ＶＢを電源電圧としてリ
ングオシレータ５７に供給する。
Description
【０００１】
【産業上の利用分野】本発明は、電圧制御発振器及び電
圧制御発振器を使用してなる位相同期ループ回路、いわ
ゆる、ＰＬＬ（phase-locked loop）回路に関する。
圧制御発振器を使用してなる位相同期ループ回路、いわ
ゆる、ＰＬＬ（phase-locked loop）回路に関する。
【０００２】
【従来の技術】従来、電圧制御発振器として、図１１に
その回路図を示すようなマルチバイブレータ型の電圧制
御発振器が知られている。
その回路図を示すようなマルチバイブレータ型の電圧制
御発振器が知られている。
【０００３】図１１中、ＶＤＤは高電圧側の電源電圧、
ＶＳＳは低電圧側の電源電圧、１〜４はＭＥＳＦＥＴ
（Ｍetal Ｓemiconductor Ｆield Ｅffect Ｔransisto
r）、５〜８は抵抗、９はコンデンサである。
ＶＳＳは低電圧側の電源電圧、１〜４はＭＥＳＦＥＴ
（Ｍetal Ｓemiconductor Ｆield Ｅffect Ｔransisto
r）、５〜８は抵抗、９はコンデンサである。
【０００４】この電圧制御発振器は、制御電圧ＶＣをＭ
ＥＳＦＥＴ１、２のゲートに供給し、これらＭＥＳＦＥ
Ｔ１、２に流れる電流を利用してコンデンサ９に対する
充放電を繰り返し、ＭＥＳＦＥＴ３、４を交互に導通、
非導通とすることにより、制御電圧ＶＣに対応した周波
数の発振出力ＯＵＴ、／ＯＵＴを得るとするものであ
る。
ＥＳＦＥＴ１、２のゲートに供給し、これらＭＥＳＦＥ
Ｔ１、２に流れる電流を利用してコンデンサ９に対する
充放電を繰り返し、ＭＥＳＦＥＴ３、４を交互に導通、
非導通とすることにより、制御電圧ＶＣに対応した周波
数の発振出力ＯＵＴ、／ＯＵＴを得るとするものであ
る。
【０００５】
【発明が解決しようとする課題】この図１１に示す電圧
制御発振器においては、電源電圧ＶＤＤにノイズが重畳
し、電源電圧ＶＤＤが変動すると、発振出力ＯＵＴ、／
ＯＵＴの周波数が変動してしまうという問題点があっ
た。
制御発振器においては、電源電圧ＶＤＤにノイズが重畳
し、電源電圧ＶＤＤが変動すると、発振出力ＯＵＴ、／
ＯＵＴの周波数が変動してしまうという問題点があっ
た。
【０００６】したがって、また、この図１１に示す電圧
制御発振器を使用してなるＰＬＬ回路においては、安定
したＰＬＬ動作を確保することができないという問題点
があった。
制御発振器を使用してなるＰＬＬ回路においては、安定
したＰＬＬ動作を確保することができないという問題点
があった。
【０００７】本発明は、かかる点に鑑み、電源電圧の変
動に関わらず、周波数の安定した発振出力を得ることが
できるようにした電圧制御発振器、及び、電源電圧の変
動に関わらず、安定したＰＬＬ動作を確保することがで
きるようにしたＰＬＬ回路を提供することを目的とす
る。
動に関わらず、周波数の安定した発振出力を得ることが
できるようにした電圧制御発振器、及び、電源電圧の変
動に関わらず、安定したＰＬＬ動作を確保することがで
きるようにしたＰＬＬ回路を提供することを目的とす
る。
【０００８】
本発明の電圧制御発振器・・図１ 図１は本発明の電圧制御発振器の原理説明図であり、図
１中、１１は非反転入力端子と反転入力端子に対して非
反転出力端子と反転出力端子とを有する完全差動増幅器
（fully differential Ａmp）である。
１中、１１は非反転入力端子と反転入力端子に対して非
反転出力端子と反転出力端子とを有する完全差動増幅器
（fully differential Ａmp）である。
【０００９】この完全差動増幅器１１において、１２及
び１３は、それぞれ、一方及び他方の入力端子、例え
ば、非反転入力端子及び反転入力端子、１４及び１５
は、それぞれ、一方及び他方の出力端子、例えば、非反
転出力端子及び反転出力端子である。
び１３は、それぞれ、一方及び他方の入力端子、例え
ば、非反転入力端子及び反転入力端子、１４及び１５
は、それぞれ、一方及び他方の出力端子、例えば、非反
転出力端子及び反転出力端子である。
【００１０】また、１６は完全差動増幅器１１の出力端
子１４、１５に出力される電圧ＶＡ、ＶＢを一方及び他
方の電源電圧として動作する発振器である。
子１４、１５に出力される電圧ＶＡ、ＶＢを一方及び他
方の電源電圧として動作する発振器である。
【００１１】即ち、本発明の電圧制御発振器は、一方及
び他方の入力端子１２、１３間に制御電圧ＶＣが供給さ
れる完全差動増幅器１１と、この完全差動増幅器１１の
一方及び他方の出力端子１４、１５に出力される電圧Ｖ
Ａ、ＶＢを一方及び他方の電源電圧として動作する発振
器１６とを備えて構成するというものである。
び他方の入力端子１２、１３間に制御電圧ＶＣが供給さ
れる完全差動増幅器１１と、この完全差動増幅器１１の
一方及び他方の出力端子１４、１５に出力される電圧Ｖ
Ａ、ＶＢを一方及び他方の電源電圧として動作する発振
器１６とを備えて構成するというものである。
【００１２】本発明のＰＬＬ回路・・図２ また、図２は本発明のＰＬＬ回路の原理説明図であり、
図２中、１８は図１に示す本発明の電圧制御発振器、１
９、２０は完全差動増幅器とともにループ・フィルタを
構成するインピーダンス回路である。
図２中、１８は図１に示す本発明の電圧制御発振器、１
９、２０は完全差動増幅器とともにループ・フィルタを
構成するインピーダンス回路である。
【００１３】即ち、本発明のＰＬＬ回路は、一方及び他
方の入力端子１２、１３間に制御電圧ＶＣが供給される
完全差動増幅器１１と、この完全差動増幅器１１の一方
及び他方の出力端子１４、１５に出力される電圧ＶＡ、
ＶＢを一方及び他方の電源電圧として動作する発振器１
６と、完全差動増幅器１１とともにループ・フィルタを
構成するインピーダンス回路１９、２０とを備えて構成
されている電圧制御発振器を含んで構成するというもの
である。
方の入力端子１２、１３間に制御電圧ＶＣが供給される
完全差動増幅器１１と、この完全差動増幅器１１の一方
及び他方の出力端子１４、１５に出力される電圧ＶＡ、
ＶＢを一方及び他方の電源電圧として動作する発振器１
６と、完全差動増幅器１１とともにループ・フィルタを
構成するインピーダンス回路１９、２０とを備えて構成
されている電圧制御発振器を含んで構成するというもの
である。
【００１４】
【作用】完全差動増幅器１１においては、その電源電圧
の変動は出力端子１４、１５に同相出力として現れるの
で、これら出力端子１４、１５間の電圧差ＶＡ−ＶＢは
変化しない。即ち、完全差動増幅器１１は、雑音除去比
ＰＳＲＲ（power supplyrejection ratio）＝電源変動
／出力変動比が極めて高い。
の変動は出力端子１４、１５に同相出力として現れるの
で、これら出力端子１４、１５間の電圧差ＶＡ−ＶＢは
変化しない。即ち、完全差動増幅器１１は、雑音除去比
ＰＳＲＲ（power supplyrejection ratio）＝電源変動
／出力変動比が極めて高い。
【００１５】したがって、本発明の電圧制御発振器によ
れば、電源電圧が変動した場合においても、電圧差ＶＡ
−ＶＢに変動のない電圧ＶＡ、ＶＢを電源電圧として発
振器１６に供給することができるので、電源電圧の変動
に関わらず、周波数の安定した発振出力ＯＵＴを得るこ
とができる。
れば、電源電圧が変動した場合においても、電圧差ＶＡ
−ＶＢに変動のない電圧ＶＡ、ＶＢを電源電圧として発
振器１６に供給することができるので、電源電圧の変動
に関わらず、周波数の安定した発振出力ＯＵＴを得るこ
とができる。
【００１６】したがって、また、本発明の電圧制御発振
器を使用してなる本発明のＰＬＬ回路によれば、電源電
圧が変動した場合においても、電圧差ＶＡ−ＶＢに変動
のない電圧ＶＡ、ＶＢを電源電圧として発振器１６に供
給することができるので、電源電圧の変動に関わらず、
安定したＰＬＬ動作を確保することができる。
器を使用してなる本発明のＰＬＬ回路によれば、電源電
圧が変動した場合においても、電圧差ＶＡ−ＶＢに変動
のない電圧ＶＡ、ＶＢを電源電圧として発振器１６に供
給することができるので、電源電圧の変動に関わらず、
安定したＰＬＬ動作を確保することができる。
【００１７】
【実施例】以下、図３〜図１０を参照して、本発明の電
圧制御発振器の第１実施例、第２実施例、本発明のＰＬ
Ｌ回路の第１実施例〜第３実施例及び本発明のＰＬＬ回
路の第３実施例の使用例について説明する。
圧制御発振器の第１実施例、第２実施例、本発明のＰＬ
Ｌ回路の第１実施例〜第３実施例及び本発明のＰＬＬ回
路の第３実施例の使用例について説明する。
【００１８】本発明の電圧制御発振器の第１実施例・・
図３、図４ 図３は本発明の電圧制御発振器の第１実施例を示す回路
図である。図中、２２は完全差動増幅器であり、２３は
非反転入力端子、２４は反転入力端子、２５は非反転出
力端子、２６は反転出力端子である。
図３、図４ 図３は本発明の電圧制御発振器の第１実施例を示す回路
図である。図中、２２は完全差動増幅器であり、２３は
非反転入力端子、２４は反転入力端子、２５は非反転出
力端子、２６は反転出力端子である。
【００１９】この実施例においては、非反転入力端子２
３と反転入力端子２４との間に制御電圧ＶＣが供給され
るが、この完全差動増幅器２２は、例えば、図４に示す
ように構成することができる。
３と反転入力端子２４との間に制御電圧ＶＣが供給され
るが、この完全差動増幅器２２は、例えば、図４に示す
ように構成することができる。
【００２０】図４中、２８は入力回路部であり、２９、
３０は入力トランジスタをなすデプレッション形のＭＥ
ＳＦＥＴ、３１、３２はレベルシフト用のデプレッショ
ン形のＭＥＳＦＥＴからなるショットキー・ダイオー
ド、３３、３４は定電流源をなすデプレッション形のＭ
ＥＳＦＥＴである。
３０は入力トランジスタをなすデプレッション形のＭＥ
ＳＦＥＴ、３１、３２はレベルシフト用のデプレッショ
ン形のＭＥＳＦＥＴからなるショットキー・ダイオー
ド、３３、３４は定電流源をなすデプレッション形のＭ
ＥＳＦＥＴである。
【００２１】また、３５は差動増幅回路部であり、３
６、３７は負荷抵抗、３８、３９は駆動トランジスタを
なすエンハンスメント形のＭＥＳＦＥＴ、４０は電流源
をなすエンハンスメント形のＭＥＳＦＥＴである。
６、３７は負荷抵抗、３８、３９は駆動トランジスタを
なすエンハンスメント形のＭＥＳＦＥＴ、４０は電流源
をなすエンハンスメント形のＭＥＳＦＥＴである。
【００２２】また、４１はコモンモード・フィードバッ
ク回路部であり、４２、４３は差動増幅回路部３５の出
力が供給されるエンハンスメント形のＭＥＳＦＥＴ、４
４、４５は負荷抵抗、４６、４７はレベルシフト用のデ
プレッション形のＭＥＳＦＥＴからなるショットキー・
ダイオード、４８はＭＥＳＦＥＴ４０とともにカレント
ミラー回路を構成するエンハンスメント形のＭＥＳＦＥ
Ｔである。
ク回路部であり、４２、４３は差動増幅回路部３５の出
力が供給されるエンハンスメント形のＭＥＳＦＥＴ、４
４、４５は負荷抵抗、４６、４７はレベルシフト用のデ
プレッション形のＭＥＳＦＥＴからなるショットキー・
ダイオード、４８はＭＥＳＦＥＴ４０とともにカレント
ミラー回路を構成するエンハンスメント形のＭＥＳＦＥ
Ｔである。
【００２３】このコモンモード・フィードバック回路部
４１は、差動増幅回路部３５の出力が高い場合には、差
動増幅回路部３５に流れる電流を大きくし、また、差動
増幅回路部３５の出力が低い場合には、差動増幅回路部
３５に流れる電流を小さくし、差動増幅回路部３５の出
力が一定の範囲にあるように制御するものである。
４１は、差動増幅回路部３５の出力が高い場合には、差
動増幅回路部３５に流れる電流を大きくし、また、差動
増幅回路部３５の出力が低い場合には、差動増幅回路部
３５に流れる電流を小さくし、差動増幅回路部３５の出
力が一定の範囲にあるように制御するものである。
【００２４】また、４９は出力回路部であり、５０、５
１は出力トランジスタをなすエンハンスメント形のＭＥ
ＳＦＥＴ、５２、５３はレベルシフト用のデプレッショ
ン形のＭＥＳＦＥＴからなるショットキー・ダイオー
ド、５４、５５は電流源をなすエンハンスメント形のＭ
ＥＳＦＥＴ、ＶＥはバイアス電圧である。
１は出力トランジスタをなすエンハンスメント形のＭＥ
ＳＦＥＴ、５２、５３はレベルシフト用のデプレッショ
ン形のＭＥＳＦＥＴからなるショットキー・ダイオー
ド、５４、５５は電流源をなすエンハンスメント形のＭ
ＥＳＦＥＴ、ＶＥはバイアス電圧である。
【００２５】なお、エンハンスメント形のＭＥＳＦＥＴ
５５は、雑音除去比ＰＳＲＲ、同相除去比ＣＭＲＲ（co
mmon-mode rejection ratio）の向上を目的とするもの
であり、必ずしも、必要とするものではない。
５５は、雑音除去比ＰＳＲＲ、同相除去比ＣＭＲＲ（co
mmon-mode rejection ratio）の向上を目的とするもの
であり、必ずしも、必要とするものではない。
【００２６】また、図３において、５７はリングオシレ
ータであり、このリングオシレータ５７は、完全差動増
幅器２２の非反転出力端子２５に出力される電圧ＶＡを
高電圧側の電源電圧、完全差動増幅器２２の反転出力端
子２６に出力される電圧ＶＢを低電圧側の電源電圧とし
て動作するように構成されている。
ータであり、このリングオシレータ５７は、完全差動増
幅器２２の非反転出力端子２５に出力される電圧ＶＡを
高電圧側の電源電圧、完全差動増幅器２２の反転出力端
子２６に出力される電圧ＶＢを低電圧側の電源電圧とし
て動作するように構成されている。
【００２７】なお、５８〜６２はインバータであり、６
３〜６７は抵抗、６８〜７２はエンハンスメント形のＭ
ＥＳＦＥＴである。
３〜６７は抵抗、６８〜７２はエンハンスメント形のＭ
ＥＳＦＥＴである。
【００２８】ここに、完全差動増幅器２２においては、
その電源電圧の変動は、非反転出力端子２５と反転出力
端子２６とに同相出力として現れるので、これら非反転
出力端子２５と反転出力端子２６との間の電圧差ＶＡ−
ＶＢは変化しない。
その電源電圧の変動は、非反転出力端子２５と反転出力
端子２６とに同相出力として現れるので、これら非反転
出力端子２５と反転出力端子２６との間の電圧差ＶＡ−
ＶＢは変化しない。
【００２９】したがって、この実施例の電圧制御発振器
によれば、電源電圧の変動に関わらず、発振器５７に安
定した発振動作を行わせることができ、周波数の安定し
た発振出力ＯＵＴを得ることができる。
によれば、電源電圧の変動に関わらず、発振器５７に安
定した発振動作を行わせることができ、周波数の安定し
た発振出力ＯＵＴを得ることができる。
【００３０】本発明の電圧制御発振器の第２実施例・・
図５ 図５は本発明の電圧制御発振器の第２実施例を示す回路
図であり、この実施例の電圧制御発振器は、図３に示す
リングオシレータ５７の代わりに、マルチバイブレータ
７４を設け、その他については、図３に示す電圧制御発
振器と同様に構成したものである。
図５ 図５は本発明の電圧制御発振器の第２実施例を示す回路
図であり、この実施例の電圧制御発振器は、図３に示す
リングオシレータ５７の代わりに、マルチバイブレータ
７４を設け、その他については、図３に示す電圧制御発
振器と同様に構成したものである。
【００３１】ここに、マルチバイブレータ７４におい
て、７５は発振回路部であり、７６、７７は抵抗、７８
〜８１はエンハンスメント形のＭＥＳＦＥＴ、８２はコ
ンデンサである。
て、７５は発振回路部であり、７６、７７は抵抗、７８
〜８１はエンハンスメント形のＭＥＳＦＥＴ、８２はコ
ンデンサである。
【００３２】また、８３は発振回路部７５のＭＥＳＦＥ
Ｔ８０、８１のゲートに制御電圧を供給するコモンモー
ド・フィードバック回路部であり、８４、８５は発振回
路部７５の出力が供給されるエンハンスメント形のＭＥ
ＳＦＥＴ、８６、８７は抵抗、８８はＭＥＳＦＥＴ８
０、８１とともにカレントミラー回路を構成するエンハ
ンスメント形のＭＥＳＦＥＴである。
Ｔ８０、８１のゲートに制御電圧を供給するコモンモー
ド・フィードバック回路部であり、８４、８５は発振回
路部７５の出力が供給されるエンハンスメント形のＭＥ
ＳＦＥＴ、８６、８７は抵抗、８８はＭＥＳＦＥＴ８
０、８１とともにカレントミラー回路を構成するエンハ
ンスメント形のＭＥＳＦＥＴである。
【００３３】ここに、完全差動増幅器２２においては、
その電源電圧の変動は、前述したように、非反転出力端
子２５と反転出力端子２６とに同相出力として現れるの
で、これら非反転出力端子２５と反転出力端子２６との
間の電圧差ＶＡ−ＶＢは変化しない。
その電源電圧の変動は、前述したように、非反転出力端
子２５と反転出力端子２６とに同相出力として現れるの
で、これら非反転出力端子２５と反転出力端子２６との
間の電圧差ＶＡ−ＶＢは変化しない。
【００３４】したがって、この実施例の電圧制御発振器
によっても、電源電圧の変動に関わらず、リングオシレ
ータ５７に安定した発振動作を行わせることができ、周
波数の安定した発振出力ＯＵＴを得ることができる。
によっても、電源電圧の変動に関わらず、リングオシレ
ータ５７に安定した発振動作を行わせることができ、周
波数の安定した発振出力ＯＵＴを得ることができる。
【００３５】本発明のＰＬＬ回路の第１実施例・・図６ 図６は本発明のＰＬＬ回路の第１実施例を示す回路図で
ある。図６中、９０は基準クロックＣrefが入力される
基準クロック入力端子、９１は位相比較器であり、９２
は位相比較器９０を構成するＥＸ−ＯＲ／ＮＯＲ回路で
ある。
ある。図６中、９０は基準クロックＣrefが入力される
基準クロック入力端子、９１は位相比較器であり、９２
は位相比較器９０を構成するＥＸ−ＯＲ／ＮＯＲ回路で
ある。
【００３６】また、９３、９４はチャージ・ポンプ回路
であり、９５〜９８はエンハンスメント形のＭＥＳＦＥ
Ｔである。
であり、９５〜９８はエンハンスメント形のＭＥＳＦＥ
Ｔである。
【００３７】また、９９〜１０２は抵抗、１０３、１０
４はコンデンサ、１０５は図３に示す電圧制御発振器
（本発明の電圧制御発振器の第１実施例）であり、抵抗
９９〜１０２及びコンデンサ１０３、１０４は、完全差
動増幅器２２とともにループ・フィルタを構成するもの
である。
４はコンデンサ、１０５は図３に示す電圧制御発振器
（本発明の電圧制御発振器の第１実施例）であり、抵抗
９９〜１０２及びコンデンサ１０３、１０４は、完全差
動増幅器２２とともにループ・フィルタを構成するもの
である。
【００３８】この実施例のＰＬＬ回路においても、完全
差動増幅器２２においては、その電源電圧の変動は、非
反転出力端子２５と反転出力端子２６とに同相出力とし
て現れるので、これら非反転出力端子２５と反転出力端
子２６との間の電圧差ＶＡ−ＶＢは変化しない。
差動増幅器２２においては、その電源電圧の変動は、非
反転出力端子２５と反転出力端子２６とに同相出力とし
て現れるので、これら非反転出力端子２５と反転出力端
子２６との間の電圧差ＶＡ−ＶＢは変化しない。
【００３９】したがって、この実施例のＰＬＬ回路によ
れば、電源電圧の変動に関わらず、リングオシレータ５
７に安定した発振動作を行わせることができるので、安
定したＰＬＬ動作を確保し、基準クロックＣrefと同一
周波数の安定した発振出力ＯＵＴを得ることができる。
れば、電源電圧の変動に関わらず、リングオシレータ５
７に安定した発振動作を行わせることができるので、安
定したＰＬＬ動作を確保し、基準クロックＣrefと同一
周波数の安定した発振出力ＯＵＴを得ることができる。
【００４０】本発明のＰＬＬ回路の第２実施例・・図７ 図７は本発明のＰＬＬ回路の第２実施例を示す回路図で
あり、このＰＬＬ回路は、図６に示す位相比較器９１の
代わりに、位相周波数比較器１０７を設け、その他につ
いては、図６に示すＰＬＬ回路と同様に構成したもので
ある。
あり、このＰＬＬ回路は、図６に示す位相比較器９１の
代わりに、位相周波数比較器１０７を設け、その他につ
いては、図６に示すＰＬＬ回路と同様に構成したもので
ある。
【００４１】なお、位相周波数比較器１０７において、
１０８〜１１６はＮＯＲ回路、１１７、１１８はインバ
ータであり、ＮＯＲ回路１０８〜１１６は、ＮＡＮＤ回
路と置き換えることもできる。
１０８〜１１６はＮＯＲ回路、１１７、１１８はインバ
ータであり、ＮＯＲ回路１０８〜１１６は、ＮＡＮＤ回
路と置き換えることもできる。
【００４２】この実施例のＰＬＬ回路においても、完全
差動増幅器２２においては、その電源電圧の変動は、非
反転出力端子２５と反転出力端子２６とに同相出力とし
て現れるので、これら非反転出力端子２５と反転出力端
子２６との間の電圧差ＶＡ−ＶＢは変化しない。
差動増幅器２２においては、その電源電圧の変動は、非
反転出力端子２５と反転出力端子２６とに同相出力とし
て現れるので、これら非反転出力端子２５と反転出力端
子２６との間の電圧差ＶＡ−ＶＢは変化しない。
【００４３】したがって、この実施例のＰＬＬ回路によ
っても、電源電圧の変動に関わらず、リングオシレータ
５７に安定した発振動作を行わせることができるので、
安定したＰＬＬ動作を確保し、基準クロックＣrefと同
一周波数の安定した発振出力ＯＵＴを得ることができ
る。
っても、電源電圧の変動に関わらず、リングオシレータ
５７に安定した発振動作を行わせることができるので、
安定したＰＬＬ動作を確保し、基準クロックＣrefと同
一周波数の安定した発振出力ＯＵＴを得ることができ
る。
【００４４】本発明のＰＬＬ回路の第３実施例・・図
８、図９ 図８は本発明のＰＬＬ回路の第３実施例を示す回路図で
あり、図８中、１２０は基準クロックＣrefが入力され
る基準クロック入力端子、１２１は基準クロックＣref
と反転関係にある反転基準クロック／Ｃrefが入力され
る反転クロック入力端子、１２２はバッファをなすディ
ファレンシャル・インバータである。
８、図９ 図８は本発明のＰＬＬ回路の第３実施例を示す回路図で
あり、図８中、１２０は基準クロックＣrefが入力され
る基準クロック入力端子、１２１は基準クロックＣref
と反転関係にある反転基準クロック／Ｃrefが入力され
る反転クロック入力端子、１２２はバッファをなすディ
ファレンシャル・インバータである。
【００４５】また、１２３は位相周波数比較器であり、
この位相周波数比較器は、図９に示すように構成されて
おり、図中、１２４〜１３２はＮＯＲ回路、１３３、１
３４はインバータである。
この位相周波数比較器は、図９に示すように構成されて
おり、図中、１２４〜１３２はＮＯＲ回路、１３３、１
３４はインバータである。
【００４６】また、１３５、１３６はチャージ・ポンプ
回路であり、１３７〜１４０はエンハンスメント形のＭ
ＥＳＦＥＴである。
回路であり、１３７〜１４０はエンハンスメント形のＭ
ＥＳＦＥＴである。
【００４７】また、１４１〜１４４は抵抗、１４５、１
４６はコンデンサ、１４７は図５に示す電圧制御発振器
（本発明の電圧制御発振器の第２実施例）であり、抵抗
１４１〜１４４及びコンデンサ１４５、１４６は完全差
動増幅器２２とともにループ・フィルタを構成するもの
である。
４６はコンデンサ、１４７は図５に示す電圧制御発振器
（本発明の電圧制御発振器の第２実施例）であり、抵抗
１４１〜１４４及びコンデンサ１４５、１４６は完全差
動増幅器２２とともにループ・フィルタを構成するもの
である。
【００４８】また、１４８はバッファ回路、１４９はバ
ッファ回路１４７を介して供給される発振出力ＯＵＴ、
／ＯＵＴの周波数を１／ｎに分周する１／ｎ分周器であ
る。
ッファ回路１４７を介して供給される発振出力ＯＵＴ、
／ＯＵＴの周波数を１／ｎに分周する１／ｎ分周器であ
る。
【００４９】この実施例のＰＬＬ回路においても、完全
差動増幅器２２においては、その電源電圧の変動は、非
反転出力端子２５と反転出力端子２６とに同相出力とし
て現れるので、これら非反転出力端子２２と反転出力端
子２６との間の電圧差ＶＡ−ＶＢは変化しない。
差動増幅器２２においては、その電源電圧の変動は、非
反転出力端子２５と反転出力端子２６とに同相出力とし
て現れるので、これら非反転出力端子２２と反転出力端
子２６との間の電圧差ＶＡ−ＶＢは変化しない。
【００５０】したがって、この実施例のＰＬＬ回路によ
れば、電源電圧の変動に関わらず、マルチバイブレータ
７４に安定した発振動作を行わせることができるので、
安定したＰＬＬ動作を確保し、基準クロックＣrefをｎ
倍に逓倍してなる周波数の安定した発振出力ＯＵＴ、／
ＯＵＴを得ることができる。
れば、電源電圧の変動に関わらず、マルチバイブレータ
７４に安定した発振動作を行わせることができるので、
安定したＰＬＬ動作を確保し、基準クロックＣrefをｎ
倍に逓倍してなる周波数の安定した発振出力ＯＵＴ、／
ＯＵＴを得ることができる。
【００５１】使用例・・図１０ 図１０は本発明のＰＬＬ回路の第３実施例をパラレル／
シリアル変換回路に使用した例を示す回路図である。
シリアル変換回路に使用した例を示す回路図である。
【００５２】図１０中、１５１は図８に示す本発明のＰ
ＬＬ回路の第３実施例、１５２は図８に示すバッファ回
路１４８を介して本発明のＰＬＬ回路の第３実施例１５
１から出力される基準クロックＣrefをｎ倍に逓倍して
なる発振出力ＯＵＴ、／ＯＵＴを反転してなるクロック
ＣＬＫ、／ＣＬＫを生成するディファレンシャル・イン
バータである。
ＬＬ回路の第３実施例、１５２は図８に示すバッファ回
路１４８を介して本発明のＰＬＬ回路の第３実施例１５
１から出力される基準クロックＣrefをｎ倍に逓倍して
なる発振出力ＯＵＴ、／ＯＵＴを反転してなるクロック
ＣＬＫ、／ＣＬＫを生成するディファレンシャル・イン
バータである。
【００５３】また、１５３は８ビット構成のパラレル・
データＤ０〜Ｄ７が入力されるバッファ回路、１５４は
ディファレンシャル・インバータ１５２から供給される
クロックＣＬＫ、／ＣＬＫに同期して、バッファ回路１
５３から出力されるパラレル・データＤ０〜Ｄ７をシリ
アル・データに変換するパラレル／シリアル変換器であ
る。
データＤ０〜Ｄ７が入力されるバッファ回路、１５４は
ディファレンシャル・インバータ１５２から供給される
クロックＣＬＫ、／ＣＬＫに同期して、バッファ回路１
５３から出力されるパラレル・データＤ０〜Ｄ７をシリ
アル・データに変換するパラレル／シリアル変換器であ
る。
【００５４】この使用例においては、本発明のＰＬＬ回
路の第３実施例１５１から周波数の安定した発振出力Ｏ
ＵＴ、／ＯＵＴを得ることができることから、周波数の
安定したクロックＣＬＫ、／ＣＬＫを得て、これをパラ
レル／シリアル変換器１５４に供給することができるの
で、周波数の安定したシリアル・データを得ることがで
きる。
路の第３実施例１５１から周波数の安定した発振出力Ｏ
ＵＴ、／ＯＵＴを得ることができることから、周波数の
安定したクロックＣＬＫ、／ＣＬＫを得て、これをパラ
レル／シリアル変換器１５４に供給することができるの
で、周波数の安定したシリアル・データを得ることがで
きる。
【００５５】なお、上述の実施例においては、ＭＥＳＦ
ＥＴを使用して構成する場合について説明したが、この
代わりに、ＭＯＳトランジスタ、バイポーラ・トランジ
スタを使用して構成することもできる。
ＥＴを使用して構成する場合について説明したが、この
代わりに、ＭＯＳトランジスタ、バイポーラ・トランジ
スタを使用して構成することもできる。
【００５６】
【発明の効果】以上のように、本発明の電圧制御発振器
によれば、一方及び他方の入力端子間に制御電圧が供給
される完全差動増幅器の一方及び他方の出力端子に出力
される電圧を一方及び他方の電源電圧として動作する発
振器を設けるという構成を採用したことにより、電源電
圧が変動した場合においても、電圧差に変動のない２個
の電圧を電源電圧として発振器に供給することができる
ので、電源電圧の変動に関わらず、周波数の安定した発
振出力を得ることができる。
によれば、一方及び他方の入力端子間に制御電圧が供給
される完全差動増幅器の一方及び他方の出力端子に出力
される電圧を一方及び他方の電源電圧として動作する発
振器を設けるという構成を採用したことにより、電源電
圧が変動した場合においても、電圧差に変動のない２個
の電圧を電源電圧として発振器に供給することができる
ので、電源電圧の変動に関わらず、周波数の安定した発
振出力を得ることができる。
【００５７】また、本発明の電圧制御発振器によれば、
このように、電源電圧の変動に関わらず、周波数の安定
した発振出力を得ることができるので、本発明の電圧制
御発振器を搭載した集積回路の大規模化、ＰＬＬ回路の
汎用マクロ化などを行うことができるという効果も得る
ことができる。
このように、電源電圧の変動に関わらず、周波数の安定
した発振出力を得ることができるので、本発明の電圧制
御発振器を搭載した集積回路の大規模化、ＰＬＬ回路の
汎用マクロ化などを行うことができるという効果も得る
ことができる。
【００５８】また、本発明のＰＬＬ回路によれば、電源
電圧の変動に関わらず、周波数の安定した発振出力を得
ることができる本発明の電圧制御発振器を使用している
ので、電源電圧の変動に関わらず、安定したＰＬＬ動作
を確保することができる。
電圧の変動に関わらず、周波数の安定した発振出力を得
ることができる本発明の電圧制御発振器を使用している
ので、電源電圧の変動に関わらず、安定したＰＬＬ動作
を確保することができる。
【図１】本発明の電圧制御発振器の原理説明図である。
【図２】本発明のＰＬＬ回路の原理説明図である。
【図３】本発明の電圧制御発振器の第１実施例を示す回
路図である。
路図である。
【図４】本発明の電圧制御発振器の第１実施例が設ける
完全差動増幅器の構成例を示す回路図である。
完全差動増幅器の構成例を示す回路図である。
【図５】本発明の電圧制御発振器の第２実施例を示す回
路図である。
路図である。
【図６】本発明のＰＬＬ回路の第１実施例を示す回路図
である。
である。
【図７】本発明のＰＬＬ回路の第２実施例を示す回路図
である。
である。
【図８】本発明のＰＬＬ回路の第３実施例を示す回路図
である。
である。
【図９】本発明のＰＬＬ回路の第３実施例が設ける位相
周波数比較器の回路構成を示す回路図である。
周波数比較器の回路構成を示す回路図である。
【図１０】本発明のＰＬＬ回路の第３実施例の使用例を
示す回路図である。
示す回路図である。
【図１１】従来の電圧制御発振器の一例を示す回路図で
ある。
ある。
１１ 完全差動増幅器 １６ 発振器 １９、２０ インピーダンス回路
Claims (3)
- 【請求項１】一方及び他方の入力端子（１２、１３）間
に制御電圧（ＶＣ）が供給される完全差動増幅器（１
１）と、この完全差動増幅器（１１）の一方及び他方の
出力端子（１４、１５）に出力される電圧（ＶＡ、Ｖ
Ｂ）を一方及び他方の電源電圧として動作する発振器
（１６）とを備えて構成されていることを特徴とする電
圧制御発振器。 - 【請求項２】前記完全差動増幅器（１１）には帰還回路
が接続されていることを特徴とする請求項１記載の電圧
制御発振器。 - 【請求項３】一方及び他方の入力端子（１２、１３）間
に制御電圧（ＶＣ）が供給される完全差動増幅器（１
１）と、この完全差動増幅器（１１）の一方及び他方の
出力端子（１４、１５）に出力される電圧（ＶＡ、Ｖ
Ｂ）を一方及び他方の電源電圧として動作する発振器
（１６）と、前記完全差動増幅器（１１）とともにルー
プ・フィルタを構成するインピーダンス回路（１９、２
０）とを備えて構成されている電圧制御発振器を含んで
構成されていることを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11579094A JP3221231B2 (ja) | 1994-05-30 | 1994-05-30 | 電圧制御発振器及びｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11579094A JP3221231B2 (ja) | 1994-05-30 | 1994-05-30 | 電圧制御発振器及びｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321649A true JPH07321649A (ja) | 1995-12-08 |
| JP3221231B2 JP3221231B2 (ja) | 2001-10-22 |
Family
ID=14671141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11579094A Expired - Fee Related JP3221231B2 (ja) | 1994-05-30 | 1994-05-30 | 電圧制御発振器及びｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3221231B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1057309A (ja) * | 1996-04-15 | 1998-03-03 | Asahi Optical Co Ltd | 電子内視鏡に接続可能な映像信号処理装置 |
| JP2002353784A (ja) * | 2001-05-28 | 2002-12-06 | Sony Corp | 発振回路 |
| US6617933B2 (en) | 2000-09-29 | 2003-09-09 | Mitsubishi Denki Kabushiki Kaisha | VCO circuit with wide output frequency range and PLL circuit with the VCO circuit |
| JP2009100155A (ja) * | 2007-10-16 | 2009-05-07 | Sanyo Electric Co Ltd | 周波数変換回路 |
-
1994
- 1994-05-30 JP JP11579094A patent/JP3221231B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1057309A (ja) * | 1996-04-15 | 1998-03-03 | Asahi Optical Co Ltd | 電子内視鏡に接続可能な映像信号処理装置 |
| US6617933B2 (en) | 2000-09-29 | 2003-09-09 | Mitsubishi Denki Kabushiki Kaisha | VCO circuit with wide output frequency range and PLL circuit with the VCO circuit |
| JP2002353784A (ja) * | 2001-05-28 | 2002-12-06 | Sony Corp | 発振回路 |
| JP2009100155A (ja) * | 2007-10-16 | 2009-05-07 | Sanyo Electric Co Ltd | 周波数変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3221231B2 (ja) | 2001-10-22 |
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