JPH0732251B2 - Ｍｏｓ型集積回路 - Google Patents
Ｍｏｓ型集積回路Info
- Publication number
- JPH0732251B2 JPH0732251B2 JP61286857A JP28685786A JPH0732251B2 JP H0732251 B2 JPH0732251 B2 JP H0732251B2 JP 61286857 A JP61286857 A JP 61286857A JP 28685786 A JP28685786 A JP 28685786A JP H0732251 B2 JPH0732251 B2 JP H0732251B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- region
- lateral transistor
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
- Protection Of Static Devices (AREA)
Description
【発明の詳細な説明】 本発明は、厚さが500Å以下の絶縁ゲート酸化物を有す
る絶縁ゲート電界効果トランジスタ（IGFET）を具え、
集積化密度が高く且つ供給電圧が低いMOS型集積回路、
特にその偶発入力過電圧に対する保護装置に関するもの
である。
る絶縁ゲート電界効果トランジスタ（IGFET）を具え、
集積化密度が高く且つ供給電圧が低いMOS型集積回路、
特にその偶発入力過電圧に対する保護装置に関するもの
である。
この種の集積回路は、その入力インピーダンスが著しく
高く、代表的には実際上入力抵抗が1014オームより大き
く、且つ入力容量が10-12Ｆ程度でる。これがため、こ
れら集積回路は静電荷の蓄積に対して特に敏感となる欠
点を有する。この欠点は、チャンネルが短く、接合深さ
が浅く且つゲート絶縁物が薄い場合MOS型装置の集積化
密度が徐々に増大するにつれて増大するようになる。即
ち107V/cm程度の電界強度により珪素酸化物を破断する
ようになるため、高集積化装置に用いられる特に薄いゲ
ート酸化物は、25〜30Vの電圧でかかる欠点をすでに受
けるようになる。
高く、代表的には実際上入力抵抗が1014オームより大き
く、且つ入力容量が10-12Ｆ程度でる。これがため、こ
れら集積回路は静電荷の蓄積に対して特に敏感となる欠
点を有する。この欠点は、チャンネルが短く、接合深さ
が浅く且つゲート絶縁物が薄い場合MOS型装置の集積化
密度が徐々に増大するにつれて増大するようになる。即
ち107V/cm程度の電界強度により珪素酸化物を破断する
ようになるため、高集積化装置に用いられる特に薄いゲ
ート酸化物は、25〜30Vの電圧でかかる欠点をすでに受
けるようになる。
この種装置の製造、制御、組立てその他の動作中、かか
る静電荷の蓄積のため、上記大きさの過電圧を回避する
のは不可能ではないが困難である。操作者の不注意な取
り扱いにより主として偶発的に誘起されるこれらの静電
荷によって極めて高い電界を発生し、この電界によって
これら酸化物の厚さが薄い場合と同程度の確率で、集積
回路の予定し得ない区域でバイポーラ接合が降服すると
共にIGFETトランジスタのゲート酸化物が破断するよう
になる。
る静電荷の蓄積のため、上記大きさの過電圧を回避する
のは不可能ではないが困難である。操作者の不注意な取
り扱いにより主として偶発的に誘起されるこれらの静電
荷によって極めて高い電界を発生し、この電界によって
これら酸化物の厚さが薄い場合と同程度の確率で、集積
回路の予定し得ない区域でバイポーラ接合が降服すると
共にIGFETトランジスタのゲート酸化物が破断するよう
になる。
IGFETトランジスタを含むMOS型集積回路の入力過電圧に
対する保護装置は可能な過電圧を、IGFETトランジスタ
のゲート酸化物の破断電圧よりも低い値まで減衰すると
共に集積回路自体のバイポーラ接合の降服電圧まで減衰
する必要がある。
対する保護装置は可能な過電圧を、IGFETトランジスタ
のゲート酸化物の破断電圧よりも低い値まで減衰すると
共に集積回路自体のバイポーラ接合の降服電圧まで減衰
する必要がある。
入力側の過電圧は、これが時間的に繰り返されても保護
装置を損傷してはならず、従って静電荷の放電中保護装
置内で消費されるエネルギーはできるだけ減少させる必
要があり、何れにしても種種の点のエネルギー消費が最
も均等に行われ、これらの箇所に接続された部分の熱効
果が最小となるようにする必要がある。集積回路の保護
装置は総合品質および動作速度の何れをも低下させるも
のであってはならず、従って最少数の素子を用い且つ組
込まれる集積回路の基板の幾何学的面積をできるだけ最
小にして寸法を小さくする必要がある。
装置を損傷してはならず、従って静電荷の放電中保護装
置内で消費されるエネルギーはできるだけ減少させる必
要があり、何れにしても種種の点のエネルギー消費が最
も均等に行われ、これらの箇所に接続された部分の熱効
果が最小となるようにする必要がある。集積回路の保護
装置は総合品質および動作速度の何れをも低下させるも
のであってはならず、従って最少数の素子を用い且つ組
込まれる集積回路の基板の幾何学的面積をできるだけ最
小にして寸法を小さくする必要がある。
保護すべきMOS型集積回路にモノリシック集積化するに
特に好適な既知の保護装置は例えば本願人によるイタリ
ー国特許出願第26063A/80号に記載されている。
特に好適な既知の保護装置は例えば本願人によるイタリ
ー国特許出願第26063A/80号に記載されている。
この既知の保護装置は、保護すべきMOS回路のIGFETトラ
ンジスタの“ソース”および“ドレイン”領域にＮ型不
純物を同時に同一量ドープしたエミッタおよびコレクタ
と、イオン注入によりアクセプタイオン（Ｐ型不純物）
を多量に深くドープしたベースとを有するNPN型の横方
向トランジスタによって主として構成する。
ンジスタの“ソース”および“ドレイン”領域にＮ型不
純物を同時に同一量ドープしたエミッタおよびコレクタ
と、イオン注入によりアクセプタイオン（Ｐ型不純物）
を多量に深くドープしたベースとを有するNPN型の横方
向トランジスタによって主として構成する。
MPS型集積回路に形成するに好適な保護装置の可能な構
体を第１図に拡大断面で示す。第１図に示す構体はＰ型
不純物をドープした単結晶珪素の基板１を具え、この基
板に、Ｎ型不純物を多量にドープした２個の領域４およ
び５（図面にはN+で示す）を設け、これら領域間をＰ型
不純物が多量にドープされた領域３（P++）で分離す
る。
体を第１図に拡大断面で示す。第１図に示す構体はＰ型
不純物をドープした単結晶珪素の基板１を具え、この基
板に、Ｎ型不純物を多量にドープした２個の領域４およ
び５（図面にはN+で示す）を設け、これら領域間をＰ型
不純物が多量にドープされた領域３（P++）で分離す
る。
これら領域4,3および５によって２個の閉成された平行
なバイポーラ接合24および25を形成する。基板の一部分
を形成し、領域4,3および５により構成される構体に隣
接する領域２はＰ型不純物でドープするが、その不純物
濃度（P+）は基板１の不純物濃度以上且つ領域３の不純
物濃度以下とする。これら領域２および３は、夫々濃い
ハッチングおよび淡いハッチングで示すと共に二酸化珪
素の層９により完全に被覆する。次いで“P-Vapox”
（商品名）として既知の絶縁兼保護材料の追加の層を酸
化物上に設け、これにより酸化物および電極の接点区域
を除く拡散箇所を完全に被覆する。
なバイポーラ接合24および25を形成する。基板の一部分
を形成し、領域4,3および５により構成される構体に隣
接する領域２はＰ型不純物でドープするが、その不純物
濃度（P+）は基板１の不純物濃度以上且つ領域３の不純
物濃度以下とする。これら領域２および３は、夫々濃い
ハッチングおよび淡いハッチングで示すと共に二酸化珪
素の層９により完全に被覆する。次いで“P-Vapox”
（商品名）として既知の絶縁兼保護材料の追加の層を酸
化物上に設け、これにより酸化物および電極の接点区域
を除く拡散箇所を完全に被覆する。
領域４および５の電極10および11は夫々接地すると共に
入力側および保護すべき回路間の接続媒体に接続する。
第１図の構体を第２図の回路で示す。１対の平行なバイ
ポーラ接合24および25は１個のトランジスタT1を表し、
このトランジスタの領域3,4および５によってベース，
エミッタおよびコレクタを夫々示す。
入力側および保護すべき回路間の接続媒体に接続する。
第１図の構体を第２図の回路で示す。１対の平行なバイ
ポーラ接合24および25は１個のトランジスタT1を表し、
このトランジスタの領域3,4および５によってベース，
エミッタおよびコレクタを夫々示す。
このエミッタを電気的に接地し、且つコレクタをIN入力
端子に接続すると共に保護すべきIGFETトランジスタの
“ゲート”電極にも接続する。トランジスタT1のベース
は領域３に相当し、従って回路内では電極を設けず、こ
のベースは、半導体材料の本体の固有抵抗を表す抵抗RB
を経て接地する。第２図では保護すべき集積回路全体を
表すために単一のIGFETトランジスタM1を示す。
端子に接続すると共に保護すべきIGFETトランジスタの
“ゲート”電極にも接続する。トランジスタT1のベース
は領域３に相当し、従って回路内では電極を設けず、こ
のベースは、半導体材料の本体の固有抵抗を表す抵抗RB
を経て接地する。第２図では保護すべき集積回路全体を
表すために単一のIGFETトランジスタM1を示す。
常規作動状態では唯１個の信号が入力側に存在してもト
ランジスタT1はそのベース−エミッタ接合がバイアスさ
れないため導通しない。しかし入力端子INに静電荷の蓄
積により偶発的に過電圧が生ずると、コレクタ−エミッ
タ電圧がトランジスタの降服電圧以上になる際、強い電
界が発生して電子が加速され、これにより電子なだれ効
果が生ずる。従ってトランジスタT1が降服し、コレクタ
電流が急速に増大する。このコレクタ電流によってトラ
ンジスタT1のオーム性ベース抵抗（rbb′）に電圧降下
が発生してエミッタ接合を直接バイアスし得るようにな
る。これがためエミッタ領域から電荷が注入され、これ
によりコレクタ−エミッタ電圧が等条件の際、コレクタ
の全電流を増大するようになる。かくして横方向トラン
ジスタは“負性抵抗”特性を呈するようになる。
ランジスタT1はそのベース−エミッタ接合がバイアスさ
れないため導通しない。しかし入力端子INに静電荷の蓄
積により偶発的に過電圧が生ずると、コレクタ−エミッ
タ電圧がトランジスタの降服電圧以上になる際、強い電
界が発生して電子が加速され、これにより電子なだれ効
果が生ずる。従ってトランジスタT1が降服し、コレクタ
電流が急速に増大する。このコレクタ電流によってトラ
ンジスタT1のオーム性ベース抵抗（rbb′）に電圧降下
が発生してエミッタ接合を直接バイアスし得るようにな
る。これがためエミッタ領域から電荷が注入され、これ
によりコレクタ−エミッタ電圧が等条件の際、コレクタ
の全電流を増大するようになる。かくして横方向トラン
ジスタは“負性抵抗”特性を呈するようになる。
かかる“負性抵抗”の現象は、コレクタ−エミッタ電圧
（LVCED）の値が降服電圧よりも僅かに高くなる際にト
リガされて電圧VCEを急激に減少すると共に持続電圧VS
を降服電圧よりも低くなるようにする。
（LVCED）の値が降服電圧よりも僅かに高くなる際にト
リガされて電圧VCEを急激に減少すると共に持続電圧VS
を降服電圧よりも低くなるようにする。
このコレクタ−エミッタ電圧の値は、コレクタ電流が広
い範囲内で更に増大しても殆ど一定に保持される。コレ
クタ−エミッタ電圧が一定値だけ十分に増大しても或る
値の電流がエミッタおよびコレクタ間に流れることは、
“持続”（保持）現象として既知である。
い範囲内で更に増大しても殆ど一定に保持される。コレ
クタ−エミッタ電圧が一定値だけ十分に増大しても或る
値の電流がエミッタおよびコレクタ間に流れることは、
“持続”（保持）現象として既知である。
理論的に、トランジスタT1のコレクタ電極に接続された
装置により保護されるMOS集積回路に設けられたトラン
ジスタの“ゲート”電極に対し入力側が過電圧となる場
合でも、負性抵抗の現象を生ずる電圧LVCEDに等しい、
トランジスタT1の最大コレクタ−エミッタ電圧よりも大
きな電圧は供給されない。
装置により保護されるMOS集積回路に設けられたトラン
ジスタの“ゲート”電極に対し入力側が過電圧となる場
合でも、負性抵抗の現象を生ずる電圧LVCEDに等しい、
トランジスタT1の最大コレクタ−エミッタ電圧よりも大
きな電圧は供給されない。
保護トランジスタT1のコレクタ−エミッタ間の降服電圧
BVCEDはそのベース領域のアクセプタイオン濃度によっ
て決まる。
BVCEDはそのベース領域のアクセプタイオン濃度によっ
て決まる。
又、負性抵抗の現象をトリガする電圧LVCEDおよび“持
続”電圧はこのアクセプタイオン濃度およびベース領域
の幅によって決まる。
続”電圧はこのアクセプタイオン濃度およびベース領域
の幅によって決まる。
“持続”電流の値は、最終的にはpn接合の長さによって
決まる。
決まる。
ベース領域へのイオン注入によって、横方向トランジス
タT1の降服電圧および負性抵抗の現象をトリガする電圧
を正確に“ゲート”酸化物の破断電圧よりも低い値に、
および保護すべき集積回路のバイポーラ接合の降服電圧
に定めることができる。
タT1の降服電圧および負性抵抗の現象をトリガする電圧
を正確に“ゲート”酸化物の破断電圧よりも低い値に、
および保護すべき集積回路のバイポーラ接合の降服電圧
に定めることができる。
ベース領域に注入されるアクセプタイオンの量によっ
て、トランジスタのコレクタ−エミッタ電圧がコレクタ
電流の高い値によって安定化される降服電圧の値よりも
低い“持続”電圧VSの値を決めることができる。
て、トランジスタのコレクタ−エミッタ電圧がコレクタ
電流の高い値によって安定化される降服電圧の値よりも
低い“持続”電圧VSの値を決めることができる。
持続電圧VSを、保護装置が一部分を成す集積回路の供給
電圧よりも高くすることは極めて重要である。即ち、持
続電圧を供給電圧よりも低くする場合には、入力側の危
険でない程度の過電圧のため、降服電圧が限度を越える
と、フィーダが形成され従って装置が破損するまで十分
なエネルギーを供給するようになる。エネルギー消費の
観点から、不純物が多量にドープされた区域により分離
され、一方が接地された２つの平行なバイポーラ接合よ
り成るかかかる保護装置は、特にこれに極めて高い電流
が供給される際、極めて良好な特性を呈するようにな
る。この保護装置では電流が保護装置全体に沿って均等
に分布され、従って個別の点の電流密度を安全な値に制
限するようになる。
電圧よりも高くすることは極めて重要である。即ち、持
続電圧を供給電圧よりも低くする場合には、入力側の危
険でない程度の過電圧のため、降服電圧が限度を越える
と、フィーダが形成され従って装置が破損するまで十分
なエネルギーを供給するようになる。エネルギー消費の
観点から、不純物が多量にドープされた区域により分離
され、一方が接地された２つの平行なバイポーラ接合よ
り成るかかかる保護装置は、特にこれに極めて高い電流
が供給される際、極めて良好な特性を呈するようにな
る。この保護装置では電流が保護装置全体に沿って均等
に分布され、従って個別の点の電流密度を安全な値に制
限するようになる。
しかし、保護すべき回路の入力側の過電圧の波形が極め
て急峻な波面を有する場合、即ちトランジスタが極めて
迅速に作動する場合には上述した保護装置が確実に有効
となるとは限らない。
て急峻な波面を有する場合、即ちトランジスタが極めて
迅速に作動する場合には上述した保護装置が確実に有効
となるとは限らない。
本発明の目的は、供給電圧が低く且つ集積化密度が高
く、しかも過電圧に対する一層確実且つ有効な保護を行
い得るようにしたMOS型集積回路の入力側の過電圧に対
する保護装置を提供せんとするにある。
く、しかも過電圧に対する一層確実且つ有効な保護を行
い得るようにしたMOS型集積回路の入力側の過電圧に対
する保護装置を提供せんとするにある。
本発明は、第１信号入力端子と、接地接続の第２端子
と、電圧供給源に接続された第３端子と、厚さが500Å
以下のゲート絶縁酸化物を有する少なくとも１個のIGFE
T（絶縁ゲート電界効果）トランジスタと、前記信号入
力端子および前記接地接続端子に夫々接続されたコレク
タおよびエミッタ領域並びにベース領域を有する第１バ
イポーラ横方向トランジスタを含む入力過電圧に対する
保護装置とを具え、この第１バイポーラ横方向トランジ
スタのベース領域はその幅および不純物濃度が、エミッ
タおよびコレクタ間の降服電圧と第１バイポーラ横方向
トランジスタの負性抵抗現象の点弧電圧とを前記ゲート
絶縁酸化物の降服電圧の値よりも低い値および集積回路
のバイポーラ接合の降服電圧の値に保持すると共に、前
記第１バイポーラ横方向トランジスタの持続電圧を集積
回路の供給電圧の値よりも高い値に保持するような値と
なるようにした供給電圧が低く、且つ集積密度の高いMO
S型集積回路において、前記保護装置は、前記IGFETトラ
ンジスタのゲート電極に接続されたコレクタ領域、前記
接地接続端子に接続されたエミッタ領域およびベース領
域を有する第１バイポーラ横方向トランジスタと同一導
電型の第２バイポーラ横方向トランジスタを具え、この
第２トランジスタのベース領域はその不純物濃度が第２
バイポーラ横方向トランジスタのエミッタおよびコレク
タ間の降服電圧を前記第１バイポーラ横方向トランジス
タのエミッタおよびコレクタ間の降服電圧の値にほぼ等
しい値に保持するような値となるようにし、他に、前記
保護装置は、拡散領域型の抵抗を具え、この抵抗によっ
て前記第２バイポーラ横方向トランジスタのコレクタを
前記第１バイポーラ横方向トランジスタのコレクタ領域
に接続するようにしたことを特徴とする。
と、電圧供給源に接続された第３端子と、厚さが500Å
以下のゲート絶縁酸化物を有する少なくとも１個のIGFE
T（絶縁ゲート電界効果）トランジスタと、前記信号入
力端子および前記接地接続端子に夫々接続されたコレク
タおよびエミッタ領域並びにベース領域を有する第１バ
イポーラ横方向トランジスタを含む入力過電圧に対する
保護装置とを具え、この第１バイポーラ横方向トランジ
スタのベース領域はその幅および不純物濃度が、エミッ
タおよびコレクタ間の降服電圧と第１バイポーラ横方向
トランジスタの負性抵抗現象の点弧電圧とを前記ゲート
絶縁酸化物の降服電圧の値よりも低い値および集積回路
のバイポーラ接合の降服電圧の値に保持すると共に、前
記第１バイポーラ横方向トランジスタの持続電圧を集積
回路の供給電圧の値よりも高い値に保持するような値と
なるようにした供給電圧が低く、且つ集積密度の高いMO
S型集積回路において、前記保護装置は、前記IGFETトラ
ンジスタのゲート電極に接続されたコレクタ領域、前記
接地接続端子に接続されたエミッタ領域およびベース領
域を有する第１バイポーラ横方向トランジスタと同一導
電型の第２バイポーラ横方向トランジスタを具え、この
第２トランジスタのベース領域はその不純物濃度が第２
バイポーラ横方向トランジスタのエミッタおよびコレク
タ間の降服電圧を前記第１バイポーラ横方向トランジス
タのエミッタおよびコレクタ間の降服電圧の値にほぼ等
しい値に保持するような値となるようにし、他に、前記
保護装置は、拡散領域型の抵抗を具え、この抵抗によっ
て前記第２バイポーラ横方向トランジスタのコレクタを
前記第１バイポーラ横方向トランジスタのコレクタ領域
に接続するようにしたことを特徴とする。
本発明保護装置は、主としてNPN型の第１および第２横
方向トランジスタと、拡散抵抗とで構成し、これらトラ
ンジスタおよび拡散抵抗は保護すべきMOS回路と共にモ
ノリシックに集積化する。
方向トランジスタと、拡散抵抗とで構成し、これらトラ
ンジスタおよび拡散抵抗は保護すべきMOS回路と共にモ
ノリシックに集積化する。
これらトランジスタのエミッタおよびコレクタ並びに拡
散抵抗は、保護すべきMOS回路のIGFETトランジスタの
“ソース”および“ドレイン”領域にＮ型不純物を同時
且つ等量ドープして形成し、両トランジスタのベースは
イオン注入によりＰ型不純物を多量且つ深くドープして
形成する。
散抵抗は、保護すべきMOS回路のIGFETトランジスタの
“ソース”および“ドレイン”領域にＮ型不純物を同時
且つ等量ドープして形成し、両トランジスタのベースは
イオン注入によりＰ型不純物を多量且つ深くドープして
形成する。
横方向トランジスタおよび拡散抵抗は前述したイタリー
国特許願により示した処理と同一の処理によって形成し
得ると共に第１および第２トランジスタの構体は既知の
保護装置の横方向トランジスタにつき第１図で説明した
手段によって形成することができる。
国特許願により示した処理と同一の処理によって形成し
得ると共に第１および第２トランジスタの構体は既知の
保護装置の横方向トランジスタにつき第１図で説明した
手段によって形成することができる。
図面につき本発明の実施例を説明する。
第４図は集積化の観点から特に有利である本発明保護装
置の１例を拡大平面図で示す。
置の１例を拡大平面図で示す。
本発明保護装置はＰ型不純物をドープした単結晶珪素の
基板１を具え、この基板に３つの平行な領域4,5および
７を形成し、これら領域（N+）はＮ型不純物を多量にド
ープし、且つ２つの領域３′および６′並びに肉薄領域
８′をにより互いに分離する。２つの領域３′および
６′はＰ型不純物を多量にドープした領域（P++）で構
成し、領域８′はＮ型不純物を多量にドープした領域
（N+）で構成し、これにより領域４′を領域７′に接続
する。領域４′および７′は第１横方向トランジスタの
コレクタおよび第２横方向トランジスタのコレクタを夫
々構成し、領域５′によって相互接続されたエミッタを
構成する。領域４′,5′および７′間に位置する領域
３′および６′（これら領域は第４図に点線で示すよう
に領域４′,5′および７′の下側に部分的に位置する）
によって第１および第２横方向トランジスタのベースを
夫々構成する。
基板１を具え、この基板に３つの平行な領域4,5および
７を形成し、これら領域（N+）はＮ型不純物を多量にド
ープし、且つ２つの領域３′および６′並びに肉薄領域
８′をにより互いに分離する。２つの領域３′および
６′はＰ型不純物を多量にドープした領域（P++）で構
成し、領域８′はＮ型不純物を多量にドープした領域
（N+）で構成し、これにより領域４′を領域７′に接続
する。領域４′および７′は第１横方向トランジスタの
コレクタおよび第２横方向トランジスタのコレクタを夫
々構成し、領域５′によって相互接続されたエミッタを
構成する。領域４′,5′および７′間に位置する領域
３′および６′（これら領域は第４図に点線で示すよう
に領域４′,5′および７′の下側に部分的に位置する）
によって第１および第２横方向トランジスタのベースを
夫々構成する。
肉薄領域８′によって拡散抵抗を構成し、これにより両
横方向トランジスタのコレクタを夫々接続する。
横方向トランジスタのコレクタを夫々接続する。
かようにして領域３′および６′を比較的薄い二酸化珪
素層により被覆して第１図の既知の装置のように横方向
トランジスタを構成することによって保護装置を完成す
る。この二酸化珪素層は一般に領域７′および８′の上
に設ける。絶縁兼保護材料（P-Vapox）の追加の層によ
って酸化物および電極の接点区域を除く拡散部を完全に
被覆する。
素層により被覆して第１図の既知の装置のように横方向
トランジスタを構成することによって保護装置を完成す
る。この二酸化珪素層は一般に領域７′および８′の上
に設ける。絶縁兼保護材料（P-Vapox）の追加の層によ
って酸化物および電極の接点区域を除く拡散部を完全に
被覆する。
実際上、保護装置には第1,第２および第３電極（第３図
には示さない）を設けてこれら電極により拡散領域４′
を拡散領域５′および７′に夫接続する。
には示さない）を設けてこれら電極により拡散領域４′
を拡散領域５′および７′に夫接続する。
又、絶縁物より成る拡散領域を設けることもできる。
保護装置は、第１および第３電極によって保護すべき集
積回路の入力端子と保護すべき集積回路の諸部分との間
に接続すると共に集積回路の第２電極によって電気的に
接地する。
積回路の入力端子と保護すべき集積回路の諸部分との間
に接続すると共に集積回路の第２電極によって電気的に
接地する。
第４図に示す構体は、第３図に示す回路によって表わす
ことができる。
ことができる。
この回路は、領域４′,3′および５′を夫々コレクタ，
ベースおよびエミッタとするNPN型の第１バイボーラト
ランジスタT1′と、領域７′,6′および５′を夫々コレ
クタ，ベースおよびエミッタとするNPN型の第２バイポ
ーラトランジスタT2′と、拡散領域８′により構成され
る抵抗Ｒ′とを具える。
ベースおよびエミッタとするNPN型の第１バイボーラト
ランジスタT1′と、領域７′,6′および５′を夫々コレ
クタ，ベースおよびエミッタとするNPN型の第２バイポ
ーラトランジスタT2′と、拡散領域８′により構成され
る抵抗Ｒ′とを具える。
トランジスタT1′のコレクタ端子およびトランジスタ
T2′のコレクタ端子は、これらの間に抵抗Ｒ′を介挿す
ると共に保護すべき回路の入力端子IN′に接続し、且つ
この回路に設けられるIGFETトランジスタのゲート電極
に接続する。これらトランジスタT1′およびT2′は保護
すべき回路と共に集積化する。第４図は保護すべき集積
回路全体を表わす単一のIGFETトランジスタM1を示し、
図中拡散抵抗にはＲ′の記号を付す。
T2′のコレクタ端子は、これらの間に抵抗Ｒ′を介挿す
ると共に保護すべき回路の入力端子IN′に接続し、且つ
この回路に設けられるIGFETトランジスタのゲート電極
に接続する。これらトランジスタT1′およびT2′は保護
すべき回路と共に集積化する。第４図は保護すべき集積
回路全体を表わす単一のIGFETトランジスタM1を示し、
図中拡散抵抗にはＲ′の記号を付す。
両トランジスタT1′およびT2′のベースは領域３′およ
び６′に相当し、従って回路には電極を設けないが、こ
れらベースは、半導体材料の基板１の固有抵抗を表わす
第１抵抗Ｒ′B1および第２抵抗Ｒ′B2を経て夫々接地す
る。
び６′に相当し、従って回路には電極を設けないが、こ
れらベースは、半導体材料の基板１の固有抵抗を表わす
第１抵抗Ｒ′B1および第２抵抗Ｒ′B2を経て夫々接地す
る。
同様に、拡散抵抗Ｒ′および接地点間に、半導体材料の
固有抵抗を表わす第３抵抗Ｒ′B3を設ける。
固有抵抗を表わす第３抵抗Ｒ′B3を設ける。
これら抵抗の値は、拡散領域の幾何学的形状に依存する
と共に集積回路の物理的パラメータおよび電気的パラメ
ータに依存する。
と共に集積回路の物理的パラメータおよび電気的パラメ
ータに依存する。
又、拡散抵抗Ｒ′の値は、予定電圧のスレシホルド値に
よって決めると共に、横方向トランジスタT1′および
T2′並びに集積回路の他の素子に関するパラメータの全
部によって決める必要がある。現時点ではその寸法決め
を経験によつても行っている。
よって決めると共に、横方向トランジスタT1′および
T2′並びに集積回路の他の素子に関するパラメータの全
部によって決める必要がある。現時点ではその寸法決め
を経験によつても行っている。
本発明保護装置では集積回路の入力端子IN′に直接接続
されたトランジスタT1′は、第１図に示す保護装置を構
成する横方向トランジスタの物理的特性寸法および動作
形式に正確に一致する。
されたトランジスタT1′は、第１図に示す保護装置を構
成する横方向トランジスタの物理的特性寸法および動作
形式に正確に一致する。
従って拡散抵抗Ｒ′を有することを特徴とする本発明に
よる第２トランジスタT2′によって、拡散抵抗により減
衰されるも保護すべきMOS回路のIGFETトランジスタの
“ゲート”酸化物を破壊する入力側の過電圧の迅速な過
渡中保護トランジスタT1′に大きな電圧ピークが通るの
を阻止する。
よる第２トランジスタT2′によって、拡散抵抗により減
衰されるも保護すべきMOS回路のIGFETトランジスタの
“ゲート”酸化物を破壊する入力側の過電圧の迅速な過
渡中保護トランジスタT1′に大きな電圧ピークが通るの
を阻止する。
この第２トランジスタT2′が、第１トランジスタの要求
全部を必ずしも満足する必要はなく、実際上肉薄酸化物
および保護すべき回路のバイポーラ接合の降服電圧以下
および第１トランジスタT1′の降服電圧以上の降服電圧
を有するだけで十分である。
全部を必ずしも満足する必要はなく、実際上肉薄酸化物
および保護すべき回路のバイポーラ接合の降服電圧以下
および第１トランジスタT1′の降服電圧以上の降服電圧
を有するだけで十分である。
第４図から明らかなようにトランジスタT2′の幾何学的
寸法はトランジスタT1′の幾何学的寸法よりも著しく小
さい。その理由はトランジスタT2′が耐電流性を大きく
する必要はなく、しかも何れの場合もその作動が短時間
に限定されるからである。
寸法はトランジスタT1′の幾何学的寸法よりも著しく小
さい。その理由はトランジスタT2′が耐電流性を大きく
する必要はなく、しかも何れの場合もその作動が短時間
に限定されるからである。
これがため集積化占有面積に対する価格は、第１図に示
す保護装置の場合に比較して左程増大しない。
す保護装置の場合に比較して左程増大しない。
本発明によれば、拡散抵抗Ｒ′は実際上基板近くにバイ
ポーラ接合が存在するように形成され、例えば多結晶材
料に形成されるものではない。かようにして第３図に示
すように遅延線の効果と基板に向かうダイオードの効果
とを重畳して接地点方向の過電圧中電流を良好に配分す
ることができる。この抵抗の大きさは第３図から明らか
なように著しく制限され、従って価格は増大しない。そ
の理由はこの抵抗を２個の横方向トランジスタのエミッ
タおよびコレクタ領域と同時に形成することができるか
らである。
ポーラ接合が存在するように形成され、例えば多結晶材
料に形成されるものではない。かようにして第３図に示
すように遅延線の効果と基板に向かうダイオードの効果
とを重畳して接地点方向の過電圧中電流を良好に配分す
ることができる。この抵抗の大きさは第３図から明らか
なように著しく制限され、従って価格は増大しない。そ
の理由はこの抵抗を２個の横方向トランジスタのエミッ
タおよびコレクタ領域と同時に形成することができるか
らである。
上述した所から明らかなように本発明によれば構成が簡
単で、集積化の観点から経済的であり、且つ既知の保護
装置を著しく改善し得るようにしたMOS型集積回路を提
供することができる。
単で、集積化の観点から経済的であり、且つ既知の保護
装置を著しく改善し得るようにしたMOS型集積回路を提
供することができる。
本発明は、上述した例にのみ限定されるものではなく、
要旨を変更しない範囲内で種々の変形を加えることがで
きる。
要旨を変更しない範囲内で種々の変形を加えることがで
きる。
例えばアクセス不可能なベースを有する第２横方向トラ
ンジスタにより得られる場合と同程度の均等な大電流を
確保するのが左程重要でない場合には第３図の回路のト
ランジスタT2′の代わりにツェナーダイオードを設ける
ことができる。
ンジスタにより得られる場合と同程度の均等な大電流を
確保するのが左程重要でない場合には第３図の回路のト
ランジスタT2′の代わりにツェナーダイオードを設ける
ことができる。
この場合にはダイオードの陽極を第４図の基板１とし、
且つ横方向トランジスタT1′のエミッタおよびコレクタ
間に降服電圧を生ぜしめる場合と同様のイオン注入によ
ってダイオードの降服電圧を決めるようにする。
且つ横方向トランジスタT1′のエミッタおよびコレクタ
間に降服電圧を生ぜしめる場合と同様のイオン注入によ
ってダイオードの降服電圧を決めるようにする。
第１図は従来の保護装置を示す拡大断面図、 第２図は同じくその等価回路図、 第３図は本発明MOS型集積回路の保護装置を示す回路
図、 第４図は第３図の保護装置を集積化したMOS型集積回路
の平面図である。 １……基板 ２〜5,3′〜７′……半導体領域 ８′……肉薄領域、９……二酸化珪素層 10,11……電極、24,25……バイポーラ接合 T1′，T2′……横方向トランジスタ Ｒ′……拡散抵抗、M1……IGFET
図、 第４図は第３図の保護装置を集積化したMOS型集積回路
の平面図である。 １……基板 ２〜5,3′〜７′……半導体領域 ８′……肉薄領域、９……二酸化珪素層 10,11……電極、24,25……バイポーラ接合 T1′，T2′……横方向トランジスタ Ｒ′……拡散抵抗、M1……IGFET
Claims (2)
- 【請求項１】第１信号入力端子（IN′）と、接地接続の
第２端子と、電圧供給源に接続された第３端子と、厚さ
が500Å以下のゲート絶縁酸化物を有する少なくとも１
個のIGFET（絶縁ゲート電界効果）トランジスタと、前
記信号入力端子（IN′）および前記接地接続端子に夫々
接続されたコレクタおよびエミッタ領域並びにベース領
域を有する第１バイポーラ横方向トランジスタ（T1′）
を含む入力過電圧に対する保護装置とを具え、この第１
バイポーラ横方向トランジスタのベース領域はその幅お
よび不純物濃度が、エミッタおよびコレクタ間の降服電
圧と第１バイポーラ横方向トランジスタ（T1′）の負性
抵抗（LVCEO）現象の点弧電圧とを前記ゲート絶縁酸化
物の降服電圧の値よりも低い値および集積回路のバイポ
ーラ接合の降服電圧の値に保持すると共に、前記第１バ
イポーラ横方向トランジスタ（T1′）の持続電圧を集積
回路の供給電圧の値よりも高い値に保持するような値と
なるようにした供給電圧が低く、且つ集積密度の高いMO
S型集積回路において、前記保護装置は、前記IGFETトラ
ンジスタのゲート電極に接続されたコレクタ領域、前記
接地接続端子に接続されたエミッタ領域およびベース領
域を有する第１バイポーラ横方向トランジスタ（T1′）
と同一導電型の第２バイポーラ横方向トランジスタ
（T2′）を具え、この第２トランジスタのベース領域は
その不純物濃度が第２バイポーラ横方向トランジスタ
（T2′）のエミッタおよびコレクタ間の降服電圧を前記
第１バイポーラ横方向トランジスタ（T1′）のエミッタ
およびコレクタ間の降服電圧の値にほぼ等しい値に保持
するような値となるようにし、他に、前記保護装置は、
拡散領域型の抵抗を具え、この抵抗によって前記第２バ
イポーラ横方向トランジスタ（T2′）のコレクタを前記
第１バイポーラ横方向トランジスタ（T1′）のコレクタ
領域に接続するようにしたことを特徴とするMOS型集積
回路。 - 【請求項２】第１信号入力端子（IN′）と、接地接続の
第２端子と、電圧供給源に接続された第３端子と、厚さ
が500Å以下のゲート絶縁酸化物を有する少なくとも１
個のIGFET（絶縁ゲート電界効果）トランジスタと、前
記信号入力端子（IN′）および前記接地接続端子に夫々
接続されたコレクタおよびエミッタ領域並びにベース領
域を有するバイポーラ横方向トランジスタ（Ｔ′１）を
含む入力過電圧に対する保護装置とを具え、このバイポ
ーラ横方向トランジスタのベース領域はその幅および不
純物濃度が、エミッタおよびコレクタ間の降服電圧とバ
イポーラ横方向トランジスタ（T1′）の負性抵抗（LV
CEO）現象の点弧電圧とを前記ゲート絶縁酸化物の降服
電圧の値よりも低い値および集積回路のバイポーラ接合
の降服電圧の値に保持すると共に、前記バイポーラ横方
向トランジスタ（T1′）の持続電圧を集積回路の供給電
圧の値よりも高い値に保持するような値となるようにし
た供給電圧が低く、且つ集積密度の高いMOS型集積回路
において、前記保護装置は、前記接地接続端子に接続さ
れた第１領域および第２領域を有するツェナーダイオー
ドを具え、この第２領域は、前記バイポーラ横方向トラ
ンジスタ（T1′）のコレクタ領域の導電型と同一導電型
且つ前記IGFETトランジスタのゲート電極に接続された
ダイオードの第１領域の導電型とは反対導電型として、
このダイオードの降服電圧の値をバイポーラ横方向トラ
ンジスタ（T1′）のエミッタおよびコレクタ間の降服電
圧の値にほぼ等しくし、他に前記保護装置は、拡散領域
型の抵抗を具え、この抵抗によって前記ダイオードの第
２領域を前記バイポーラ横方向トランジスタ（T1′）の
コレクタ領域に接続するようにしたことを特徴とするMO
S型集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT23077/85A IT1186227B (it) | 1985-12-03 | 1985-12-03 | Dispositivo di protezione contro le sovratensioni in ingresso per un circuito integrato di tipo mos |
| IT23077A/85 | 1985-12-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62183184A JPS62183184A (ja) | 1987-08-11 |
| JPH0732251B2 true JPH0732251B2 (ja) | 1995-04-10 |
Family
ID=11203526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61286857A Expired - Fee Related JPH0732251B2 (ja) | 1985-12-03 | 1986-12-03 | Ｍｏｓ型集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0225586A1 (ja) |
| JP (1) | JPH0732251B2 (ja) |
| IT (1) | IT1186227B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105472B2 (ja) * | 1988-07-29 | 1995-11-13 | 株式会社東芝 | 入力保護回路 |
| JPH02119262A (ja) * | 1988-10-28 | 1990-05-07 | Toshiba Corp | 半導体装置 |
| GB8911360D0 (en) * | 1989-05-17 | 1989-07-05 | Sarnoff David Res Center | Electronic charge protection devices |
| BE1007672A3 (nl) * | 1993-10-27 | 1995-09-12 | Philips Electronics Nv | Hoogfrequent halfgeleiderinrichting met beveiligingsinrichting. |
| EP0688054A3 (en) * | 1994-06-13 | 1996-06-05 | Symbios Logic Inc | Protective structure for an integrated circuit semiconductor arrangement against electrostatic discharge |
| JP2822915B2 (ja) * | 1995-04-03 | 1998-11-11 | 日本電気株式会社 | 半導体装置 |
| EP0851552A1 (en) * | 1996-12-31 | 1998-07-01 | STMicroelectronics S.r.l. | Protection ciruit for an electric supply line in a semiconductor integrated device |
| TW469622B (en) * | 1999-09-13 | 2001-12-21 | Koninkl Philips Electronics Nv | Semiconductor device with ESD protection |
| CN107869932B (zh) * | 2017-11-21 | 2020-03-17 | 西安航天动力技术研究所 | 一种用于发控设备的mos管式点火电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1150062B (it) * | 1980-11-19 | 1986-12-10 | Ates Componenti Elettron | Protezione di ingresso per circuito integrato di tipo mos, a bassa tensione di alimentazione e ad alta densita' di integrazione |
| JPS5992557A (ja) * | 1982-11-18 | 1984-05-28 | Nec Corp | 入力保護回路付半導体集積回路 |
| JPS6010765A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 半導体装置 |
| JPS60128653A (ja) * | 1983-12-16 | 1985-07-09 | Hitachi Ltd | 半導体集積回路装置 |
-
1985
- 1985-12-03 IT IT23077/85A patent/IT1186227B/it active
-
1986
- 1986-12-02 EP EP86116742A patent/EP0225586A1/en not_active Withdrawn
- 1986-12-03 JP JP61286857A patent/JPH0732251B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62183184A (ja) | 1987-08-11 |
| IT8523077A0 (it) | 1985-12-03 |
| IT1186227B (it) | 1987-11-18 |
| EP0225586A1 (en) | 1987-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5850095A (en) | ESD protection circuit using zener diode and interdigitated NPN transistor | |
| US5072273A (en) | Low trigger voltage SCR protection device and structure | |
| US7215005B2 (en) | Bipolar ESD protection structure | |
| US4131908A (en) | Semiconductor protection device having a bipolar lateral transistor | |
| US5274262A (en) | SCR protection structure and circuit with reduced trigger voltage | |
| US6667500B2 (en) | Semiconductor device and method for protecting such device from a reversed drain voltage | |
| JP2642904B2 (ja) | 入出力端子での静電気放電に対してｍｏｓ集積回路を保護する装置 | |
| US5594266A (en) | Integrated circuit (IC) with a two-terminal diode device to protect metal-oxide-metal capacitors from ESD damage | |
| US5717559A (en) | Input/output protection device for use in semiconductor device | |
| US5701024A (en) | Electrostatic discharge (ESD) protection structure for high voltage pins | |
| JP3590706B2 (ja) | 半導体装置の保護素子 | |
| JPH0230584B2 (ja) | ||
| EP0103306B1 (en) | Semiconductor protective device | |
| US5274524A (en) | Programmable protection circuit and its monolithic manufacturing | |
| US5440151A (en) | Electrostatic discharge protection device for MOS integrated circuits | |
| JPH11168183A (ja) | 半導体集積回路及び保護素子の使用方法 | |
| JPH0732251B2 (ja) | Ｍｏｓ型集積回路 | |
| EP0768713A2 (en) | Circuit including protection means | |
| JP2965264B2 (ja) | 低電圧でトリガされるスナップバック装置 | |
| US7023029B1 (en) | Complementary vertical SCRs for SOI and triple well processes | |
| JPS626662B2 (ja) | ||
| EP0472592B1 (en) | Low trigger voltage scr protection device and structure | |
| EP0730300B1 (en) | Device for the protection of an integrated circuit against electrostatic discharges | |
| JP2505653B2 (ja) | 電圧ストレス変更可能なｅｓｄ保護構造 | |
| JP2004335634A (ja) | Ｅｓｄ保護ダイオード |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |