JPH0732465B2 - 同期信号検出回路 - Google Patents
同期信号検出回路Info
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- JPH0732465B2 JPH0732465B2 JP60165070A JP16507085A JPH0732465B2 JP H0732465 B2 JPH0732465 B2 JP H0732465B2 JP 60165070 A JP60165070 A JP 60165070A JP 16507085 A JP16507085 A JP 16507085A JP H0732465 B2 JPH0732465 B2 JP H0732465B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えばMUSE方式の高品位テレビジョンに用
いて好適な同期信号検出回路に関する。
いて好適な同期信号検出回路に関する。
この発明は、例えばMUSE方式の高品位テレビジョン信号
に挿入されているフレームパルスを検出する同期信号検
出回路において、EX−ORゲート及びANDゲートを用い
て、クロック幅ｎだけ遅延させた信号により、クロック
幅がｎであるかどうかを検出すると共に、逆相の関係に
ある第１及び第２のフレームパルスの存在を検出し、更
に、フレームパルスパターンのデューティ比が変化して
いる場合には、ANDゲートの出力をシフトレジスタによ
り遅延させ、ANDゲートの出力とシフトレジスタの出力
をORゲートに供給し、デューティ比が変化していてもフ
レームパルスが安定して検出できるようにし、このORゲ
ートの出力のパルス幅を検出してフレーム同期信号を出
力するようにしたものである。
に挿入されているフレームパルスを検出する同期信号検
出回路において、EX−ORゲート及びANDゲートを用い
て、クロック幅ｎだけ遅延させた信号により、クロック
幅がｎであるかどうかを検出すると共に、逆相の関係に
ある第１及び第２のフレームパルスの存在を検出し、更
に、フレームパルスパターンのデューティ比が変化して
いる場合には、ANDゲートの出力をシフトレジスタによ
り遅延させ、ANDゲートの出力とシフトレジスタの出力
をORゲートに供給し、デューティ比が変化していてもフ
レームパルスが安定して検出できるようにし、このORゲ
ートの出力のパルス幅を検出してフレーム同期信号を出
力するようにしたものである。
走査線の数が1125本とされた高品位テレビジョン方式の
帯域圧縮伝送方式として、MUSE方式が提案されている。
このMUSE方式の高品位テレビジョンでは、第６図に示す
ように、垂直ブランキング区間の605ラインと606ライン
の夫々に、互いに逆相でパルス幅が４伝送クロック分の
フレームパルスが17.5ペア分挿入されている。このフレ
ームパルスを検出することにより、水平同期信号が検出
できる。
帯域圧縮伝送方式として、MUSE方式が提案されている。
このMUSE方式の高品位テレビジョンでは、第６図に示す
ように、垂直ブランキング区間の605ラインと606ライン
の夫々に、互いに逆相でパルス幅が４伝送クロック分の
フレームパルスが17.5ペア分挿入されている。このフレ
ームパルスを検出することにより、水平同期信号が検出
できる。
第７図は、MUSE方式の高品位テレビジョンに従来用いら
れていたフレームパルス検出回路の一例を示すものであ
る。
れていたフレームパルス検出回路の一例を示すものであ
る。
第７図において、51が入力端子を示し、入力端子51にデ
ィジタル化されたMUSE方式の高品位テレビジョン信号が
供給される。このテレビジョン信号がEX−ORゲート54及
び55の一方の入力端子に供給されると共に、４伝送クロ
ック遅延回路52及び1H遅延回路53を夫々介して、EX−OR
ゲート54及び55の他方の入力端子に供給される。EX−OR
ゲート54及び55の出力がANDゲート56に供給される。AND
ゲート56の出力がカウントイネーブル信号としてカウン
タ57に供給される。カウンタ57には４伝送クロックの幅
のパルス17.5ペア分のパルス幅のデータがプリセットさ
れている。カウンタ57には、端子58からクロックが供給
される。カウンタ57のキャリー出力が出力端子59から導
出される。
ィジタル化されたMUSE方式の高品位テレビジョン信号が
供給される。このテレビジョン信号がEX−ORゲート54及
び55の一方の入力端子に供給されると共に、４伝送クロ
ック遅延回路52及び1H遅延回路53を夫々介して、EX−OR
ゲート54及び55の他方の入力端子に供給される。EX−OR
ゲート54及び55の出力がANDゲート56に供給される。AND
ゲート56の出力がカウントイネーブル信号としてカウン
タ57に供給される。カウンタ57には４伝送クロックの幅
のパルス17.5ペア分のパルス幅のデータがプリセットさ
れている。カウンタ57には、端子58からクロックが供給
される。カウンタ57のキャリー出力が出力端子59から導
出される。
入力端子51に４伝送クロック幅でデューティ比50％のパ
ルス信号が供給されると、EX−ORゲート54の出力がハイ
レベルになる。入力端子51にライン毎に反転したパルス
が供給されると、EX−ORゲート55の出力がハイレベルに
なる。605ラインと606ラインに挿入されているフレーム
パルスは、互いに逆相でパルス幅が４伝送クロック分の
パルスであるから、入力端子51にフレームパルスが供給
されると、EX−ORゲート54及び55の出力が共にハイレベ
ルになり、ANDゲート56の出力がハイレベルになる。AND
ゲート56の出力がハイレベルになると、カウンタ57がカ
ウントイネーブル状態となる。カウンタ57で端子58に供
給されるクロックによりプリセットされていたデータが
カウントされ、ANDゲート56の出力のハイレベルの長さ
が所定の長さ即ち４伝送クロックの幅のパルス17.5ペア
分かどうかが検出される。ANDゲート56の出力のハイレ
ベルの長さが所定の長さであれば、カウンタ57からキャ
リーが出力され、これによりフレームパルスが検出され
る。
ルス信号が供給されると、EX−ORゲート54の出力がハイ
レベルになる。入力端子51にライン毎に反転したパルス
が供給されると、EX−ORゲート55の出力がハイレベルに
なる。605ラインと606ラインに挿入されているフレーム
パルスは、互いに逆相でパルス幅が４伝送クロック分の
パルスであるから、入力端子51にフレームパルスが供給
されると、EX−ORゲート54及び55の出力が共にハイレベ
ルになり、ANDゲート56の出力がハイレベルになる。AND
ゲート56の出力がハイレベルになると、カウンタ57がカ
ウントイネーブル状態となる。カウンタ57で端子58に供
給されるクロックによりプリセットされていたデータが
カウントされ、ANDゲート56の出力のハイレベルの長さ
が所定の長さ即ち４伝送クロックの幅のパルス17.5ペア
分かどうかが検出される。ANDゲート56の出力のハイレ
ベルの長さが所定の長さであれば、カウンタ57からキャ
リーが出力され、これによりフレームパルスが検出され
る。
フレームパルスは、本来デューティ比50％の方形波であ
る。ところが、周波数特性が十分でないため、伝送され
るフレームパルスは、第８図に示すような完全な方形波
ではなくなる。入力信号のクランプレベルが変化した
り、波形にジッターが含まれていたりすると、そのスラ
イスレベルが変わる。第８図に示す波形において、スラ
イスレベルがS1〜S5に変化すると、第９図Ａ〜第９図Ｅ
に夫々示すように、これに伴ってデューティ比が変化す
る。したがって、フレームパルスの波形が変わると、デ
ューティ比の異なったフレームパルスが入力端子51に供
給されるものとなる。
る。ところが、周波数特性が十分でないため、伝送され
るフレームパルスは、第８図に示すような完全な方形波
ではなくなる。入力信号のクランプレベルが変化した
り、波形にジッターが含まれていたりすると、そのスラ
イスレベルが変わる。第８図に示す波形において、スラ
イスレベルがS1〜S5に変化すると、第９図Ａ〜第９図Ｅ
に夫々示すように、これに伴ってデューティ比が変化す
る。したがって、フレームパルスの波形が変わると、デ
ューティ比の異なったフレームパルスが入力端子51に供
給されるものとなる。
第７図に示す従来のフレームパルス検出回路は、４伝送
クロック遅延回路52及びEX−ORゲート54により、パルス
幅が４伝送クロック分であるかどうかを検出することに
より、フレームパルスを検出する構成とされている。こ
のため、デューティ比が変わり、パルス幅が変わってし
まうと、フレームパルスが供給されている間でも、EX−
ORゲート56の出力がハイレベルに維持されなくなり、フ
レームパルスが検出できなくなってしまうという問題が
ある。
クロック遅延回路52及びEX−ORゲート54により、パルス
幅が４伝送クロック分であるかどうかを検出することに
より、フレームパルスを検出する構成とされている。こ
のため、デューティ比が変わり、パルス幅が変わってし
まうと、フレームパルスが供給されている間でも、EX−
ORゲート56の出力がハイレベルに維持されなくなり、フ
レームパルスが検出できなくなってしまうという問題が
ある。
したがって、この発明の目的は、フレームパルスのデュ
ーティ比が変化してもフレームパルスを正しく検出でき
る同期信号検出回路を提供することにある。
ーティ比が変化してもフレームパルスを正しく検出でき
る同期信号検出回路を提供することにある。
この発明は、デューティ比が50％でクロック幅ｎの第１
のフレームパルスと第１のフレームパルスと等しいクロ
ック幅及びデューティ比で第１のフレームパルスと逆相
の第２のフレームパルスとが挿入された伝送信号からフ
レーム同期信号を検出する同期信号検出回路において、 伝送信号及びクロック幅ｎだけ遅延された伝送信号が供
給される第１のEX−ORゲート14と、第１のフレームパル
スと第２のフレームパルスとの両者が存在することを検
出する第２のEX−ORゲート15と、第１のEX−ORゲート14
及び第２のEX−ORゲート15の出力が供給されるANDゲー
ト16と、ANDゲート16の出力を所定量だけ遅延させる遅
延回路18と、ANDゲート16の出力と遅延回路18の出力が
供給されるORゲート17とを備え、ORゲート17の出力パル
ス幅を検出して、所定のパルス幅のときフレーム同期信
号を出力するようにしたことを特徴とする同期信号検出
回路である。
のフレームパルスと第１のフレームパルスと等しいクロ
ック幅及びデューティ比で第１のフレームパルスと逆相
の第２のフレームパルスとが挿入された伝送信号からフ
レーム同期信号を検出する同期信号検出回路において、 伝送信号及びクロック幅ｎだけ遅延された伝送信号が供
給される第１のEX−ORゲート14と、第１のフレームパル
スと第２のフレームパルスとの両者が存在することを検
出する第２のEX−ORゲート15と、第１のEX−ORゲート14
及び第２のEX−ORゲート15の出力が供給されるANDゲー
ト16と、ANDゲート16の出力を所定量だけ遅延させる遅
延回路18と、ANDゲート16の出力と遅延回路18の出力が
供給されるORゲート17とを備え、ORゲート17の出力パル
ス幅を検出して、所定のパルス幅のときフレーム同期信
号を出力するようにしたことを特徴とする同期信号検出
回路である。
フレームパルスのデューティ比が50％のときには、フレ
ームパルスが検出されると、EX−ORゲート14及びEX−OR
ゲート15の出力がハイレベルとなり、ANDゲート16の出
力がハイレベルに維持される。フレームパルスのデュー
ティ比が50％でなくなると、EX−ORゲート14の出力がハ
イレベルに維持されなくなり、デューティ比の変化分に
対応したパルス幅の出力が現れる。また、EX−ORゲート
15からは、ハイレベルの出力が常に得られる。EX−ORゲ
ート14及び15の出力がANDゲート16に供給され、このAND
ゲート16の出力が遅延回路18でデューティ比の変化分に
対応してシフトされる。これにより、デューティ比が変
化しても、ORゲート17からは、フレームパルスが検出さ
れている間、出力がハイレベルに維持される。
ームパルスが検出されると、EX−ORゲート14及びEX−OR
ゲート15の出力がハイレベルとなり、ANDゲート16の出
力がハイレベルに維持される。フレームパルスのデュー
ティ比が50％でなくなると、EX−ORゲート14の出力がハ
イレベルに維持されなくなり、デューティ比の変化分に
対応したパルス幅の出力が現れる。また、EX−ORゲート
15からは、ハイレベルの出力が常に得られる。EX−ORゲ
ート14及び15の出力がANDゲート16に供給され、このAND
ゲート16の出力が遅延回路18でデューティ比の変化分に
対応してシフトされる。これにより、デューティ比が変
化しても、ORゲート17からは、フレームパルスが検出さ
れている間、出力がハイレベルに維持される。
以下、この発明の一実施例について、図面を参照して説
明する。
明する。
第２図はこの発明が適用されるMUSE方式の高品位テレビ
ジョン受信装置の一例を示すものである。第２図におい
て１が入力端子を示し、MUSE方式の高品位テレビジョン
信号が入力端子１からクランプ回路２に供給される。ク
ランプ回路２でこのテレビジョン信号が所定レベルにク
ランプされる。クランプ回路２の出力がA/Dコンバータ
３に供給され、ディジタル化される。
ジョン受信装置の一例を示すものである。第２図におい
て１が入力端子を示し、MUSE方式の高品位テレビジョン
信号が入力端子１からクランプ回路２に供給される。ク
ランプ回路２でこのテレビジョン信号が所定レベルにク
ランプされる。クランプ回路２の出力がA/Dコンバータ
３に供給され、ディジタル化される。
MUSE方式の高品位テレビジョン信号中には、垂直ブラン
キング区間の605ライン目と606ライン目に、第３図に示
すようにパルス幅４伝送クロック分のパルス17.5ペア分
からなるフレームパルスFPが挿入されている。605ライ
ン目のフレームパルスFPと606ライン目のフレームパル
スFPとは互いに逆相である。フレームパルスFPから所定
時間後に第３図に示すように水平同期信号HDが現れる。
したがって、フレームパルスFPが検出できれば、これに
より水平同期信号HDが検出できる。
キング区間の605ライン目と606ライン目に、第３図に示
すようにパルス幅４伝送クロック分のパルス17.5ペア分
からなるフレームパルスFPが挿入されている。605ライ
ン目のフレームパルスFPと606ライン目のフレームパル
スFPとは互いに逆相である。フレームパルスFPから所定
時間後に第３図に示すように水平同期信号HDが現れる。
したがって、フレームパルスFPが検出できれば、これに
より水平同期信号HDが検出できる。
A/Dコンバータ３の出力がコンパレータ４に供給される
と共に、水平同期信号検出回路６を介してMUSEデコーダ
７に供給される。コンパレータ４には、例えば８ビット
の中央値「10000000」がスレシュホールド値として設定
されている。コンパレータ４でA/Dコンバータ３の出力
が８ビットの中央値でスライスされ、コンパレータ４の
出力がフレームパルス検出回路５に供給される。フレー
ムパルス検出回路５により、入力されるテレビジョン信
号中のフレームパルスFPが検出される。
と共に、水平同期信号検出回路６を介してMUSEデコーダ
７に供給される。コンパレータ４には、例えば８ビット
の中央値「10000000」がスレシュホールド値として設定
されている。コンパレータ４でA/Dコンバータ３の出力
が８ビットの中央値でスライスされ、コンパレータ４の
出力がフレームパルス検出回路５に供給される。フレー
ムパルス検出回路５により、入力されるテレビジョン信
号中のフレームパルスFPが検出される。
フレームパルスFPの検出出力がフレームパルス検出回路
５から水平同期信号検出回路６に供給される。水平同期
信号検出回路６でこの検出出力を基に水平同期信号HDが
検出される。この水平同期信号HDがPLL8に供給され、PL
L8でクロックが形成される。
５から水平同期信号検出回路６に供給される。水平同期
信号検出回路６でこの検出出力を基に水平同期信号HDが
検出される。この水平同期信号HDがPLL8に供給され、PL
L8でクロックが形成される。
PLL8で形成されたクロックは、サンプリングクロックと
してA/Dコンバータ３に供給されると共に、MUSEデコー
ダ７に供給される。MUSEデコーダ７で入力されたMUSE方
式の高品位テレビジョン信号がデコードされる。MUSEデ
コーダ７の出力がD/Aコンバータ９に供給され、アナロ
グ信号に変換され、出力端子10から取り出される。
してA/Dコンバータ３に供給されると共に、MUSEデコー
ダ７に供給される。MUSEデコーダ７で入力されたMUSE方
式の高品位テレビジョン信号がデコードされる。MUSEデ
コーダ７の出力がD/Aコンバータ９に供給され、アナロ
グ信号に変換され、出力端子10から取り出される。
第１図は上述のMUSE方式の高品位テレビジョンにおける
フレームパルス検出回路５に適用されたこの発明の一実
施例を示すものである。
フレームパルス検出回路５に適用されたこの発明の一実
施例を示すものである。
第１図において11が入力端子を示し、第２図におけるコ
ンパレータ４の出力が入力端子11からEX−ORゲート14及
び15の一方の入力端子に供給されると共に、４伝送クロ
ック遅延回路12及び1H遅延回路13を夫々介してEX−ORゲ
ート14及び15の他方の入力端子に供給される。EX−ORゲ
ート14及び15の出力がANDゲート16に供給される。
ンパレータ４の出力が入力端子11からEX−ORゲート14及
び15の一方の入力端子に供給されると共に、４伝送クロ
ック遅延回路12及び1H遅延回路13を夫々介してEX−ORゲ
ート14及び15の他方の入力端子に供給される。EX−ORゲ
ート14及び15の出力がANDゲート16に供給される。
入力端子11に第４図Ｂに示す606ライン目のフレームパ
ルスFPが供給されると、この時、1H遅延回路13からは、
第４図Ａに示す605ライン目のフレームパルスFPが出力
される。また、この時、４伝送クロック遅延回路12から
は、第４図Ｃに示すように、606ライン目のフレームパ
ルスFPが４伝送クロック分遅延されたフームパルスFPが
出力される。フレームパルスFPのパルス幅は、４伝送ク
ロック分であるから、入力端子11にフレームパルスFPが
供給される時、EX−ORゲート14の出力がハイレベルにな
る。また、605ライン目のフレームパルスFPと606ライン
目のフレームパルスFPとは、互いに反転しているので、
この時、EX−ORゲート15の出力がハイレベルになる。し
たがって、入力端子11にフレームパルスFPが供給される
と、EX−ORゲート12及び13の出力が共にハイレベルにな
り、第４図Ｄに示すように、ANDゲート16の出力がハイ
レベルになる。
ルスFPが供給されると、この時、1H遅延回路13からは、
第４図Ａに示す605ライン目のフレームパルスFPが出力
される。また、この時、４伝送クロック遅延回路12から
は、第４図Ｃに示すように、606ライン目のフレームパ
ルスFPが４伝送クロック分遅延されたフームパルスFPが
出力される。フレームパルスFPのパルス幅は、４伝送ク
ロック分であるから、入力端子11にフレームパルスFPが
供給される時、EX−ORゲート14の出力がハイレベルにな
る。また、605ライン目のフレームパルスFPと606ライン
目のフレームパルスFPとは、互いに反転しているので、
この時、EX−ORゲート15の出力がハイレベルになる。し
たがって、入力端子11にフレームパルスFPが供給される
と、EX−ORゲート12及び13の出力が共にハイレベルにな
り、第４図Ｄに示すように、ANDゲート16の出力がハイ
レベルになる。
ANDゲート16の出力は、ORゲート17の一方の入力端子に
供給されると共に、シフトレジスタ18を介してORゲート
17の他方の入力端子に供給される。
供給されると共に、シフトレジスタ18を介してORゲート
17の他方の入力端子に供給される。
フレームパルスFPは、本来、デューティ比50％の方形波
であるが、周波数特性が十分でないため、完全な方形波
でなくなる。このため、クランプレベルが変化したり、
波形にジッターが含まれていたりすると、コンパレータ
４から出力されるフレームパルスFPのデューティ比が50
％でなくなり、ANDゲート16の出力が常にハイレベルで
なくなる。
であるが、周波数特性が十分でないため、完全な方形波
でなくなる。このため、クランプレベルが変化したり、
波形にジッターが含まれていたりすると、コンパレータ
４から出力されるフレームパルスFPのデューティ比が50
％でなくなり、ANDゲート16の出力が常にハイレベルで
なくなる。
例えば、フレームパルスFPのデューティ比が、第５図Ａ
に示すように、（2:6）に変化したとする。入力端子11
に第５図Ａに示すようにデューティ比が変化したフレー
ムパルスFPが供給されると、４伝送クロック遅延回路12
からは、第５図Ｂに示す出力が取り出される。このた
め、EX−ORゲート14からは、パルス幅２伝送クロック分
のパルス（第５図Ｄ）が出力される。一方、1H遅延回路
13からは、第５図Ｃに示す出力が取り出される。このた
め、第５図Ｅに示すように、EX−ORゲート15の出力は、
常にハイレベルとなる。したがって、ANDゲート16から
は、第５図Ｆに示すように、２伝送クロック分のパルス
幅のパルスが出力される。
に示すように、（2:6）に変化したとする。入力端子11
に第５図Ａに示すようにデューティ比が変化したフレー
ムパルスFPが供給されると、４伝送クロック遅延回路12
からは、第５図Ｂに示す出力が取り出される。このた
め、EX−ORゲート14からは、パルス幅２伝送クロック分
のパルス（第５図Ｄ）が出力される。一方、1H遅延回路
13からは、第５図Ｃに示す出力が取り出される。このた
め、第５図Ｅに示すように、EX−ORゲート15の出力は、
常にハイレベルとなる。したがって、ANDゲート16から
は、第５図Ｆに示すように、２伝送クロック分のパルス
幅のパルスが出力される。
ANDゲート16の出力は、シフトレジスタ18で例えば２伝
送クロック分がシフトされる。この時、デューティ比が
（2:6）の場合には、シフトレジスタ18からは第５図Ｇ
に示す出力が取り出される。ORゲート17には、シフトレ
ジスタ18の出力（第５図Ｇ）とANDゲート16の出力（第
５図Ｆ）が供給される。したがって、ORゲート17から
は、第５図Ｈに示すように、フレームパルスFPが入力端
子11に供給されている間、常にハイレベルの出力が取り
出される。このように、ORゲート17の出力は、フレーム
パルスFPのデューティ比が変わっても、フレームパルス
FPが供給される間、ハイレベルに維持される。
送クロック分がシフトされる。この時、デューティ比が
（2:6）の場合には、シフトレジスタ18からは第５図Ｇ
に示す出力が取り出される。ORゲート17には、シフトレ
ジスタ18の出力（第５図Ｇ）とANDゲート16の出力（第
５図Ｆ）が供給される。したがって、ORゲート17から
は、第５図Ｈに示すように、フレームパルスFPが入力端
子11に供給されている間、常にハイレベルの出力が取り
出される。このように、ORゲート17の出力は、フレーム
パルスFPのデューティ比が変わっても、フレームパルス
FPが供給される間、ハイレベルに維持される。
ORゲート17の出力がカウントイネーブル信号としてカウ
ンタ19に供給される。カウンタ19には、フレームパルス
の基準の継続期間に相当するパルス幅、例えば、４伝送
クロックの幅のパルス17.5ペア分のパルス幅のデータが
プリセットされている。ORゲート17の出力がハイレベル
になると、カウンタ19がカウントイネーブル状態とな
り、端子20から供給されるクロックによりプリセットさ
れていたデータがカウントされる。これにより、ORゲー
ト17の出力のハイレベルの長さが所定の長さ即ち４伝送
クロックの幅のパルス17.5ペア分かどうかが検出され
る。
ンタ19に供給される。カウンタ19には、フレームパルス
の基準の継続期間に相当するパルス幅、例えば、４伝送
クロックの幅のパルス17.5ペア分のパルス幅のデータが
プリセットされている。ORゲート17の出力がハイレベル
になると、カウンタ19がカウントイネーブル状態とな
り、端子20から供給されるクロックによりプリセットさ
れていたデータがカウントされる。これにより、ORゲー
ト17の出力のハイレベルの長さが所定の長さ即ち４伝送
クロックの幅のパルス17.5ペア分かどうかが検出され
る。
ORゲート17の出力のハイレベルの長さが所定の長さであ
れば、第４図Ｅに示すように、カウンタ19からキャリー
が出力され、これによりフレームパルスが検出される。
この例の場合、フレームパルスFPのデューティ比が（2:
6）の場合について説明したが、シフトレジスタ18の遅
延量が２伝送クロック分の場合には、フレームパルスFP
のデューティ比が（2:6）から（6:2）の範囲で変化して
も、上述した原理によってフレームパルスを検出するこ
とができ、デューティ比の変化に充分対応した同期信号
検出回路を提供できる。
れば、第４図Ｅに示すように、カウンタ19からキャリー
が出力され、これによりフレームパルスが検出される。
この例の場合、フレームパルスFPのデューティ比が（2:
6）の場合について説明したが、シフトレジスタ18の遅
延量が２伝送クロック分の場合には、フレームパルスFP
のデューティ比が（2:6）から（6:2）の範囲で変化して
も、上述した原理によってフレームパルスを検出するこ
とができ、デューティ比の変化に充分対応した同期信号
検出回路を提供できる。
この発明に依れば、フレームパルスの波形が方形波でな
くなり、クランプレベルの変動等によりフレームパルス
のデューティ比が50％でなくなった場合でも、安定して
フレームパルスを検出できる。
くなり、クランプレベルの変動等によりフレームパルス
のデューティ比が50％でなくなった場合でも、安定して
フレームパルスを検出できる。
第１図はこの発明の一実施例のブロック図、第２図はこ
の発明が適用されるMUSE方式の受信装置の一例のブロッ
ク図、第３図はこの発明の一実施例において検出される
同期信号の説明に用いる波形図、第４図はこの発明の一
実施例の説明に用いる波形図、第５図はこの発明の一実
施例においてデューティ比が変わった場合の説明に用い
る波形図、第６図はMUSE方式の伝送フォーマットを示す
略線図、第７図は従来の同期信号検出回路の一例のブロ
ック図、第８図及び第９図は従来の同期信号検出回路の
説明に用いる波形図である。 図面における主要な符号の説明 5:フレームパルス検出回路、8:PLL、11:入力端子、12:4
伝送クロック遅延回路、13:1H遅延回路、14,15:EX−OR
ゲート、16:ANDゲート、18:シフトレジスタ、17:ORゲー
ト、19:カウンタ。
の発明が適用されるMUSE方式の受信装置の一例のブロッ
ク図、第３図はこの発明の一実施例において検出される
同期信号の説明に用いる波形図、第４図はこの発明の一
実施例の説明に用いる波形図、第５図はこの発明の一実
施例においてデューティ比が変わった場合の説明に用い
る波形図、第６図はMUSE方式の伝送フォーマットを示す
略線図、第７図は従来の同期信号検出回路の一例のブロ
ック図、第８図及び第９図は従来の同期信号検出回路の
説明に用いる波形図である。 図面における主要な符号の説明 5:フレームパルス検出回路、8:PLL、11:入力端子、12:4
伝送クロック遅延回路、13:1H遅延回路、14,15:EX−OR
ゲート、16:ANDゲート、18:シフトレジスタ、17:ORゲー
ト、19:カウンタ。
フロントページの続き (72)発明者 二宮 佑一 東京都世田谷区砧１丁目10番11号 日本放 送協会放送技術研究所内 (72)発明者 大塚 吉道 東京都世田谷区砧１丁目10番11号 日本放 送協会放送技術研究所内 (72)発明者 和泉 吉則 東京都世田谷区砧１丁目10番11号 日本放 送協会放送技術研究所内 (72)発明者 合志 清一 東京都世田谷区砧１丁目10番11号 日本放 送協会放送技術研究所内 (56)参考文献 特開 昭61−261973（ＪＰ，Ａ)
Claims (1)
- 【請求項１】デューティ比が50％でクロック幅ｎの第１
のフレームパルスと上記第１のフレームパルスと等しい
クロック幅及びデューティ比で上記第１のフレームパル
スと逆相の第２のフレームパルスとが互いに１水平走査
期間だけ離間させて挿入された伝送信号からフレーム同
期信号を検出する同期信号検出回路において、 上記伝送信号及び上記クロック幅ｎだけ遅延された上記
伝送信号が供給される第１のEX−ORゲートと、上記伝送
信号及び上記１水平走査期間だけ遅延された上記伝送信
号が供給される第２のEX−ORゲートと、上記第１のEX−
ORゲート及び上記第２のEX−ORゲートの出力が供給され
るANDゲートと、上記ANDゲートの出力信号を上記クロッ
ク幅ｎの1/2に相当する所定量だけ遅延させる遅延回路
と、上記ANDゲートの出力信号と上記遅延回路の出力信
号が供給されるORゲートと、上記フレームパルスの基準
の継続期間に相当するデータ値がプリセットされ、上記
ORゲートの出力信号がカウントイネーブル信号として供
給されている間にカウント動作を行い、上記プリセット
されたデータ値に達したときにキャリー信号を出力する
カウンタを備え、上記カウンタから出力される上記キャ
リー信号をフレーム同期信号とすることを特徴とする同
期信号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60165070A JPH0732465B2 (ja) | 1985-07-26 | 1985-07-26 | 同期信号検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60165070A JPH0732465B2 (ja) | 1985-07-26 | 1985-07-26 | 同期信号検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6225579A JPS6225579A (ja) | 1987-02-03 |
| JPH0732465B2 true JPH0732465B2 (ja) | 1995-04-10 |
Family
ID=15805296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60165070A Expired - Lifetime JPH0732465B2 (ja) | 1985-07-26 | 1985-07-26 | 同期信号検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732465B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481576A (en) * | 1987-09-24 | 1989-03-27 | Toshiba Corp | Frame detection circuit for television signal |
-
1985
- 1985-07-26 JP JP60165070A patent/JPH0732465B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6225579A (ja) | 1987-02-03 |
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