JPH07325640A - スタンバイ制御回路 - Google Patents
スタンバイ制御回路Info
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- JPH07325640A JPH07325640A JP6119119A JP11911994A JPH07325640A JP H07325640 A JPH07325640 A JP H07325640A JP 6119119 A JP6119119 A JP 6119119A JP 11911994 A JP11911994 A JP 11911994A JP H07325640 A JPH07325640 A JP H07325640A
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- 230000010355 oscillation Effects 0.000 claims abstract description 165
- 239000004065 semiconductor Substances 0.000 claims description 27
- 230000004044 response Effects 0.000 abstract description 15
- 230000004043 responsiveness Effects 0.000 abstract description 3
- 230000006641 stabilisation Effects 0.000 description 16
- 238000011105 stabilization Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 11
- 230000000630 rising effect Effects 0.000 description 4
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- 238000000034 method Methods 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
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- Microcomputers (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】共振子動作時の立ち上がり安定時間を確保し、
外部クロック供給動作時の不要発振安定時間を排除して
応答性を改善するスタンバイ制御回路を提供する。 【構成】本発明は、リセット信号１０１とストップ信号
１０２を入力して、発振回路２に対する制御信号１０３
を出力するフリップフロップ１と、発振回路２の発振出
力１０４の振幅レベルに応じて完全クロック１０５およ
び不完全クロック１０６を出力する計数クロック生成回
路３と、前記完全クロック１０５および不完全クロック
１０６を受けて、デクリメント動作ならびにインクリメ
ント動作を行うとともに、所定の計数値に応じてアンダ
ーフロー信号１０７を出力するカウンタ４と、フリップ
フロップ１より出力される制御信号１０３とアンダーフ
ロー信号１０７を受けて、クロック発生回路６の動作を
制御するフリップフロップ５とを備えて構成される。
外部クロック供給動作時の不要発振安定時間を排除して
応答性を改善するスタンバイ制御回路を提供する。 【構成】本発明は、リセット信号１０１とストップ信号
１０２を入力して、発振回路２に対する制御信号１０３
を出力するフリップフロップ１と、発振回路２の発振出
力１０４の振幅レベルに応じて完全クロック１０５およ
び不完全クロック１０６を出力する計数クロック生成回
路３と、前記完全クロック１０５および不完全クロック
１０６を受けて、デクリメント動作ならびにインクリメ
ント動作を行うとともに、所定の計数値に応じてアンダ
ーフロー信号１０７を出力するカウンタ４と、フリップ
フロップ１より出力される制御信号１０３とアンダーフ
ロー信号１０７を受けて、クロック発生回路６の動作を
制御するフリップフロップ５とを備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明はスタンバイ制御回路に関
し、特にクロック信号発生回路を内蔵して、半導体集積
回路における内外クロック信号を制御するスタンバイ制
御回路に関する。
し、特にクロック信号発生回路を内蔵して、半導体集積
回路における内外クロック信号を制御するスタンバイ制
御回路に関する。
【０００２】
【従来の技術】最近における半導体集積回路、特に当該
半導体集積回路により形成されるマイクロコンピュータ
においては、低消費電力化を求める要求が極めて強く、
これに対応するためにＣＭＯＳ技術の採用が進められて
いる。また、このＣＭＯＳ技術化に加えて、更にマイク
ロコンピュータのスタンバイ時においては、クロックを
発生するための発振回路より出力される原発振クロック
を停止し、これにより当該マイクロコンピュータに含ま
れる半導体集積回路の回路動作を禁止することによっ
て、消費電力の極小化を図った半導体集積回路が開発さ
れている。
半導体集積回路により形成されるマイクロコンピュータ
においては、低消費電力化を求める要求が極めて強く、
これに対応するためにＣＭＯＳ技術の採用が進められて
いる。また、このＣＭＯＳ技術化に加えて、更にマイク
ロコンピュータのスタンバイ時においては、クロックを
発生するための発振回路より出力される原発振クロック
を停止し、これにより当該マイクロコンピュータに含ま
れる半導体集積回路の回路動作を禁止することによっ
て、消費電力の極小化を図った半導体集積回路が開発さ
れている。
【０００３】これらのマイクロコンピュータにおけるス
タンバイ状態の設定は、一般的には、ユーザープログラ
ムにより、対応する命令を実行することによって行われ
ており、当該命令により前記発振回路による原発振クロ
ックの停止処理が実行される。またこれとは逆に、マイ
クロコンピュータのスタンバイ状態を解除する場合に、
リセット端子番号などにより原発振の開始処理が行わ
れ、所定のアドレスよりユーザープログラムの実行が開
始される。その際、発振回路の立ち上がり時においては
クロックが安定した状態にないため、当該発振回路によ
る発振が安定するまでの所定時間経過後において内部ク
ロックとしての供給を行うか、または、発振が安定する
までの前記所定時間に対応するカウント数を設定された
カウンタを、クロックの発振出力によりインクリメント
動作させて、前記設定カウント数に到達した時点におい
て発生するオーバーフロー信号により内部リセットを解
除することによって、クロック発振回路の発振安定時間
を確保して、安定したクロックによりプログラムの実行
が開始されるようにシステムが構成されている。
タンバイ状態の設定は、一般的には、ユーザープログラ
ムにより、対応する命令を実行することによって行われ
ており、当該命令により前記発振回路による原発振クロ
ックの停止処理が実行される。またこれとは逆に、マイ
クロコンピュータのスタンバイ状態を解除する場合に、
リセット端子番号などにより原発振の開始処理が行わ
れ、所定のアドレスよりユーザープログラムの実行が開
始される。その際、発振回路の立ち上がり時においては
クロックが安定した状態にないため、当該発振回路によ
る発振が安定するまでの所定時間経過後において内部ク
ロックとしての供給を行うか、または、発振が安定する
までの前記所定時間に対応するカウント数を設定された
カウンタを、クロックの発振出力によりインクリメント
動作させて、前記設定カウント数に到達した時点におい
て発生するオーバーフロー信号により内部リセットを解
除することによって、クロック発振回路の発振安定時間
を確保して、安定したクロックによりプログラムの実行
が開始されるようにシステムが構成されている。
【０００４】図６は、従来のスタンバイ制御回路の一例
を示す図である。スタンバイ時においては、マイクロコ
ンピュータより送られてくる停止命令１１２によりフリ
ッププロップ１８がセットされ、フリッププロップ１８
の出力を受けて発振回路１９のクロック発振は停止され
る。スタンバイ解除は、外部からのアクティブなリセッ
ト信号１１３によりフリップフロップ１８がリセットさ
れることにより行われる。セットされたフリップフロッ
プ１８の出力を受けて、発振回路１２におけるクロック
発振が再開される。そして同時に、フリップフロップ１
４より出力される内部リセット信号１１４もアクティブ
になるが、フリップフロップ１８に対するリセット解除
は、発振回路１９の発振出力がシュミットトリガインバ
ータ２０を介して出力される内部クロック信号の、カウ
ンタ１７におけるカウント数が所定値に達した後におい
て、フリップフロップ１４がリセットされて行われる。
従って、プログラム実行の再開は、カウンタ１７におけ
る所定のカウント時間経過後において、始めて発振判定
安定時間が確保されている。
を示す図である。スタンバイ時においては、マイクロコ
ンピュータより送られてくる停止命令１１２によりフリ
ッププロップ１８がセットされ、フリッププロップ１８
の出力を受けて発振回路１９のクロック発振は停止され
る。スタンバイ解除は、外部からのアクティブなリセッ
ト信号１１３によりフリップフロップ１８がリセットさ
れることにより行われる。セットされたフリップフロッ
プ１８の出力を受けて、発振回路１２におけるクロック
発振が再開される。そして同時に、フリップフロップ１
４より出力される内部リセット信号１１４もアクティブ
になるが、フリップフロップ１８に対するリセット解除
は、発振回路１９の発振出力がシュミットトリガインバ
ータ２０を介して出力される内部クロック信号の、カウ
ンタ１７におけるカウント数が所定値に達した後におい
て、フリップフロップ１４がリセットされて行われる。
従って、プログラム実行の再開は、カウンタ１７におけ
る所定のカウント時間経過後において、始めて発振判定
安定時間が確保されている。
【０００５】このような従来のスタンバイ回路において
は、共振子を用いずに、外部クロックの供給を受けてマ
イクロコンピュータを動作させるシステムの場合におい
ても、前述の発振安定時間の経過後でないと再動作させ
ることができないため、応答性が悪いという問題点が介
在している。この問題点に対処するために、他の従来例
として、特開平５−２７７８０９号公報（特願平３−３
９６５０号公報）においてクロック信号制御回路が提案
されている。本提案によるクロック信号制御回路は、共
振子を用いる発振回路と、当該発振回路の出力信号にも
とづいてクロック信号を発生するクロック信号発生回路
とを備えるクロック信号制御回路において、外部からの
制御信号とリセット信号により制御され、前記発振回路
の動作を制御する第１の制御回路と、前記第１の制御回
路により初期化され、前記発振回路の出力信号を計数し
て、予め定めた計数値に到達した時に計数信号を出力す
る計数回路と、前記計数信号を制御する第２の制御回路
と、前記第１および第２の制御回路により前記クロック
発生回路の動作を制御する第３の制御回路とを備えるこ
とを特徴としている。
は、共振子を用いずに、外部クロックの供給を受けてマ
イクロコンピュータを動作させるシステムの場合におい
ても、前述の発振安定時間の経過後でないと再動作させ
ることができないため、応答性が悪いという問題点が介
在している。この問題点に対処するために、他の従来例
として、特開平５−２７７８０９号公報（特願平３−３
９６５０号公報）においてクロック信号制御回路が提案
されている。本提案によるクロック信号制御回路は、共
振子を用いる発振回路と、当該発振回路の出力信号にも
とづいてクロック信号を発生するクロック信号発生回路
とを備えるクロック信号制御回路において、外部からの
制御信号とリセット信号により制御され、前記発振回路
の動作を制御する第１の制御回路と、前記第１の制御回
路により初期化され、前記発振回路の出力信号を計数し
て、予め定めた計数値に到達した時に計数信号を出力す
る計数回路と、前記計数信号を制御する第２の制御回路
と、前記第１および第２の制御回路により前記クロック
発生回路の動作を制御する第３の制御回路とを備えるこ
とを特徴としている。
【０００６】図７は、当該提案によるクロック信号制御
回路の実施例を示す図であり、マイクロコンピュータの
クロック信号制御回路として適用された例である。図７
に示されるように、本従来例は、インバータ２１と、第
１の制御回路として機能するフリップフロップ２２と、
第２の制御回路として機能するフリップフロップ２８
と、第３の制御回路として機能するフリップフロップ２
３と、共振子を用いた発振器２４と、ＯＲゲート２５お
よび２７と、カウンタ２６と、クロック発生回路２９と
を備えて構成されており、フリップフロップ２３のリセ
ットは、カウンタ２６の出力と、予め外部クロックによ
る動作か共振子を用いる発振器による動作かを示すフリ
ップフロック２８の出力とにより設定されている。
回路の実施例を示す図であり、マイクロコンピュータの
クロック信号制御回路として適用された例である。図７
に示されるように、本従来例は、インバータ２１と、第
１の制御回路として機能するフリップフロップ２２と、
第２の制御回路として機能するフリップフロップ２８
と、第３の制御回路として機能するフリップフロップ２
３と、共振子を用いた発振器２４と、ＯＲゲート２５お
よび２７と、カウンタ２６と、クロック発生回路２９と
を備えて構成されており、フリップフロップ２３のリセ
ットは、カウンタ２６の出力と、予め外部クロックによ
る動作か共振子を用いる発振器による動作かを示すフリ
ップフロック２８の出力とにより設定されている。
【０００７】フリップフロップ２２はＲＳフリップフロ
ップであり、マイクロコンピュータのストップ命令１０
２によりセットされ、ローレベルのリセット信号１０１
がインバータ２１により反転されて出力されるアクティ
ブのリセット信号１０３によりリセットされて、その出
力により発振器２４の動作を制御する。カウンタ２６
は、発振器２４の発振出力１０４を計数し、一定時間の
経過後において所定の計数値に達するとオーバーフロー
信号１０５を出力する。フリップフロップ２８は、電源
投入時には論理“０”に初期化され、特定命令の実行に
よりセットされるパワーオンフリップフロップである。
また、フリップフロップ２３は、セット優先のＲＳフリ
ップフロップであり、フリップフロップ２２の出力と、
ＯＲゲート２７の出力を受けて、クロック発生回路２９
の動作を制御する。そして、クロック発生回路２９から
は、発振器２４の発振出力１０４およびフリップフロッ
プ２３からの制御信号を受けて、クロック信号１０６お
よび１０７が出力される。
ップであり、マイクロコンピュータのストップ命令１０
２によりセットされ、ローレベルのリセット信号１０１
がインバータ２１により反転されて出力されるアクティ
ブのリセット信号１０３によりリセットされて、その出
力により発振器２４の動作を制御する。カウンタ２６
は、発振器２４の発振出力１０４を計数し、一定時間の
経過後において所定の計数値に達するとオーバーフロー
信号１０５を出力する。フリップフロップ２８は、電源
投入時には論理“０”に初期化され、特定命令の実行に
よりセットされるパワーオンフリップフロップである。
また、フリップフロップ２３は、セット優先のＲＳフリ
ップフロップであり、フリップフロップ２２の出力と、
ＯＲゲート２７の出力を受けて、クロック発生回路２９
の動作を制御する。そして、クロック発生回路２９から
は、発振器２４の発振出力１０４およびフリップフロッ
プ２３からの制御信号を受けて、クロック信号１０６お
よび１０７が出力される。
【０００８】フリップフロップ２８の動作は、外部信号
またはマイクロコンピュータの命令等による信号によっ
て制御されるが、本実施例においては、フリップフロッ
プ２８の出力信号は、予め外部クロック動作時において
は“１”に設定され、共振子を用いる発振器による動作
時においては“０”に設定される。スタンバイ解除動作
において、共振子動作の場合にはフリップフロップ２８
の出力信号は“０”に設定され、図６の従来例の場合と
同様に、カウンタ２６の計数値が所定値に達するとフリ
ップフロップ２３がリセットされ、発振安定時間が確保
された状態になってからクロックが動作してプログラム
が実行される。また他方、外部クロック動作時において
は、フリップフロップ２８の出力は“１”に設定され、
これにより、スタンバイ解除時においては、カウンタ２
６のカウント値に関わらず外部からのリセット信号１０
１が解除されると同時に、フリップフロップ２３もリセ
ットされるために、クロックが動作しプログラムの実行
が再開される。従って、共振子を用いた発振器２４の立
ち上がり時の安定時間を確保することができるととも
に、外部からのクロックを受ける場合においても、発振
安定のための余分の待ち時間を削除することができるも
のとしており、不要な発振安定時間を待つことがなく応
答性がよいとしている。
またはマイクロコンピュータの命令等による信号によっ
て制御されるが、本実施例においては、フリップフロッ
プ２８の出力信号は、予め外部クロック動作時において
は“１”に設定され、共振子を用いる発振器による動作
時においては“０”に設定される。スタンバイ解除動作
において、共振子動作の場合にはフリップフロップ２８
の出力信号は“０”に設定され、図６の従来例の場合と
同様に、カウンタ２６の計数値が所定値に達するとフリ
ップフロップ２３がリセットされ、発振安定時間が確保
された状態になってからクロックが動作してプログラム
が実行される。また他方、外部クロック動作時において
は、フリップフロップ２８の出力は“１”に設定され、
これにより、スタンバイ解除時においては、カウンタ２
６のカウント値に関わらず外部からのリセット信号１０
１が解除されると同時に、フリップフロップ２３もリセ
ットされるために、クロックが動作しプログラムの実行
が再開される。従って、共振子を用いた発振器２４の立
ち上がり時の安定時間を確保することができるととも
に、外部からのクロックを受ける場合においても、発振
安定のための余分の待ち時間を削除することができるも
のとしており、不要な発振安定時間を待つことがなく応
答性がよいとしている。
【０００９】
【発明が解決しようとする課題】上述した従来のスタン
バイ制御回路においては、内蔵される発振回路として共
振子を用いずに、外部クロックの供給を受けてマイクロ
コンピュータを動作させるシステムの場合においても、
立ち上がり時点から安定したクロックが得られるにもか
かわらず、発振安定時間を確保するためのカウンタが動
作するまでに時間を要し、当該マイクロコンピュータの
再動作時の応答性が低下するという欠点がある。
バイ制御回路においては、内蔵される発振回路として共
振子を用いずに、外部クロックの供給を受けてマイクロ
コンピュータを動作させるシステムの場合においても、
立ち上がり時点から安定したクロックが得られるにもか
かわらず、発振安定時間を確保するためのカウンタが動
作するまでに時間を要し、当該マイクロコンピュータの
再動作時の応答性が低下するという欠点がある。
【００１０】また、上記の欠点を解決する方法として、
特開平４−２７７８０９号公報（特願平３−３９６５０
号公報）が提案されているが、この提案においては、命
令の追加もしくは端子の追加等が必要となり、回路規模
の増大およびコストの増大を招くという欠点がある。
特開平４−２７７８０９号公報（特願平３−３９６５０
号公報）が提案されているが、この提案においては、命
令の追加もしくは端子の追加等が必要となり、回路規模
の増大およびコストの増大を招くという欠点がある。
【００１１】また、共振子動作であるか、または外部ク
ロック動作であるかを予め設定することが必要となるた
めに、システム変更等に対しては、対応するプログラム
をも変更せざるを得なくなるという柔軟性に欠ける欠点
がある。
ロック動作であるかを予め設定することが必要となるた
めに、システム変更等に対しては、対応するプログラム
をも変更せざるを得なくなるという柔軟性に欠ける欠点
がある。
【００１２】
【課題を解決するための手段】第１の発明のスタンバイ
制御回路は、半導体集積回路内の内部回路に供給される
クロック信号を生成するための共振子を用いる発振回路
と、当該発振回路の発振出力信号にもとづいて前記クロ
ック信号を発生するクロック発生回路とを含むスタンバ
イ制御回路において、外部から供給される制御信号なら
びにリセット信号により制御され、前記発振回路の動作
を制御するための第１の制御信号を出力する第１の制御
回路と、前記発振回路の発振出力信号の振幅レベルを検
出して、当該振幅レベルに対応する完全クロック信号と
不完全クロック信号とを、それぞれ分離して生成して出
力する計数クロック生成回路と、前記完全クロック信号
ならびに不完全クロック信号を入力して、前記完全クロ
ック信号によりデクリメント動作を行い、前記不完全ク
ロック信号によりインクリメント動作を行うとともに、
所定の計数値に対応してアンダーフロー信号を出力する
計数回路と、前記第１の制御回路より出力される第１の
制御信号と、前記計数回路より出力されるアンダーフロ
ー信号とを入力して、前記計数回路の初期化を制御する
とともに、前記クロック発生回路の動作を制御するため
の第２の制御信号を出力する第２の制御回路と、を少な
くとも備えて構成される。
制御回路は、半導体集積回路内の内部回路に供給される
クロック信号を生成するための共振子を用いる発振回路
と、当該発振回路の発振出力信号にもとづいて前記クロ
ック信号を発生するクロック発生回路とを含むスタンバ
イ制御回路において、外部から供給される制御信号なら
びにリセット信号により制御され、前記発振回路の動作
を制御するための第１の制御信号を出力する第１の制御
回路と、前記発振回路の発振出力信号の振幅レベルを検
出して、当該振幅レベルに対応する完全クロック信号と
不完全クロック信号とを、それぞれ分離して生成して出
力する計数クロック生成回路と、前記完全クロック信号
ならびに不完全クロック信号を入力して、前記完全クロ
ック信号によりデクリメント動作を行い、前記不完全ク
ロック信号によりインクリメント動作を行うとともに、
所定の計数値に対応してアンダーフロー信号を出力する
計数回路と、前記第１の制御回路より出力される第１の
制御信号と、前記計数回路より出力されるアンダーフロ
ー信号とを入力して、前記計数回路の初期化を制御する
とともに、前記クロック発生回路の動作を制御するため
の第２の制御信号を出力する第２の制御回路と、を少な
くとも備えて構成される。
【００１３】なお、第１の発明における前記第１の制御
回路としては、外部から供給される制御信号ならびにリ
セット信号がそれぞれＳ端子およびＲ端子に入力され、
前記第１の制御信号がＱ端子より出力されるフリップフ
ロップにより形成し、前記計数クロック生成回路は、前
記発振回路の発振出力信号を入力して前記完全クロック
信号を出力するシュミットトリガインバータと、前記発
振回路の発振出力信号を入力して反転して出力するイン
バータと、これらのシュミットトリガインバータおよび
インバータの出力を入力して前記不完全クロックを出力
するＥＸＯＲゲートとにより形成するとともに、前記第
２の制御回路は、前記第１の制御信号がＳ端子に入力さ
れ、前記アンダーフロー信号がＲ端子に入力されて、前
記第２の制御信号がＱ端子より出力されるフリップフロ
ップにより形成してもよい。
回路としては、外部から供給される制御信号ならびにリ
セット信号がそれぞれＳ端子およびＲ端子に入力され、
前記第１の制御信号がＱ端子より出力されるフリップフ
ロップにより形成し、前記計数クロック生成回路は、前
記発振回路の発振出力信号を入力して前記完全クロック
信号を出力するシュミットトリガインバータと、前記発
振回路の発振出力信号を入力して反転して出力するイン
バータと、これらのシュミットトリガインバータおよび
インバータの出力を入力して前記不完全クロックを出力
するＥＸＯＲゲートとにより形成するとともに、前記第
２の制御回路は、前記第１の制御信号がＳ端子に入力さ
れ、前記アンダーフロー信号がＲ端子に入力されて、前
記第２の制御信号がＱ端子より出力されるフリップフロ
ップにより形成してもよい。
【００１４】また、第２の発明のスタンバイ制御回路
は、半導体集積回路内の内部回路に供給されるクロック
信号を生成するための共振子を用いる発振回路と、当該
発振回路の発振出力信号にもとづいて前記クロック信号
を発生するクロック発生回路とを含むスタンバイ制御回
路において、外部から供給される制御信号ならびにリセ
ット信号により制御され、前記発振回路の動作を制御す
るための第１の制御信号を出力する第１の制御回路と、
前記発振回路の発振出力信号の振幅レベルを検出して、
当該振幅レベルに対応する完全クロック信号と不完全ク
ロック信号とを、それぞれ分離して生成して出力する計
数クロック生成回路と、前記完全クロック信号ならびに
不完全クロック信号を入力して、前記完全クロック信号
によりデクリメント動作を行い、前記不完全クロック信
号によりインクリメント動作を行うとともに、所定の計
数値に対応してアンダーフロー信号を出力する計数回路
と、前記第１の制御回路より出力される第１の制御信号
と、前記計数回路より出力されるアンダーフロー信号と
を入力して、前記計数回路の初期化を制御するととも
に、前記半導体集積回路の内部回路のリセット動作を制
御するための第２の制御信号を出力する第２の制御回路
と、前記第２の制御信号の反転信号と、前記外部から供
給されるリセット信号とを入力して、前記内部回路に対
する内部リセット信号を生成して出力する第３の制御回
路と、を少なくとも備えて構成される。
は、半導体集積回路内の内部回路に供給されるクロック
信号を生成するための共振子を用いる発振回路と、当該
発振回路の発振出力信号にもとづいて前記クロック信号
を発生するクロック発生回路とを含むスタンバイ制御回
路において、外部から供給される制御信号ならびにリセ
ット信号により制御され、前記発振回路の動作を制御す
るための第１の制御信号を出力する第１の制御回路と、
前記発振回路の発振出力信号の振幅レベルを検出して、
当該振幅レベルに対応する完全クロック信号と不完全ク
ロック信号とを、それぞれ分離して生成して出力する計
数クロック生成回路と、前記完全クロック信号ならびに
不完全クロック信号を入力して、前記完全クロック信号
によりデクリメント動作を行い、前記不完全クロック信
号によりインクリメント動作を行うとともに、所定の計
数値に対応してアンダーフロー信号を出力する計数回路
と、前記第１の制御回路より出力される第１の制御信号
と、前記計数回路より出力されるアンダーフロー信号と
を入力して、前記計数回路の初期化を制御するととも
に、前記半導体集積回路の内部回路のリセット動作を制
御するための第２の制御信号を出力する第２の制御回路
と、前記第２の制御信号の反転信号と、前記外部から供
給されるリセット信号とを入力して、前記内部回路に対
する内部リセット信号を生成して出力する第３の制御回
路と、を少なくとも備えて構成される。
【００１５】なお、第２の発明における前記第１の制御
回路は、外部から供給される制御信号ならびにリセット
信号がそれぞれＳ端子およびＲ端子に入力され、前記第
１の制御信号がＱ端子より出力されるフリップフロップ
により形成し、前記計数クロック生成回路は、前記発振
回路の発振出力信号を入力して前記完全クロック信号を
出力するシュミットトリガインバータと、前記発振回路
の発振出力信号を入力して反転して出力するインバータ
と、これらのシュミットトリガインバータおよびインバ
ータの出力を入力して前記不完全クロックを出力するＥ
ＸＯＲゲートとにより形成して、前記第２の制御回路
は、前記第１の制御信号がＳ端子に入力され、前記アン
ダーフロー信号がＲ端子に入力されて、前記第２の制御
信号がＱ端子より出力されるフリップフロップにより形
成するとともに、前記第３の制御回路は、前記外部から
供給されるリセット信号がＳ端子に入力され、前記第２
の制御信号の反転信号がＲ端子に入力されて、前記第３
の制御信号がＱ端子より出力されるフリップフロップに
より形成してもよい。
回路は、外部から供給される制御信号ならびにリセット
信号がそれぞれＳ端子およびＲ端子に入力され、前記第
１の制御信号がＱ端子より出力されるフリップフロップ
により形成し、前記計数クロック生成回路は、前記発振
回路の発振出力信号を入力して前記完全クロック信号を
出力するシュミットトリガインバータと、前記発振回路
の発振出力信号を入力して反転して出力するインバータ
と、これらのシュミットトリガインバータおよびインバ
ータの出力を入力して前記不完全クロックを出力するＥ
ＸＯＲゲートとにより形成して、前記第２の制御回路
は、前記第１の制御信号がＳ端子に入力され、前記アン
ダーフロー信号がＲ端子に入力されて、前記第２の制御
信号がＱ端子より出力されるフリップフロップにより形
成するとともに、前記第３の制御回路は、前記外部から
供給されるリセット信号がＳ端子に入力され、前記第２
の制御信号の反転信号がＲ端子に入力されて、前記第３
の制御信号がＱ端子より出力されるフリップフロップに
より形成してもよい。
【００１６】更に、第３の発明のスタンバイ制御回路
は、半導体集積回路内の内部回路に供給されるクロック
信号を生成するための共振子を用いる発振回路と、当該
発振回路の発振出力信号にもとづいて前記クロック信号
を発生するクロック発生回路とを含むスタンバイ制御回
路において、外部から供給される制御信号ならびにリセ
ット信号により制御され、前記発振回路の動作を制御す
るための第１の制御信号を出力する第１の制御回路と、
前記発振回路の発振出力信号の振幅レベルを検出して、
当該振幅レベルに対応する完全クロック信号と不完全ク
ロック信号とを、それぞれ分離して生成して出力する計
数クロック生成回路と、前記完全クロック信号ならびに
前記外部から供給されるリセット信号により制御され、
第２の制御信号を出力する第２の制御回路と、前記第２
の制御信号により制御されてインクリメントまたはデク
リメントを切替えて動作し、前記不完全クロック信号を
入力して計数動作を行うとともに、所定の計数値に対応
してアンダーフロー信号を出力する計数回路と、前記第
１の制御回路より出力される第１の制御信号と、前記計
数回路より出力されるアンダーフロー信号とを入力し
て、前記計数回路の初期化を制御するとともに、前記ク
ロック発生回路の動作を制御するための第３の制御信号
を出力する第３の制御回路と、を少なくとも備えて構成
される。
は、半導体集積回路内の内部回路に供給されるクロック
信号を生成するための共振子を用いる発振回路と、当該
発振回路の発振出力信号にもとづいて前記クロック信号
を発生するクロック発生回路とを含むスタンバイ制御回
路において、外部から供給される制御信号ならびにリセ
ット信号により制御され、前記発振回路の動作を制御す
るための第１の制御信号を出力する第１の制御回路と、
前記発振回路の発振出力信号の振幅レベルを検出して、
当該振幅レベルに対応する完全クロック信号と不完全ク
ロック信号とを、それぞれ分離して生成して出力する計
数クロック生成回路と、前記完全クロック信号ならびに
前記外部から供給されるリセット信号により制御され、
第２の制御信号を出力する第２の制御回路と、前記第２
の制御信号により制御されてインクリメントまたはデク
リメントを切替えて動作し、前記不完全クロック信号を
入力して計数動作を行うとともに、所定の計数値に対応
してアンダーフロー信号を出力する計数回路と、前記第
１の制御回路より出力される第１の制御信号と、前記計
数回路より出力されるアンダーフロー信号とを入力し
て、前記計数回路の初期化を制御するとともに、前記ク
ロック発生回路の動作を制御するための第３の制御信号
を出力する第３の制御回路と、を少なくとも備えて構成
される。
【００１７】なお、第３の発明における前記第１の制御
回路は、外部から供給される制御信号ならびにリセット
信号がそれぞれＳ端子およびＲ端子に入力され、前記第
１の制御信号がＱ端子より出力されるフリップフロップ
により形成し、前記第２の制御回路は、前記外部から供
給されるリセット信号がＲ端子に入力され、前記完全ク
ロック信号がＳ端子に入力されて、前記第２の制御信号
がＱ端子より出力されるフリップフロップにより形成し
て、前記計数クロック生成回路は、前記発振回路の発振
出力信号を入力して前記完全クロック信号を出力するシ
ュミットトリガインバータと、前記発振回路の発振出力
信号を入力して前記不完全クロックを出力するインバー
タとにより形成するとともに、前記第３の制御回路は、
前記第１の制御信号がＳ端子に入力され、前記アンダー
フロー信号がＲ端子に入力されて、前記第２の制御信号
がＱ端子より出力されるフリップフロップにより形成し
てもよい。
回路は、外部から供給される制御信号ならびにリセット
信号がそれぞれＳ端子およびＲ端子に入力され、前記第
１の制御信号がＱ端子より出力されるフリップフロップ
により形成し、前記第２の制御回路は、前記外部から供
給されるリセット信号がＲ端子に入力され、前記完全ク
ロック信号がＳ端子に入力されて、前記第２の制御信号
がＱ端子より出力されるフリップフロップにより形成し
て、前記計数クロック生成回路は、前記発振回路の発振
出力信号を入力して前記完全クロック信号を出力するシ
ュミットトリガインバータと、前記発振回路の発振出力
信号を入力して前記不完全クロックを出力するインバー
タとにより形成するとともに、前記第３の制御回路は、
前記第１の制御信号がＳ端子に入力され、前記アンダー
フロー信号がＲ端子に入力されて、前記第２の制御信号
がＱ端子より出力されるフリップフロップにより形成し
てもよい。
【００１８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１９】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、フリ
ップフロップ１および５と、発振回路２と、シュミット
トリガインバータ３１、インバータ３２およびＥＸＯＲ
ゲート３３を含む計数クロック生成回路３と、カウンタ
４と、クロック発生回路６と、ＯＲ回路７とを備えて構
成される。
ク図である。図１に示されるように、本実施例は、フリ
ップフロップ１および５と、発振回路２と、シュミット
トリガインバータ３１、インバータ３２およびＥＸＯＲ
ゲート３３を含む計数クロック生成回路３と、カウンタ
４と、クロック発生回路６と、ＯＲ回路７とを備えて構
成される。
【００２０】図１において、フリップフロップ１はＲＳ
フリップフロップであり、マイクロコンピュータからの
ストップ信号１０２によりセットされ、ハイアクティブ
のリセット信号１０１によりリセットされて、出力され
る信号１０３は発振回路２に送られて、当該発振回路に
対する動作制御が行われる。なおフリップフロップ１が
セットされている間においては、その出力として、ロウ
レベルの信号１０３が出力される。当該フリップフロッ
プ２より出力される“０”の信号１０３を受けて発振回
路２が発振状態となり、当該発振回路２からは発振信号
１０４が出力されて、計数クロック生成回路３およびク
ロック発生回路合６に入力される。計数クロック生成回
路３は、シュミットトリガインバータ３１、ヒステリシ
ス特性を持たないノーマルタイプのインバータ３２およ
び２入力のＥＸＯＲゲート３３により形成されており、
発振回路２より出力される発振信号１０４が十分な振幅
レベルのクロックの場合においては、シュミットトリガ
インバータ３１を介して完全クロック信号１０５が出力
され、また発振回路２より出力される発振信号１０４が
不十分な振幅レベルのクロックの場合には、シュミット
トリガインバータ３１とノーマルインバータ３２の出力
のＥＸＯＲゲート３３を介して不完全クロック１０６が
出力される。
フリップフロップであり、マイクロコンピュータからの
ストップ信号１０２によりセットされ、ハイアクティブ
のリセット信号１０１によりリセットされて、出力され
る信号１０３は発振回路２に送られて、当該発振回路に
対する動作制御が行われる。なおフリップフロップ１が
セットされている間においては、その出力として、ロウ
レベルの信号１０３が出力される。当該フリップフロッ
プ２より出力される“０”の信号１０３を受けて発振回
路２が発振状態となり、当該発振回路２からは発振信号
１０４が出力されて、計数クロック生成回路３およびク
ロック発生回路合６に入力される。計数クロック生成回
路３は、シュミットトリガインバータ３１、ヒステリシ
ス特性を持たないノーマルタイプのインバータ３２およ
び２入力のＥＸＯＲゲート３３により形成されており、
発振回路２より出力される発振信号１０４が十分な振幅
レベルのクロックの場合においては、シュミットトリガ
インバータ３１を介して完全クロック信号１０５が出力
され、また発振回路２より出力される発振信号１０４が
不十分な振幅レベルのクロックの場合には、シュミット
トリガインバータ３１とノーマルインバータ３２の出力
のＥＸＯＲゲート３３を介して不完全クロック１０６が
出力される。
【００２１】カウンタ４は、計数クロック生成回路３よ
り出力される完全クロック１０５によりデクリメント動
作し、また不完全クロック１０６によりインクリメント
動作するアップ／ダウンカウンタであり、所定の計数値
に対応してアンダーフロー信号（以下、ＵＤＦ信号と云
う）１０７が生成されて出力される。また、フリップフ
ロップ５はセット優先のＲＳフリップフロップであり、
フリップフロップ１より出力される信号１０３と、カウ
ンタ４より出力されるＵＤＦ信号１０７の入力を受け
て、信号１０８が出力されてクロック発生回路６および
ＯＲゲート７に入力される。この信号１０８を介してク
ロック発生回路６の動作が制御されるとともに、カウン
タ４のリセットが制御される。クロック発生回路６にお
いては、発振回路２より出力されるクロック信号１０４
が入力され、当該クロック信号にもどづいて所定のクロ
ック信号１０９および１１０が生成されて出力される。
り出力される完全クロック１０５によりデクリメント動
作し、また不完全クロック１０６によりインクリメント
動作するアップ／ダウンカウンタであり、所定の計数値
に対応してアンダーフロー信号（以下、ＵＤＦ信号と云
う）１０７が生成されて出力される。また、フリップフ
ロップ５はセット優先のＲＳフリップフロップであり、
フリップフロップ１より出力される信号１０３と、カウ
ンタ４より出力されるＵＤＦ信号１０７の入力を受け
て、信号１０８が出力されてクロック発生回路６および
ＯＲゲート７に入力される。この信号１０８を介してク
ロック発生回路６の動作が制御されるとともに、カウン
タ４のリセットが制御される。クロック発生回路６にお
いては、発振回路２より出力されるクロック信号１０４
が入力され、当該クロック信号にもどづいて所定のクロ
ック信号１０９および１１０が生成されて出力される。
【００２２】図２（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）、（ｇ）および（ｈ）は、本実施例の共
振子を用いた場合における各部の信号を示すタイミング
図であり、また、図３（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）および（ｈ）は、本実
施例の外部からクロックパルスの供給を受ける場合にお
ける各部の信号を示すタイミング図である。
（ｅ）、（ｆ）、（ｇ）および（ｈ）は、本実施例の共
振子を用いた場合における各部の信号を示すタイミング
図であり、また、図３（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）および（ｈ）は、本実
施例の外部からクロックパルスの供給を受ける場合にお
ける各部の信号を示すタイミング図である。
【００２３】次に、最初に、図１および図２の参照し
て、本実施例の共振子を用いた場合における動作につい
て説明する。まず、時刻Ｔ0 において電源が投入され、
リセット信号１０１（図２（ａ）参照）が“１”になる
と、フリップフロップ１およびカウンタ４と、当該半導
体集積回路内の内部回路等が初期化される。また、フリ
ップフロップ５より出力される信号１０８（図２（ｇ）
参照）は“０”または“１”の何れであっても、電源投
入時のリセット信号１０１が、通常発振の安定に十分な
時間の間において“１”となっているために問題がない
が、ここでは便宜上“１”であるものとする。従って、
発振回路２が発振状態にあっても、クロック発生回路６
に入力される信号１０８が“１”であるためにクロック
発生回路６は停止状態にある。また、フリップフロップ
１から出力される信号１０３（図２（ｂ）参照）が
“０”であるために、発振回路２が発振を開始し、当該
発振回路２より出力される発振信号１０４（図２（ｃ）
参照）の振幅レベルは、次第に大きいレベルになってゆ
く。次いで、時刻Ｔ1 においてはリセット信号１０１が
“０”になるが、フリップフロップ５より出力される信
号１０８が“１”であるために、クロック信号１０９お
よび１１０はクロック発生回路６より出力されることが
ない。カウンタ４においては、リセットが解除されてカ
ウンタが開始されるが、発振回路２より出力される発振
信号１０４の振幅が小さいために、シュミットトリガイ
ンバータ３１はこれには感応せず、ノーマルインバータ
３２からのみクロック信号が伝達され、完全クロック信
号１０５（図２（ｄ）参照）は停止状態となって、不完
全クロック１０６（図２（ｅ）参照）のみが動作するた
めに、これを受けてカウンタ４においてはインクリメン
ト動作が行われる。
て、本実施例の共振子を用いた場合における動作につい
て説明する。まず、時刻Ｔ0 において電源が投入され、
リセット信号１０１（図２（ａ）参照）が“１”になる
と、フリップフロップ１およびカウンタ４と、当該半導
体集積回路内の内部回路等が初期化される。また、フリ
ップフロップ５より出力される信号１０８（図２（ｇ）
参照）は“０”または“１”の何れであっても、電源投
入時のリセット信号１０１が、通常発振の安定に十分な
時間の間において“１”となっているために問題がない
が、ここでは便宜上“１”であるものとする。従って、
発振回路２が発振状態にあっても、クロック発生回路６
に入力される信号１０８が“１”であるためにクロック
発生回路６は停止状態にある。また、フリップフロップ
１から出力される信号１０３（図２（ｂ）参照）が
“０”であるために、発振回路２が発振を開始し、当該
発振回路２より出力される発振信号１０４（図２（ｃ）
参照）の振幅レベルは、次第に大きいレベルになってゆ
く。次いで、時刻Ｔ1 においてはリセット信号１０１が
“０”になるが、フリップフロップ５より出力される信
号１０８が“１”であるために、クロック信号１０９お
よび１１０はクロック発生回路６より出力されることが
ない。カウンタ４においては、リセットが解除されてカ
ウンタが開始されるが、発振回路２より出力される発振
信号１０４の振幅が小さいために、シュミットトリガイ
ンバータ３１はこれには感応せず、ノーマルインバータ
３２からのみクロック信号が伝達され、完全クロック信
号１０５（図２（ｄ）参照）は停止状態となって、不完
全クロック１０６（図２（ｅ）参照）のみが動作するた
めに、これを受けてカウンタ４においてはインクリメン
ト動作が行われる。
【００２４】時刻Ｔ2 においては、クロック信号１０４
の振幅レベルが成長して、シュミットトリガインバータ
３１が感応する所定レベルに達すると、不完全クロック
１０５は停止し、完全クロック１０６の動作が開始され
る。従って、カウンタ４においては、その動作がインク
リメント動作からデクリメント動作に移行する。そし
て、時刻Ｔ3 においては、カウンタ４がアンダーフロー
してＵＤＦ信号１０７が出力されると、これを受けて、
フリップフロップ５がリセットされ、フリップフロップ
５より出力される“１”の信号１０８を介してクロック
発生回路６が動作状態となり、発振信号１０４を受け
て、当該クロック発生回路６からはクロック信号１０９
および１１０が出力され、半導体集積回路内の内部回路
に送出される。そして時刻Ｔ4 において、外部からのス
トップ信号１０２（図２（ｈ）参照）が入力されると、
これを受けてフリップフロップ１および５は共にセット
され、フリップフロップ１より出力される“１”の信号
１０３を受けて発振回路２の発振は停止され、カウンタ
４が初期化されるとともに、フリップフロップ５より出
力される“１”の信号１０８を受けてクロック発生回路
６からのクロック信号１０９および１１０の出力も停止
される。このために、半導体集積回路における消費電力
は極小の状態となる。
の振幅レベルが成長して、シュミットトリガインバータ
３１が感応する所定レベルに達すると、不完全クロック
１０５は停止し、完全クロック１０６の動作が開始され
る。従って、カウンタ４においては、その動作がインク
リメント動作からデクリメント動作に移行する。そし
て、時刻Ｔ3 においては、カウンタ４がアンダーフロー
してＵＤＦ信号１０７が出力されると、これを受けて、
フリップフロップ５がリセットされ、フリップフロップ
５より出力される“１”の信号１０８を介してクロック
発生回路６が動作状態となり、発振信号１０４を受け
て、当該クロック発生回路６からはクロック信号１０９
および１１０が出力され、半導体集積回路内の内部回路
に送出される。そして時刻Ｔ4 において、外部からのス
トップ信号１０２（図２（ｈ）参照）が入力されると、
これを受けてフリップフロップ１および５は共にセット
され、フリップフロップ１より出力される“１”の信号
１０３を受けて発振回路２の発振は停止され、カウンタ
４が初期化されるとともに、フリップフロップ５より出
力される“１”の信号１０８を受けてクロック発生回路
６からのクロック信号１０９および１１０の出力も停止
される。このために、半導体集積回路における消費電力
は極小の状態となる。
【００２５】そして、再度リセット信号１０１を“１”
とすることにより、フリッフフロップ１の出力１０３を
介して発振回路２の発振が開始され、またＯＲゲート７
を介してカウンタ４が初期化される。リセット信号１０
１を“０”にすることにより、カウンタ４は、前述のよ
うに、発振信号１０４の振幅レベルが不十分な期間にお
いては、計数クロック生成回路３より出力される不完全
クロック１０５によりインクリメント動作が行われ、ま
た所定の振幅レベルに達した後においては完全クロック
１０６によりデクリメント動作が行われる。また、カウ
ンタ４おいてＵＤＦ信号１０７が発生されて出力される
ことにより、フリップフロップ５の出力１０８を介し
て、クロック発生回路６よりはクロック信号１０９およ
び１１０の出力が再開される。即ち、発振回路３より出
力される発振信号１０４の振幅レベルが、所定レベルに
達するまでの時間に応じた発振安定時間を確保すること
が可能となる。
とすることにより、フリッフフロップ１の出力１０３を
介して発振回路２の発振が開始され、またＯＲゲート７
を介してカウンタ４が初期化される。リセット信号１０
１を“０”にすることにより、カウンタ４は、前述のよ
うに、発振信号１０４の振幅レベルが不十分な期間にお
いては、計数クロック生成回路３より出力される不完全
クロック１０５によりインクリメント動作が行われ、ま
た所定の振幅レベルに達した後においては完全クロック
１０６によりデクリメント動作が行われる。また、カウ
ンタ４おいてＵＤＦ信号１０７が発生されて出力される
ことにより、フリップフロップ５の出力１０８を介し
て、クロック発生回路６よりはクロック信号１０９およ
び１１０の出力が再開される。即ち、発振回路３より出
力される発振信号１０４の振幅レベルが、所定レベルに
達するまでの時間に応じた発振安定時間を確保すること
が可能となる。
【００２６】次に、図１および図３を参照して、外部か
らクロックパルスの供給を受ける場合における、本実施
例の動作について説明する。なお、ここにおいては、前
述の共振子を用いた場合における本実施例の動作と重複
する点については説明を省略し、前述の図２（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）およ
び（ｈ）のタイミング図に示される動作とは異なる点に
ついて説明するものとする。図１における発振回路２よ
り出力される発振信号１０４（図３（ｃ）参照）は、外
部からのクロックの供給を受ける状態にあるため、時刻
Ｔ0 においては、フリップフロップ１に入力されるリセ
ット信号１０１（図３（ａ）参照）がアクティブになる
と、当該フリップフロップ１より出力される“０”の信
号１０３（図３（ｂ）参照）を受けて直ちに十分な振幅
レベルで発振を開始する。従って、シュミットトリガイ
ンバータ３１およびノーマルインバータ３２からも同様
にクロック信号が伝達されて、完全クロック１０５（図
３（ｄ）参照）が動作状態となって出力され、不完全ク
ロック１０６（図３（ｅ）参照）は停止状態となる。こ
れに対応して、時刻Ｔ1 においてカウンタ４がリセット
を解除されるとデクリメント動作が行われ、カウンタ４
よりは、１クロック後にＵＤＦ信号１０７（図３（ｆ）
参照）が出力されてフリップフロップ５に入力される。
フリップフロップ５においては、このＵＤＦ信号１０７
をリセット端子に受けてリセットされ、その出力１０８
（図３（ｇ）参照）はクロック発生回路６に入力され
る。クロック発生回路６は、フリップフロップ５より出
力される“０”の信号１０８を受けて動作状態となり、
発振回路２からの発振信号１０４の入力に対応してクロ
ック信号１０９および１１０が出力され、半導体集積回
路内の内部回路に送られて、当該内部回路の動作が開始
される。
らクロックパルスの供給を受ける場合における、本実施
例の動作について説明する。なお、ここにおいては、前
述の共振子を用いた場合における本実施例の動作と重複
する点については説明を省略し、前述の図２（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）およ
び（ｈ）のタイミング図に示される動作とは異なる点に
ついて説明するものとする。図１における発振回路２よ
り出力される発振信号１０４（図３（ｃ）参照）は、外
部からのクロックの供給を受ける状態にあるため、時刻
Ｔ0 においては、フリップフロップ１に入力されるリセ
ット信号１０１（図３（ａ）参照）がアクティブになる
と、当該フリップフロップ１より出力される“０”の信
号１０３（図３（ｂ）参照）を受けて直ちに十分な振幅
レベルで発振を開始する。従って、シュミットトリガイ
ンバータ３１およびノーマルインバータ３２からも同様
にクロック信号が伝達されて、完全クロック１０５（図
３（ｄ）参照）が動作状態となって出力され、不完全ク
ロック１０６（図３（ｅ）参照）は停止状態となる。こ
れに対応して、時刻Ｔ1 においてカウンタ４がリセット
を解除されるとデクリメント動作が行われ、カウンタ４
よりは、１クロック後にＵＤＦ信号１０７（図３（ｆ）
参照）が出力されてフリップフロップ５に入力される。
フリップフロップ５においては、このＵＤＦ信号１０７
をリセット端子に受けてリセットされ、その出力１０８
（図３（ｇ）参照）はクロック発生回路６に入力され
る。クロック発生回路６は、フリップフロップ５より出
力される“０”の信号１０８を受けて動作状態となり、
発振回路２からの発振信号１０４の入力に対応してクロ
ック信号１０９および１１０が出力され、半導体集積回
路内の内部回路に送られて、当該内部回路の動作が開始
される。
【００２７】時刻Ｔ4 においてストップ信号１０２（図
３（ｈ）参照）が入力されると、フリップフロップ１お
よび５が共にセットされ、これによりフリップフロップ
１のより出力される“１”の信号１０３を受けて発振回
路２の発振は停止される。また、フリップフロップ５を
介して出力される“１”の信号１０８を介してカウンタ
３が初期化されるとともにクロック発生回路６の動作が
停止され、発振回路２からの発振信号１０４の入力に対
応するクロック信号１０９および１１０の出力も停止さ
れる。このため、この状態においては、半導体集積回路
における消費電力は極小となる。そして、再度、リセッ
ト信号１０１が“１”に設定されると、これにより発振
回路２は発振を開始しカウンタ４は初期化される。ま
た、リセット信号１０１が“０”に設定される場合に
は、カウンタ４は、発振回路２より出力されるクロック
１０４の振幅が十分なレベルであるために、不完全クロ
ック１０６によるインクリメント動作は行われず、直ち
に完全クロック１０５によるデクリメント動作が行われ
る。また、この場合には、カウンタ４においてＵＤＦ信
号１０７が発生して出力されることにより、フリップフ
ロップ５より出力される信号１０８が“０”となり、こ
れにより、クロック発生回路６が動作状態となって、半
導体集積回路の内部回路に対するクロック信号１０９お
よび１１０の送出が再開される。即ち、発振回路２より
出力される発振信号１０４の振幅レベルが始めから所定
レベルに達しているために、発振安定時間なしに半導体
集積回路の動作を開始させることができる。
３（ｈ）参照）が入力されると、フリップフロップ１お
よび５が共にセットされ、これによりフリップフロップ
１のより出力される“１”の信号１０３を受けて発振回
路２の発振は停止される。また、フリップフロップ５を
介して出力される“１”の信号１０８を介してカウンタ
３が初期化されるとともにクロック発生回路６の動作が
停止され、発振回路２からの発振信号１０４の入力に対
応するクロック信号１０９および１１０の出力も停止さ
れる。このため、この状態においては、半導体集積回路
における消費電力は極小となる。そして、再度、リセッ
ト信号１０１が“１”に設定されると、これにより発振
回路２は発振を開始しカウンタ４は初期化される。ま
た、リセット信号１０１が“０”に設定される場合に
は、カウンタ４は、発振回路２より出力されるクロック
１０４の振幅が十分なレベルであるために、不完全クロ
ック１０６によるインクリメント動作は行われず、直ち
に完全クロック１０５によるデクリメント動作が行われ
る。また、この場合には、カウンタ４においてＵＤＦ信
号１０７が発生して出力されることにより、フリップフ
ロップ５より出力される信号１０８が“０”となり、こ
れにより、クロック発生回路６が動作状態となって、半
導体集積回路の内部回路に対するクロック信号１０９お
よび１１０の送出が再開される。即ち、発振回路２より
出力される発振信号１０４の振幅レベルが始めから所定
レベルに達しているために、発振安定時間なしに半導体
集積回路の動作を開始させることができる。
【００２８】次に、本発明の第２の実施例について説明
する。図４は、本実施例の構成を示すブロック図であ
る。図４に示されるように、本実施例は、フリップフロ
ップ１、５および９と、発振回路２と、計数クロック生
成回路３と、カウンタ４と、クロック発生回路８と、Ｏ
Ｒ回路７と、インバータ１０とを備えて構成されてお
り、計数クロック生成回路３の構成は、図１に示される
第１の実施例の場合と同様であり、シュミットトリガイ
ンバータ３１、ノーマルタイプのインバータ３２および
ＥＸＯＲゲート３３により形成されている。本実施例の
第１の実施例との構成上の相違点は、新たにフリップフ
ロップ９とインバータ１０が付加されていることであ
る。
する。図４は、本実施例の構成を示すブロック図であ
る。図４に示されるように、本実施例は、フリップフロ
ップ１、５および９と、発振回路２と、計数クロック生
成回路３と、カウンタ４と、クロック発生回路８と、Ｏ
Ｒ回路７と、インバータ１０とを備えて構成されてお
り、計数クロック生成回路３の構成は、図１に示される
第１の実施例の場合と同様であり、シュミットトリガイ
ンバータ３１、ノーマルタイプのインバータ３２および
ＥＸＯＲゲート３３により形成されている。本実施例の
第１の実施例との構成上の相違点は、新たにフリップフ
ロップ９とインバータ１０が付加されていることであ
る。
【００２９】図４において、フリップフロップ１はＲＳ
フリップフロップであり、マイクロコンピュータからの
ストップ信号１０２によりセットされ、ハイアクティブ
のリセット信号１０１によりリセットされて、当該フリ
ップフロップ１より出力される信号１０３は発振回路２
に送られて、発振回路２に対する動作制御が行われる。
この場合に、フリップフロップ１より出力される信号１
０３は、当該フリップフロップ１がリセットされている
間においては“０”の信号として出力され、またセット
されている間においては“１”の信号として出力され
る。これを受けて発振回路２においては、フリップフロ
ップ１がリセット（信号１０３が“０”）されている間
においては発振状態となって発振信号１０４が出力さ
れ、フリップフロップ１がセット（信号１０３が
“１”）されている間においてはロウレベルの信号が出
力される。
フリップフロップであり、マイクロコンピュータからの
ストップ信号１０２によりセットされ、ハイアクティブ
のリセット信号１０１によりリセットされて、当該フリ
ップフロップ１より出力される信号１０３は発振回路２
に送られて、発振回路２に対する動作制御が行われる。
この場合に、フリップフロップ１より出力される信号１
０３は、当該フリップフロップ１がリセットされている
間においては“０”の信号として出力され、またセット
されている間においては“１”の信号として出力され
る。これを受けて発振回路２においては、フリップフロ
ップ１がリセット（信号１０３が“０”）されている間
においては発振状態となって発振信号１０４が出力さ
れ、フリップフロップ１がセット（信号１０３が
“１”）されている間においてはロウレベルの信号が出
力される。
【００３０】計数クロック生成回路３は、シュミットト
リガインバータ３１、ヒステリシス特性を持たないノー
マルタイプのインバータ３２および２入力のＥＸＯＲゲ
ート３３により形成されており、発振回路２より出力さ
れる発振信号１０４が十分な振幅レベルのクロックの場
合においては、シュミットトリガインバータ３１を介し
て完全クロック信号１０５が出力され、また発振回路２
より出力される発振信号１０４が不十分な振幅レベルの
クロックの場合には、シュミットトリガインバータ３１
とノーマルタイプのインバータ３２との出力が、ＥＸＯ
Ｒゲート３３を介して不完全クロック１０６として出力
される。
リガインバータ３１、ヒステリシス特性を持たないノー
マルタイプのインバータ３２および２入力のＥＸＯＲゲ
ート３３により形成されており、発振回路２より出力さ
れる発振信号１０４が十分な振幅レベルのクロックの場
合においては、シュミットトリガインバータ３１を介し
て完全クロック信号１０５が出力され、また発振回路２
より出力される発振信号１０４が不十分な振幅レベルの
クロックの場合には、シュミットトリガインバータ３１
とノーマルタイプのインバータ３２との出力が、ＥＸＯ
Ｒゲート３３を介して不完全クロック１０６として出力
される。
【００３１】カウンタ４は、計数クロック生成回路３よ
り出力される完全クロック１０５によりデクリメント動
作し、また不完全クロック１０６によりインクリメント
動作するアップ／ダウンカウンタであり、所定の計数値
に対応してＵＤＦ信号１０７が生成されて出力される。
また、フリップフロップ５はセット優先のＲＳフリップ
フロップであり、フリップフロップ１より出力される信
号１０３と、カウンタ４より出力されるＵＤＦ信号１０
７の入力を受けて、信号１０８が出力されてＯＲゲート
７を介してカウンタ４に入力されるとともに、インバー
タ１０を介してフリップフロップ９に入力され、内部リ
セット信号の制御用として機能する。また、クロック発
生回路８においては、発振回路２より出力される発振信
号１０４が入力されて、当該発振信号１０４にもどづい
て所定のクロック信号１０９および１１０が生成されて
出力され、半導体集積回路の内部回路に送出される。そ
して、新たに付加されたフリップフロップ９は、セット
優先のＲＳフリップフロップであり、フリップフロップ
５より出力される信号１０８がインバータ１０により反
転された信号と、リセット信号１０１との入力を受け
て、リセット信号１１４が生成されて出力され、半導体
集積回路の内部回路に送出される。
り出力される完全クロック１０５によりデクリメント動
作し、また不完全クロック１０６によりインクリメント
動作するアップ／ダウンカウンタであり、所定の計数値
に対応してＵＤＦ信号１０７が生成されて出力される。
また、フリップフロップ５はセット優先のＲＳフリップ
フロップであり、フリップフロップ１より出力される信
号１０３と、カウンタ４より出力されるＵＤＦ信号１０
７の入力を受けて、信号１０８が出力されてＯＲゲート
７を介してカウンタ４に入力されるとともに、インバー
タ１０を介してフリップフロップ９に入力され、内部リ
セット信号の制御用として機能する。また、クロック発
生回路８においては、発振回路２より出力される発振信
号１０４が入力されて、当該発振信号１０４にもどづい
て所定のクロック信号１０９および１１０が生成されて
出力され、半導体集積回路の内部回路に送出される。そ
して、新たに付加されたフリップフロップ９は、セット
優先のＲＳフリップフロップであり、フリップフロップ
５より出力される信号１０８がインバータ１０により反
転された信号と、リセット信号１０１との入力を受け
て、リセット信号１１４が生成されて出力され、半導体
集積回路の内部回路に送出される。
【００３２】本実施例と前述の第１の実施例との相違点
は、第１の実施例においては、クロック発生回路６の動
作が、フリップフロップ５より出力される信号１０８に
より制御されているのに対して、本実施例におけるクロ
ック発生回路８においては、発振回路２より出力される
発振信号１０４の入力に対応して、即クロック信号１０
９および１１０が出力されるように構成されており、当
該発振信号１０４が入力されている限りにおいては、必
らずクロック信号１０９および１１０が、クロック発生
回路８より内部回路に対して出力されるということであ
る。
は、第１の実施例においては、クロック発生回路６の動
作が、フリップフロップ５より出力される信号１０８に
より制御されているのに対して、本実施例におけるクロ
ック発生回路８においては、発振回路２より出力される
発振信号１０４の入力に対応して、即クロック信号１０
９および１１０が出力されるように構成されており、当
該発振信号１０４が入力されている限りにおいては、必
らずクロック信号１０９および１１０が、クロック発生
回路８より内部回路に対して出力されるということであ
る。
【００３３】また、本実施例の第１の実施例との他の相
違点は、第１の実施例における半導体集積回路の内部回
路に対するリセット信号として、リセット信号１０１
が、そのまま直接当該内部回路に送出されているのに対
して、本実施例においては、半導体集積回路の内部回路
に対するリセット信号１１４は、リセット信号１０１の
入力を受けてセットされるフリップフロップ５の出力１
０８の反転信号を介して、フリップフロップ９より出力
される信号を、当該リセット信号１１４として用いてい
ることである。
違点は、第１の実施例における半導体集積回路の内部回
路に対するリセット信号として、リセット信号１０１
が、そのまま直接当該内部回路に送出されているのに対
して、本実施例においては、半導体集積回路の内部回路
に対するリセット信号１１４は、リセット信号１０１の
入力を受けてセットされるフリップフロップ５の出力１
０８の反転信号を介して、フリップフロップ９より出力
される信号を、当該リセット信号１１４として用いてい
ることである。
【００３４】従って、前述した第１の実施例において
は、発振安定時間が確保された後にクロック信号１０９
および１１０が出力され、半導体集積回路の内部回路に
おける動作が開始されるのに対比して、本実施例におい
ては、発振回路２が動作するのに対応して、始めからク
ロック信号１０９および１１０が発生されており、発振
安定時間が確保された後に内部リセット信号が解除され
て、半導体集積回路の内部回路における動作が開始され
る。但し、上記の第１および第２の実施例の何れの場合
においても、発振安定時間の経過後において、内部回路
の動作が開始される点については同様である。
は、発振安定時間が確保された後にクロック信号１０９
および１１０が出力され、半導体集積回路の内部回路に
おける動作が開始されるのに対比して、本実施例におい
ては、発振回路２が動作するのに対応して、始めからク
ロック信号１０９および１１０が発生されており、発振
安定時間が確保された後に内部リセット信号が解除され
て、半導体集積回路の内部回路における動作が開始され
る。但し、上記の第１および第２の実施例の何れの場合
においても、発振安定時間の経過後において、内部回路
の動作が開始される点については同様である。
【００３５】また、共振子を用いずに外部からのクロッ
クにより動作する場合においても、前述の第１の実施例
の場合と同様に発振安定時間がない状態において、本実
施例の場合には、内部リセット信号が解除されて、直ち
に半導体集積回路の内部回路の動作が開始されることは
云うまでもない。
クにより動作する場合においても、前述の第１の実施例
の場合と同様に発振安定時間がない状態において、本実
施例の場合には、内部リセット信号が解除されて、直ち
に半導体集積回路の内部回路の動作が開始されることは
云うまでもない。
【００３６】次に、本発明の第３の実施例について説明
する。図５は、本実施例の構成を示すブロック図であ
る。図５に示されるように、本実施例は、フリップフロ
ップ１、５および１２と、発振回路２と、シュミットト
リガインバータ３１およびノーマルタイプのインバータ
３２を含む計数クロック生成回路１１と、カウンタ１３
と、クロック発生回路６と、ＯＲゲート７とを備えて構
成されている。本実施例の第１の実施例との構成上の相
違点は、計数クロック生成回路１１、フリップフロップ
１２およびカウンタ１３を含む構成内容にある。
する。図５は、本実施例の構成を示すブロック図であ
る。図５に示されるように、本実施例は、フリップフロ
ップ１、５および１２と、発振回路２と、シュミットト
リガインバータ３１およびノーマルタイプのインバータ
３２を含む計数クロック生成回路１１と、カウンタ１３
と、クロック発生回路６と、ＯＲゲート７とを備えて構
成されている。本実施例の第１の実施例との構成上の相
違点は、計数クロック生成回路１１、フリップフロップ
１２およびカウンタ１３を含む構成内容にある。
【００３７】図５において、フリップフロップ１は、第
１および第２の実施例の場合と同様に、セット優先のＲ
Ｓフリップフロップであり、マイクロコンピュータから
のストップ信号１０２によりセットされ、ハイアクティ
ブのリセット信号１０１によりリセットされて、当該フ
リップフロップ１より出力される信号１０３は発振回路
２に送られて、発振回路２に対する動作制御が行われ
る。この場合に、フリップフロップ１より出力される信
号１０３が、当該フリップフロップ１がリセットされて
いる間においては“０”の信号として出力され、またセ
ットされている間においては“１”の信号として出力さ
れる点、ならびに、これを受けて発振回路２において、
フリップフロップ１がリセット（信号１０３が“０”）
されている間においては発振状態となって発振信号１０
４が出力され、フリップフロップ１がセット（信号１０
３が“１”）されている間においてはロウレベルの信号
が出力されることは、前述の第１および第２の実施例の
場合と同様である。
１および第２の実施例の場合と同様に、セット優先のＲ
Ｓフリップフロップであり、マイクロコンピュータから
のストップ信号１０２によりセットされ、ハイアクティ
ブのリセット信号１０１によりリセットされて、当該フ
リップフロップ１より出力される信号１０３は発振回路
２に送られて、発振回路２に対する動作制御が行われ
る。この場合に、フリップフロップ１より出力される信
号１０３が、当該フリップフロップ１がリセットされて
いる間においては“０”の信号として出力され、またセ
ットされている間においては“１”の信号として出力さ
れる点、ならびに、これを受けて発振回路２において、
フリップフロップ１がリセット（信号１０３が“０”）
されている間においては発振状態となって発振信号１０
４が出力され、フリップフロップ１がセット（信号１０
３が“１”）されている間においてはロウレベルの信号
が出力されることは、前述の第１および第２の実施例の
場合と同様である。
【００３８】計数クロック生成回路１１は、シュミット
トリガインバータ３１と、ヒステリシス特性を持たない
ノーマルタイプのインバータ３２により形成されてお
り、発振回路２より出力される発振信号１０４が十分な
振幅レベルのクロックの場合においては、シュミットト
リガインバータ３１を介して完全クロック信号１０５が
出力され、また発振回路２より出力される発振信号１０
４の振幅レベルの如何に関せず、ノーマルインバータ３
２を介しては不完全クロック１１１が出力される。カウ
ンタ４は、計数クロック生成回路１１より出力される不
完全クロック１１１によりカウンタ動作し、フリップフ
ロップ１２より出力される信号を受けてインクリメント
またはデクリメントの何れかに切替えて動作するアップ
／ダウンカウンタでであり、所定の計数値に対応してＵ
ＤＦ信号１０７が生成されて出力される。また、フリッ
プフロップ５はセット優先のＲＳフリップフロップであ
り、フリップフロップ１より出力される信号１０３と、
カウンタ４より出力されるＵＤＦ信号１０７の入力を受
けて、信号１０８が出力されてクロック発生回路６およ
びＯＲゲート７に入力される。この信号１０８を介して
クロック発生回路６の動作が制御されるとともに、ＯＲ
ゲート７を介してカウンタ４のリセットが制御される。
クロック発生回路６においては、発振回路２より出力さ
れる発振信号１０４が入力され、当該発振信号にもとづ
いて所定のクロック信号１０９および１１０が生成され
て出力される。
トリガインバータ３１と、ヒステリシス特性を持たない
ノーマルタイプのインバータ３２により形成されてお
り、発振回路２より出力される発振信号１０４が十分な
振幅レベルのクロックの場合においては、シュミットト
リガインバータ３１を介して完全クロック信号１０５が
出力され、また発振回路２より出力される発振信号１０
４の振幅レベルの如何に関せず、ノーマルインバータ３
２を介しては不完全クロック１１１が出力される。カウ
ンタ４は、計数クロック生成回路１１より出力される不
完全クロック１１１によりカウンタ動作し、フリップフ
ロップ１２より出力される信号を受けてインクリメント
またはデクリメントの何れかに切替えて動作するアップ
／ダウンカウンタでであり、所定の計数値に対応してＵ
ＤＦ信号１０７が生成されて出力される。また、フリッ
プフロップ５はセット優先のＲＳフリップフロップであ
り、フリップフロップ１より出力される信号１０３と、
カウンタ４より出力されるＵＤＦ信号１０７の入力を受
けて、信号１０８が出力されてクロック発生回路６およ
びＯＲゲート７に入力される。この信号１０８を介して
クロック発生回路６の動作が制御されるとともに、ＯＲ
ゲート７を介してカウンタ４のリセットが制御される。
クロック発生回路６においては、発振回路２より出力さ
れる発振信号１０４が入力され、当該発振信号にもとづ
いて所定のクロック信号１０９および１１０が生成され
て出力される。
【００３９】前述した第１の実施例においては、発振回
路２より出力される発振信号１０４の振幅レベルが小さ
い場合に発生する不完全クロック１０６によりカウンタ
４をインクリメントし、また振幅レベルが十分なレベル
の場合に発生する完全クロック１０５によりカウンタ４
をデクリメントしてアンダーフローを検出している。こ
れに対比して、本実施例においては、発振信号１０４の
振幅レベルの如何に関せず発生する不完全クロック１１
１を、直接カウンタ１３に対する計数クロックとして用
いて、カウンタ１３におけるインクリメントが行われて
いる。そして、その後において、クロックの振幅レベル
が十分に大きくなった時点において、動作を開始する完
全クロック１０５の立ち上がりにおいて、カウンタ１３
における動作モードをインクリメントからデクリメント
に切替えて、アンダーフローを検出している。本実施例
の場合においても、第１の実施例の場合と同様に、外部
クロックの供給により動作する場合には、完全クロック
１０５が直ちに動作するために、カウンタ１３において
は、インクリメント動作を行うことなくデクリメント動
作に入るため、発振安定時間が削除される。
路２より出力される発振信号１０４の振幅レベルが小さ
い場合に発生する不完全クロック１０６によりカウンタ
４をインクリメントし、また振幅レベルが十分なレベル
の場合に発生する完全クロック１０５によりカウンタ４
をデクリメントしてアンダーフローを検出している。こ
れに対比して、本実施例においては、発振信号１０４の
振幅レベルの如何に関せず発生する不完全クロック１１
１を、直接カウンタ１３に対する計数クロックとして用
いて、カウンタ１３におけるインクリメントが行われて
いる。そして、その後において、クロックの振幅レベル
が十分に大きくなった時点において、動作を開始する完
全クロック１０５の立ち上がりにおいて、カウンタ１３
における動作モードをインクリメントからデクリメント
に切替えて、アンダーフローを検出している。本実施例
の場合においても、第１の実施例の場合と同様に、外部
クロックの供給により動作する場合には、完全クロック
１０５が直ちに動作するために、カウンタ１３において
は、インクリメント動作を行うことなくデクリメント動
作に入るため、発振安定時間が削除される。
【００４０】
【発明の効果】以上説明したように、本発明は、共振子
を用いた場合における発振回路の立ち上がり時の安定時
間が確保されるとともに、外部からのクロック供給によ
り動作する場合には、発振安定のための無駄な待ち時間
を排除して応答性を向上させることができるという効果
がある。
を用いた場合における発振回路の立ち上がり時の安定時
間が確保されるとともに、外部からのクロック供給によ
り動作する場合には、発振安定のための無駄な待ち時間
を排除して応答性を向上させることができるという効果
がある。
【００４１】また、スタンバイ回路自身が共振子を用い
た動作であるか、または外部クロック供給による動作で
あるかを認識することにより、ユーザーとしては、クロ
ック供給の方法を意識することなくプログラムならびに
システムを構築することができるという効果がある。
た動作であるか、または外部クロック供給による動作で
あるかを認識することにより、ユーザーとしては、クロ
ック供給の方法を意識することなくプログラムならびに
システムを構築することができるという効果がある。
【００４２】更に、本発明においては、立ち上がりが速
い程自動的に安定時間が短縮され、また立ち上がりが遅
い程自動的に安定時間が長く設定されるために、共振子
の温度等による周囲条件により変化する立ち上がり時間
に適応した安定時間が確保されるという効果がある。
い程自動的に安定時間が短縮され、また立ち上がりが遅
い程自動的に安定時間が長く設定されるために、共振子
の温度等による周囲条件により変化する立ち上がり時間
に適応した安定時間が確保されるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例における共振子動作時の動作タイ
ミング図である。
ミング図である。
【図３】第１の実施例における外部クロック供給動作時
の動作タイミング図である。
の動作タイミング図である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】本発明の第３の実施例を示すブロック図であ
る。
る。
【図６】従来例を示すブロック図である。
【図７】他の従来例示すブロック図である。
１、５、９、１２、１４、１８、２２、２３、２８
フリップフロップ ２、１９ 発振回路 ３、１１ 計数クロック生成回路 ４、１３、１７、２６ カウンタ ６、８ クロック発生回路 ７、２５、２７ ＯＲゲート １０、１６、２１、３２ インバータ １５ ＮＯＲゲート ２０、３１ シュミットトリガインバータ ２４ 発振器 ２９ クロック信号発生回路 ３３ ＥＸＯＲゲート
フリップフロップ ２、１９ 発振回路 ３、１１ 計数クロック生成回路 ４、１３、１７、２６ カウンタ ６、８ クロック発生回路 ７、２５、２７ ＯＲゲート １０、１６、２１、３２ インバータ １５ ＮＯＲゲート ２０、３１ シュミットトリガインバータ ２４ 発振器 ２９ クロック信号発生回路 ３３ ＥＸＯＲゲート
Claims (6)
- 【請求項１】 半導体集積回路内の内部回路に供給され
るクロック信号を生成するための共振子を用いる発振回
路と、当該発振回路の発振出力信号にもとづいて前記ク
ロック信号を発生するクロック発生回路とを含むスタン
バイ制御回路において、 外部から供給される制御信号ならびにリセット信号によ
り制御され、前記発振回路の動作を制御するための第１
の制御信号を出力する第１の制御回路と、 前記発振回路の発振出力信号の振幅レベルを検出して、
当該振幅レベルに対応する完全クロック信号と不完全ク
ロック信号とを、それぞれ分離して生成して出力する計
数クロック生成回路と、 前記完全クロック信号ならびに不完全クロック信号を入
力して、前記完全クロック信号によりデクリメント動作
を行い、前記不完全クロック信号によりインクリメント
動作を行うとともに、所定の計数値に対応してアンダー
フロー信号を出力する計数回路と、 前記第１の制御回路より出力される第１の制御信号と、
前記計数回路より出力されるアンダーフロー信号とを入
力して、前記計数回路の初期化を制御するとともに、前
記クロック発生回路の動作を制御するための第２の制御
信号を出力する第２の制御回路と、 を少なくとも備えて構成されることを特徴とするスタン
バイ制御回路。 - 【請求項２】 前記第１の制御回路が、外部から供給さ
れる制御信号ならびにリセット信号がそれぞれＳ端子お
よびＲ端子に入力され、前記第１の制御信号がＱ端子よ
り出力されるフリップフロップにより形成され、前記計
数クロック生成回路が、前記発振回路の発振出力信号を
入力して前記完全クロック信号を出力するシュミットト
リガインバータと、前記発振回路の発振出力信号を入力
して反転して出力するインバータと、これらのシュミッ
トトリガインバータおよびインバータの出力を入力して
前記不完全クロックを出力するＥＸＯＲゲートとにより
形成されるとともに、前記第２の制御回路が、前記第１
の制御信号がＳ端子に入力され、前記アンダーフロー信
号がＲ端子に入力されて、前記第２の制御信号がＱ端子
より出力されるフリップフロップにより形成される請求
項１記載のスタンバイ制御回路。 - 【請求項３】 半導体集積回路内の内部回路に供給され
るクロック信号を生成するための共振子を用いる発振回
路と、当該発振回路の発振出力信号にもとづいて前記ク
ロック信号を発生するクロック発生回路とを含むスタン
バイ制御回路において、 外部から供給される制御信号ならびにリセット信号によ
り制御され、前記発振回路の動作を制御するための第１
の制御信号を出力する第１の制御回路と、 前記発振回路の発振出力信号の振幅レベルを検出して、
当該振幅レベルに対応する完全クロック信号と不完全ク
ロック信号とを、それぞれ分離して生成して出力する計
数クロック生成回路と、 前記完全クロック信号ならびに不完全クロック信号を入
力して、前記完全クロック信号によりデクリメント動作
を行い、前記不完全クロック信号によりインクリメント
動作を行うとともに、所定の計数値に対応してアンダー
フロー信号を出力する計数回路と、 前記第１の制御回路より出力される第１の制御信号と、
前記計数回路より出力されるアンダーフロー信号とを入
力して、前記計数回路の初期化を制御するとともに、前
記半導体集積回路の内部回路のリセット動作を制御する
ための第２の制御信号を出力する第２の制御回路と、 前記第２の制御信号の反転信号と、前記外部から供給さ
れるリセット信号とを入力して、前記内部回路に対する
内部リセット信号を生成して出力する第３の制御回路
と、 を少なくとも備えて構成されることを特徴とするスタン
バイ制御回路。 - 【請求項４】 前記第１の制御回路が、外部から供給さ
れる制御信号ならびにリセット信号がそれぞれＳ端子お
よびＲ端子に入力され、前記第１の制御信号がＱ端子よ
り出力されるフリップフロップにより形成され、前記計
数クロック生成回路が、前記発振回路の発振出力信号を
入力して前記完全クロック信号を出力するシュミットト
リガインバータと、前記発振回路の発振出力信号を入力
して反転して出力するインバータと、これらのシュミッ
トトリガインバータおよびインバータの出力を入力して
前記不完全クロックを出力するＥＸＯＲゲートとにより
形成されるとともに、前記第２の制御回路が、前記第１
の制御信号がＳ端子に入力され、前記アンダーフロー信
号がＲ端子に入力されて、前記第２の制御信号がＱ端子
より出力されるフリップフロップにより形成されるとと
もに、前記第３の制御回路が、前記外部から供給される
リセット信号がＳ端子に入力され、前記第２の制御信号
の反転信号がＲ端子に入力されて、前記第３の制御信号
がＱ端子より出力されるフリップフロップにより形成さ
れる請求項３記載のスタンバイ制御回路。 - 【請求項５】 半導体集積回路内の内部回路に供給され
るクロック信号を生成するための共振子を用いる発振回
路と、当該発振回路の発振出力信号にもとづいて前記ク
ロック信号を発生するクロック発生回路とを含むスタン
バイ制御回路において、 外部から供給される制御信号ならびにリセット信号によ
り制御され、前記発振回路の動作を制御するための第１
の制御信号を出力する第１の制御回路と、 前記発振回路の発振出力信号の振幅レベルを検出して、
当該振幅レベルに対応する完全クロック信号と不完全ク
ロック信号とを、それぞれ分離して生成して出力する計
数クロック生成回路と、 前記完全クロック信号ならびに前記外部から供給される
リセット信号により制御され、第２の制御信号を出力す
る第２の制御回路と、 前記第２の制御信号により制御されてインクリメントま
たはデクリメントを切替えて動作し、前記不完全クロッ
ク信号を入力して計数動作を行うとともに、所定の計数
値に対応してアンダーフロー信号を出力する計数回路
と、 前記第１の制御回路より出力される第１の制御信号と、
前記計数回路より出力されるアンダーフロー信号とを入
力して、前記計数回路の初期化を制御するとともに、前
記クロック発生回路の動作を制御するための第３の制御
信号を出力する第３の制御回路と、 を少なくとも備えて構成されることを特徴とするスタン
バイ制御回路。 - 【請求項６】 前記第１の制御回路が、外部から供給さ
れる制御信号ならびにリセット信号がそれぞれＳ端子お
よびＲ端子に入力され、前記第１の制御信号がＱ端子よ
り出力されるフリップフロップにより形成され、前記第
２の制御回路が、前記外部から供給されるリセット信号
がＲ端子に入力され、前記完全クロック信号がＳ端子に
入力されて、前記第２の制御信号がＱ端子より出力され
るフリップフロップにより形成されて、前記計数クロッ
ク生成回路が、前記発振回路の発振出力信号を入力して
前記完全クロック信号を出力するシュミットトリガイン
バータと、前記発振回路の発振出力信号を入力して前記
不完全クロックを出力するインバータとにより形成され
るとともに、前記第３の制御回路が、前記第１の制御信
号がＳ端子に入力され、前記アンダーフロー信号がＲ端
子に入力されて、前記第２の制御信号がＱ端子より出力
されるフリップフロップにより形成される請求項５記載
のスタンバイ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6119119A JP2546536B2 (ja) | 1994-05-31 | 1994-05-31 | スタンバイ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6119119A JP2546536B2 (ja) | 1994-05-31 | 1994-05-31 | スタンバイ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07325640A true JPH07325640A (ja) | 1995-12-12 |
| JP2546536B2 JP2546536B2 (ja) | 1996-10-23 |
Family
ID=14753408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6119119A Expired - Fee Related JP2546536B2 (ja) | 1994-05-31 | 1994-05-31 | スタンバイ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2546536B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5774006A (en) * | 1997-02-24 | 1998-06-30 | Motorola, Inc. | Clock generator and method for generating a clock signal |
| US5859768A (en) * | 1997-06-04 | 1999-01-12 | Motorola, Inc. | Power conversion integrated circuit and method for programming |
-
1994
- 1994-05-31 JP JP6119119A patent/JP2546536B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5774006A (en) * | 1997-02-24 | 1998-06-30 | Motorola, Inc. | Clock generator and method for generating a clock signal |
| US5859768A (en) * | 1997-06-04 | 1999-01-12 | Motorola, Inc. | Power conversion integrated circuit and method for programming |
| USRE39933E1 (en) * | 1997-06-04 | 2007-12-04 | Semiconductor Components Industries, Llc | Power conversion integrated circuit and method for programming |
| USRE41908E1 (en) | 1997-06-04 | 2010-11-02 | Semiconductor Components Industries, Llc | Power conversion integrated circuit and method for programming |
| USRE45862E1 (en) | 1997-06-04 | 2016-01-19 | Semiconductor Components Industries, Llc | Power conversion integrated circuit and method for programming |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2546536B2 (ja) | 1996-10-23 |
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