JPH0732638B2

JPH0732638B2 - ステツピングモ−タの駆動装置

Info

Publication number: JPH0732638B2
Application number: JP60259432A
Authority: JP
Inventors: 伸一麻生; 昇仁田; 房生保里
Original assignee: Tec Corp
Current assignee: Tec Corp
Priority date: 1985-11-19
Filing date: 1985-11-19
Publication date: 1995-04-10
Anticipated expiration: 2010-04-10
Also published as: JPS62118796A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、外部から入力したステップパルス数分だけ回
転駆動するステッピングモータの駆動装置に係わり、特
に、前記ステップパルス数分の駆動期間中の回転速度を
加速，一定速，減速に制御するステッピングモータの駆
動装置に関する。

［従来の技術］例えば電子タイプライターや印字装置における印字ヘッ
ドを搭載したキャリッジを移動制御するキャリッジモー
タ，磁気記録装置における磁気ベツドを移動させるキャ
リアモータ等には一般にステッピングモータが使用され
ている。このステッピングモータは駆動装置によって外
部から入力したステップパルス数分だけ回転駆動され
る。

このようなステッピングモータを回転駆動する駆動装置
のなかには、モータが回転駆動するに要する時間を短縮
するために回転速度を第７図に示すようにステップ数に
応じて変化させるようにしたものがある。すなわち、例
えばＣステップパルス数分だけ回転させる場合、回転開
始からＡステップまでは回転速度を加速し、Ａステップ
からＢステップまでは一定速度で駆動し、Ｂステップか
ら最後のＣステップまでは減速する。一般に上記速度制
御はステッピングモータに加えるステップパルスのパル
ス間隔を変化させる。例えば加速する場合はパルス間隔
を徐々に減少し、減速する場合は徐々に増加する。

第８図は第７図に示した速度制御を実施するための回路
である。前記第７図の各ステップ数Ｘにおけるパルス間
隔に対応するカウント値（速度データ）はROM1内に設定
されている。このROM1およびRAM2はデータバス3,アドレ
スバス4,制御バス５を介してCPU6に接続されている。ま
た、ROM1から読出された速度を示すカウント値はラッチ
回路７にラッチされたのちカウンタ８に設定される。こ
のカウンタ８にセットされたカウント値はクロック発生
器９から出力されるクロック信号にて減算される。そし
て、計数値が０に達するとステッピングモータ10を駆動
するモータ駆動回路11へ１個の駆動パルスを送出する。
同時にオアゲート12を介してCPU6に割込信号を送出す
る。

割込信号が入力されたCPU6は第９図に示す割込処理を実
行する。すなわち、入力したステップパルス数をカウン
トする計数値をＸとすると、割込信号が入力する度に１
だけ増加する。そして、増加後の計数値Ｘが第７図に示
すＡステップ未満、又はＢステップ以上であれば、ROM1
に記憶した該当ステップ数に対応するカウント値（速度
データ）を読出してラッチ回路７に設定し、Ａステップ
以上Ｂステップ未満の場合は所定の一定カウント値をラ
ッチ回路７に設定し、Ｃステップに達した場合はモータ
を停止する。なお、一定速度に達したときは最初に一定
カウント値のデータをラッチ回路７に設定するのみの場
合もある。

［発明が解決しようとする問題点］しかしながら、上記のような構成であると、ステッピン
グモータ10が１ステップパルス分回転する度にCPU6に対
して割込信号が入力し、CPU6は割込信号が入力する度に
第９図に示した、データの読出し、ラッチ回路７への設
定を含む割込処理を実施する必要がある。このようにス
テッピングモータ10を１ステップパルス分回転させる度
に所定の割込処理を実施する装置においては、加速時に
おける回転速度を上昇するためにパルス間隙を短く設定
すると、CPU6の割込処理に要する時間がカウンタ８のカ
ウントアップ時間より長くなり、結果的に速度を一定の
許容限界値以上に設定できない問題が生じる。したがっ
て、全体のモータ回転駆動に要する時間を短縮すること
は困難であった。

本発明はこのような事情に基づいてなされたものであ
り、その目的とするところは、記憶部に記憶された加速
減速時の各パルス間隔値をDMA制御部を介して順次デー
タバス上へ出力することによって、CPUに対する各ステ
ップ毎の割込動作を行なわずにステッピングモータの加
速，定速，減速制御を実施でき、モータの回転駆動に要
する時間を短縮できるとともに、CPUにおける余裕時間
が増加することによる同時実施の他処理の処理能率を向
上できるステッピングモータの駆動装置を提供すること
にある。

［問題点を解決するための手段］本発明は、加速時における各パルス間隔，一定速度時に
おけるパルス間隔および減速時における各パルス間隔の
データを加速時および減速時におけるパルス間隔のデー
タか否かを示す変速フラグと減速時における最終パルス
間隔のデータか否かを示す最終フラグともにアドレス番
号順に記憶する速度メモリと、外部から入力されたステ
ップパルス数から速度メモリの減速時におけるパルス間
隔のデータ数を減算したステップパルス数をラッチする
パルス数ラッチ回路と、速度メモリに記憶されたパルス
間隔のデータをそのデータに対応する変速フラグおよび
最終フラグとともにアドレス番号順に順次データバスへ
出力するDMA制御部と、データバスへ出力された変速フ
ラグが加速時および減速時におけるパルス間隔のデータ
を示すとき次のアドレス番号のデータを読出すDMA要求
信号をDMA制御部へ送出する第１の論理回路と、データ
バスへ送出されたパルス間隔のデータをラッチするデー
タラッチ回路と、このデータラッチ回路にラッチされた
データのパルス間隔を計時するデータカウンタと、この
データカウンタから計時終了する度に出力される駆動パ
ルスを受けてステッピングモータを回転駆動するモータ
駆動回路と、駆動パルスのパルス数を計数するパルス数
カウンタと、このパルス数カウンタの計数値がパルス数
ラッチ回路にラッチされたパルス数に一致したときDMA
要求信号をDMA制御部へ送出するパルス数一致回路と、
データバスへ出力された最終フラグが減速時における最
終パルス間隔のデータを示すときステッピングモータ駆
動停止の割込信号を出力する第２の論理回路とを備えた
ステッピングモータの駆動装置である。

［作用］このように構成されたステッピングモータの駆動装置で
あれば、外部から任意数のステップパルスが入力される
と、このステップパルス数から速度メモリの減速時にお
けるパルス間隔のデータ数を減算したステップ数がパル
ス数ラッチ回路にラッチされる。次いで、DMA制御部の
制御により、先ず速度メモリから先頭アドレス番号のパ
ルス間隔データ，変速フラグおよび最終フラグがデータ
バスへ出力される。そして、パルス間隔データはデータ
ラッチ回路にラッチされる。これにより、データカウン
タではラッチされたパルス間隔の計時が行われ、計時が
終了するとモータ駆動回路へ駆動パルスが送出されて、
ステッピングモータが１ステップ分回転する。このと
き、データバスへ出力された変速フラグは加速時のデー
タであることを示すので、第１の論理回路よりDMA制御
部へDMA要求信号が送出される。これにより、速度メモ
リから次のアドレス番号のパルス間隔データ，変速フラ
グおよび最終フラグがデータバスへ出力され、上述した
如く出力データのパルス間隔で駆動パルスが送出され
る。こうして、速度メモリに記憶された加速時の各パル
ス間隔データに基づき順次モータ駆動回路へ駆動パルス
が送出されて、ステッピングモータが加速される。

その後、一定速度時におけるパルス間隔データがデータ
バスに出力されると、そのデータとともに出力された変
速フラグは加速時および減速時におけるデータでないこ
とを示すので、DMA制御部へDMA要求信号が送出されなく
なる。これにより、データラッチ回路のデータはその一
定速度時におけるパルス間隔データから変化しないので
駆動パルスは一定間隔で送出され、ステッピングモータ
は定速駆動される。

その後、モータ駆動回路へ送出する駆動パルス数がパル
ス数ラッチ回路にラッチされているパルス数と一致する
と、パルス数一致回路からDMA制御部へDMA要求信号が送
出される。これにより、速度メモリの次のパルス間隔デ
ータおよびそれに対応する変速フラグ，最終フラグがデ
ータバスへ出力される。そして、パルス間隔データはデ
ータラッチ回路にラッチされ、このラッチされたパルス
間隔で駆動パルスが送出される。このとき、データバス
へ出力された変速フラグが減速時のデータであることを
示すので、第１の論理回路からDMA制御部へDMA要求信号
が送出される。これにより、速度メモリからさらに次の
アドレス番号のパルス間隔データ，変速フラグおよび最
終フラグがデータバスに出力され、そのパルス間隔で駆
動パルスが送出される。こうして、速度メモリに記憶さ
れた減速時の各パルス間隔データに基づき順次モータ駆
動回路へ駆動パルスが送出されて、ステッピングモータ
が減速される。

そして、データバスへ出力された最終フラグが減速時に
おける最終データであることを示すと、第２の論理回路
よりステッピングモータ駆動停止の割込信号が出力され
て、ステッピングモータが停止する。

［実施例］以下本発明の一実施例を図面を用いて説明する。

第１図は実施例のステッピングモータの駆動装置を示す
ブロック図である。図中20はCPU（中央処理装置）であ
り、このCPU20はデータバス21,アドレスバス22,制御バ
ス23を介して速度メモリや各種制御プログラムを記憶し
たROM24,このROM24から転送した速度メモリ等の可変デ
ータを一時記憶するRAM25,CPU20を介さずにRAM25に記憶
された前記速度メモリの各パルス間隔のカウント値を直
接データバス21へ出力するDMA制御部26等を制御する。
前記データバス21には外部から入力したステップパルス
数から後述する減速時のパルス間隔のデータ数を減算し
た値をラッチするパルス数ラッチ回路27が接続され、こ
のパルス数ラッチ回路27の出力信号は複数の排他的論理
和ゲート等で構成されたパルス数一致回路28の一方の入
力端子へ入力される。

また、前記データバス21のD₀信号は第２の論理回路とし
てのＤ型のフリップフロップ29のＤ入力端子へ入力さ
れ、D₁信号は第１の論理回路としてのＤ型のフリップフ
ロップ30のＤ入力端子へ入力される。また、データバス
21のD₂〜Dn₊₂信号は速度メモリの各パルス間隔（カウン
ト値）がラッチされるデータラッチ回路31のデータ端子
へ入力される。このデータラッチ回路31にラッチされた
パルス間隔のカウント値はデータカウンタ32へ設定され
る。

前記DMA制御部26はDMA要求端子REQにＨレベルのDMA要求
信号が入力すると、CPU20に対してホールド要求信号を
送出し、CPU20からはホールド応答信号が返送される。
そして、DMA制御部26から出力されるＨレベルのDMA応答
信号ACKはアンドゲート33の一方の入力端子を介して前
記データラッチ回路31のロード端子へ入力されるととも
に各フリップフロップ29,30のトリガ端子Ｔへ入力され
る。さらに、DMA応答信号ACKはR/Sフリップフロップ34
のクリア端子へ入力される。フリップフロップ30のＱ出
力端子の出力信号はR/Sフリップフロップ34のＱ出力端
子の出力信号とともにアンドゲート35を介してDMA制御
部26のDMA要求端子REQへ入力される。またフリップフロ
ップ29のＱ出力端子の出力信号はアンドゲート36の一方
の入力端子を介してCPU20の割込端子INTへ割込信号とし
て入力される。

CPU20のP1出力ポートから出力されるパルス信号はR/Sフ
リップフロップ34のプリセット入力端子へ入力されると
ともにオアゲート37を介してフリップフロップ30のプリ
セット入力端子へ入力される。また、CPU20のP2出力ポ
ートから出力されるゲート信号はクロック発振器38のゲ
ート端子Ｇへ入力される。このクロック発振器38はゲー
ト端子ＧにＨレベルのゲート信号が印加期間中は所定周
波数CLKのクロック信号を前記データカウンタ32のクロ
ック端子へ送出する。また、このデータカウンタ32のロ
ード端子にはCPU20のP3出力ポートから出力されたパル
ス信号がオアゲート39を介して印加されている。このデ
ータカウンタ32はロード端子にパルス信号が入力する
と、データラッチ回路31にラッチされたパルス間隔を示
すカウント値をレジスタに取込み、このカウント値をク
ロック端子にクロック信号が入力する度に減算してい
き、カウント値が０に達すると、CY出力端子から駆動パ
ルスを前記オアゲート39の一方の入力端子を介して自己
のロード端子へ印加するとともに、オアゲート40を介し
てステッピングモータ41を回転駆動するモータ駆動回路
42へ印加する。なお、このオアゲート40の他方の入力端
子にはCPU20のP4出力ポートから出力されたパルス信号
が入力される。そして、オアゲート40の出力信号はモー
タ駆動回路42へ入力するとともに、パルス数カウンタ43
のクロック端子へ入力される。パルス数カウンタ43の出
力信号は前記パルス数一致回路28の他方の入力端子へ入
力される。また、パルス数カウンタ43の出力信号はステ
ッピングモータ41の実際の回転位置を示す情報として外
部へモニター信号として送出される。パルス数一致回路
28はパルス数カウンタ43から送出されたパルス数がパル
ス数ラッチ回路27から送出されたパルス数と一致した時
点で出力端子からＨレベルのパルス信号を前記オアゲー
ト37を介してフリップフロップ30のプリセット端子へ入
力される。

また、外部から入力されたシステムリセット信号SRはCP
U20,DMA制御部26のリセット端子へ入力するとともにR/S
フリップフロップ34のクリア端子へ入力される。

前記ROM24内には第２図に示す速度メモリ44が形成され
ている。この速度メモリ44は第３図の速度制御を具体化
するためのデータを記憶する。すなわち、第３図の横軸
はモータ駆動回路42へ印加される駆動パルスのステップ
数を示す。通常この数値がステッピングモータ41が移動
させる物体の物理的位置を示すことになる。Ｘはステッ
ピングモータ41の停止位置までのステップ数である。縦
軸は前記モータ駆動回路42へ送出する駆動パルスのパル
ス送出間隔、すなわちステッピングモータ41の速度をク
ロック発振器38から出力されるクロック信号の周波数CL
Kのパルス比で示すものであり、CLK/3〜CLK/8は、それ
ぞれパルス比がCLKの1/3〜1/8である。第３図において
はCLK/8の低速から加速を５段階実施し、６段階目にCLK
/3になったところで、一定速度となり、（Ｘ−３）ステ
ップ目の位置で減速を開始して、３段階の減速を実施し
たのち、位置Ｘで停止する。

第２図の速度メモリ44の開始アドレス番号A₀からアドレ
ス番号A_E-1のビット２〜ｎ＋２には、8,7,6,5,4の５段
階の加速時のパルス間隔を示すカウント値,3の一定速時
のカウント値，および6,4,8の減速時の３段階のカウン
ト値が格納されている。また、最終のアドレス番号A_Eに
は2n−１が格納されている。そして、ビット１におい
て、一定速度の３および最終の停止時の2n−１のアドレ
ス番号以外には１の変速フラグ45が格納されている。さ
らに、ビット０において、最終のアドレス番号A_Eには１
の最終フラグ46が格納されている。

しかして、外部から任意数を有したステップパルスが入
力すると、前記CPU20は第５図の初期設定処理を実行す
る。すなわち、流れ図が開始されると、ROM24内の第２
図の速度メモリ44の各データをRAM25内に転送する。次
にDMA制御部26を初期化する。そして、開始アドレス番
号A₀をDMA開始アドレスに設定するとともに、最終アド
レス番号A_EをDMA終了アドレスに設定する。次に入力し
たステップパルス数から減速開始位置から１ステップ減
算した値を差引いたステップ数をパルス数ラッチ回路27
へ設定する。実施例においては（Ｘ−４）となる。

以上の処理が終了すると、P1出力ポートよりＨレベルの
１パルスを出力する。すると、フリップフロップ30およ
びR/Sフリップフロップ34がセットされ、アンドゲート3
5からＨレベルのDMA要求信号がDMA制御部26へ印加され
る。DMA制御部26はCPU20にホールド要求信号を送出し、
CPU20はホールド応答信号をDMA制御部26を返送して、DM
A制御部26はDMA処理を開始する。すなわち、RAM25の開
始アドレス番号A₀を指定して読出信号RDと書込信号WRお
よびDMA応答信号ACKを送出する。すると、アンドゲート
33が成立し、フリップフロップ29,30のトリガ端子およ
びデータラッチ回路31のロード端子へパルス信号が入力
される。すると、データバス21へ出力された第２図の速
度メモリ44の開始アドレスA₀のビット0,ビット1,ビット
２〜ｎ＋２の各データ0,1,8がセットされる。また、R/S
フリップフロップ34はクリアされる。その結果、R/Sフ
リップフロップ34のＱ出力端子の出力信号はＬレベルに
なり、DMA制御部26のDMA要求端子REQはＬレベルとな
る。したがって、DMA制御部26はCPU20へ送出していたホ
ールド信号を解除するので、CPU20は第５図の流れ図の
実行を再開する。

流れ図が再開されると、CPU20はP3出力ポートからＨレ
ベルの１パルスを出力する。すると、このパルスはオア
ゲート39を介してデータカウンタ32のロード端子に入力
するので、データラッチ回路31にラッチされたカウント
値、すなわち速度メモリ44の開始アドレスA₀のパルス間
隔に対応するカウント値８がデータカウンタ32のレジス
タに初期設定される。

次に、CPU20はP1出力ポートより再び１パルス出力す
る。すると、R/Sフリップフロップ34,フリップフロップ
30が再びプリセットされ、DMA制御部26に再びDMA要求信
号が入力される。するとDMA制御部26内の読出しアドレ
スは１だけ増加しているので、速度メモリ44の次のアド
レス番号A₁のデータ0,1.7がそれぞれフリップフロップ2
9,30,データラッチ回路31へセットされる。

次に、CPU20はP4出力ポートからＨレベルの１パルスを
送出する。すると、このパルスはオアゲート40を介して
モータ駆動回路42へ駆動パルスとして印加されるので、
ステッピングモータ41は１ステップパルス分だけ回転す
る。同時にパルス数カウンタ43が１パルスだけ増加す
る。

さらに、CPU20はP2出力ポートをＨレベルに変化させる
と、この初期設定処理を終了する。そして、以上の初期
設定処理が終了すると、CPU20のプログラム的介入なし
に、第１図の各回路が動作し、ステッピングモータ41は
速度メモリ44の設定データに従って、加速，定速，減速
動作を実施する。

すなわち、P2出力ポートがＨレベルになると、クロック
発振器38のゲート端子ＧがＨレベルになるので、このク
ロック発振器38は所定周波数CLKのクロック信号をデー
タカウンタ32へ入力する。すると、データカウンタ32は
レジスタにセットされたカウント値を減算カウントす
る。そして、カウント値が０に達した時点で、出力端子
CYから駆動パルスがオアゲート40を介してモータ駆動回
路42へ印加される。するとステッピングモータ41は１パ
ルス分だけ回転する。同時にパルス数カウンタ43のカウ
ント値が１だけ増加される。さらに駆動パルスはオアゲ
ート39を介して自己のロード端子に入力されるので、こ
のデータカウンタ32にはデータラッチ回路31から次のカ
ウント値、すなわち速度メモリ44のアドレス番号A₁のパ
ルス間隔に対応するカウント値７がセットされると同時
にクロック信号にて減算される。前記駆動パルスはR/S
フリップフロップ34のプリセット端子へ入力されるの
で、このR/Sフリップフロップ34は成立し、DMA制御部26
に次のDMA要求信号を送出する。なお、この駆動パルス
はアンドゲート36にも入力するが、この時のフリップフ
ロップ29の出力信号はＬレベルであるので、CPU20に割
込信号が印加されることはない。

以上のようにデータカウンタ32は速度メモリ44に設定さ
れたパルス間隔（カウント値）を順次セットし、減算し
て、ステッピングモータ41の回転速度を加速していく。
そして、アドレス番号ＡがA₅まで達すると、フリップフ
ロップ30に０が入力されるので、アンドゲート35はR/S
フリップフロップ34の出力レベルにかかわらず成立しな
い。したがって、次回からは駆動パルスがデータカウン
タ32から出力されたとしても、DMA制御部26は動作を行
なわない。そして、この期間中はデータラッチ回路31に
アドレス番号A₅の一定速に対応するカウント値３がセッ
トされたままであるので、データカウンタ32はこの一定
速のカウント値をカウントアップする度に駆動パルスを
モータ駆動回路42およびパルス数カウンタ43へ送出す
る。しかして、ステッピングモータ41は一定速度で回転
する。

そして、パルス数カウンタ43のカウント値がパルス数ラ
ッチ回路27のパルス数に一致すると、第３図においてス
テッピングモータ41は減速開始位置（Ｘ−４）に達した
ので、パルス数一致回路28からフリップフロップ30のプ
リセット端子にパルスが送出される。すると、アンドゲ
ート35は成立して、DMA制御部26にDMA要求信号が印加さ
れる。そして、DMA制御部26は速度メモリ44の次のアド
レス番号A₆の各データ0,1,4をそれぞれフリップフロッ
プ29,30,データラッチ回路31にセットする。そして、そ
れ以後ビット１には変速フラグ１がセットされているの
で、加速時と同様に速度メモリ44の各パルス間隔のカウ
ント値が順次データラッチ回路31に設定される。したが
って、データカウンタ32から出力される駆動パルスの送
出間隔は順次短くなる。そして、アドレス番号Ａが最終
のアドレス番号A_Eに達すると、フリップフロップ29が成
立して、データカウンタ32から駆動パルスが送出された
タイミングでアンドゲート36を介してCPU20の割込端子I
NTにステッピングモータ駆動停止の割込信号が入力され
る。

割込端子INTに割込信号が入力された時点でCPU20は第６
図の流れ図を実行する。すなわち、P2出力ポートの出力
レベルを元のＬレベルへ戻す。すると、クロック発振器
38のゲート端子ＧがＬレベルに戻るので、データカウン
タ32はカウント動作を停止し、駆動パルスの出力は停止
される。その結果、ステッピングモータ41は回転停止す
る。

なお、この際、第６図の流れ図を実施するには実行時間
が必要となり、この実行時間中にデータカウンタ32がカ
ウント値の計数を終了してしまうと、モータ駆動回路42
に駆動パルスが１個余分に印加される。この事態を避け
るためにデータラッチ回路31およびデータカウンタ32の
桁数をｎとすると、このデータラッチ回路31およびデー
タカウンタ32にセットできる最大値（2n−１）が設定さ
れる。したがって、この最大値のカウントダウンが終了
する以前に必ず第６図の処理を終了させることが可能で
ある。

なお、第４図は前述したCPU20の各出力ポートP1,P2,P3,
P4の出力状態,DMA制御部26のDMA要求信号REQの発生タイ
ミングおよびCPU20に対する割込信号の発生タイミング
を示すタイムチャートである。

このように構成されたステッピングモータの駆動装置で
あれば、CPU20はステッピングモータ41の回転開始時に
第５図に示した初期設定処理を実施するのみで、ステッ
ピングモータ41が加速，一定速，減速動作を実行する。
そして、CPU20は割込信号が入力した時点で第６図に示
すステッピングモータの停止処理をするのみでよい。

したがって、ステッピングモータ41のモータ駆動回路42
に印加する駆動パルス（ステップパルス）毎にCPU20に
対して割込信号を送出することなしに、ステッピングモ
ータ41の加速，定速，減速制御を実施できる。その結
果、速度メモリ44に設定する回転速度を示すパルス間隔
に対応したカウント値を、CPU20の処理速度に関係なく
小さく設定することが可能であるので、ステッピングモ
ータ41の加速，減速に要する時間を短縮でき、全体のモ
ータ回転駆動に要する時間を短縮することができる。

また、CPU20の処理量が大幅に低減されるので、その間
に他の処理を実施できる。例えば印字装置等においては
外部から入力した文字コードに対応する文字パターンを
キャラクタジェネレータから読出し、編集する処理等を
実施できる。

［発明の効果］以上説明したように本発明によれば、加速時における各
パルス間隔，一定速度時におけるパルス間隔および減速
時における各パルス間隔のデータを加速時および減速時
におけるパルス間隔のデータか否かを示す変速フラグと
減速時における最終パルス間隔のデータか否かを示す最
終フラグとともにアドレス番号順に記憶する速度メモリ
を設けるとともに、この速度メモリのパルス間隔デー
タ，変速フラグおよび最終フラグをアドレス番号順に読
出すDMA制御部を設け、外部から任意のステップパルス
数が入力されると、そのステップパルス数から速度メモ
リにおける減速時のパルス間隔データ数を減算したステ
ップパルス数をパルス数ラッチ回路でラッチするととも
に、DMA制御部により速度メモリからパルス間隔デー
タ，変速フラグおよび最終フラグを読出し、そのパルス
間隔の計時が終了する毎に駆動パルスを出力してステッ
ピングモータを回転駆動するようにしている。また、読
出された変速フラグが加速時および減速時のパルス間隔
データであることを示す場合および駆動パルス数を計数
するパルス数カウンタの計数値がパルス数ラッチ回路に
ラッチされたパルス数に一致した場合には次のアドレス
番号のパルス間隔を読出すDMA要求信号をDMA制御部へ送
出し、読出された最終フラグが減速時におけるパルス間
隔の最終データであることを示す場合にはステッピング
モータ駆動停止の割込信号を出力するようにしている。
したがって、CPUに対する各ステップ毎の割込動作を行
なわずにステッピングモータの加速，定速，減速制御を
実施でき、モータの回転駆動に要する時間を短縮できる
とともに、CPUにおける余裕時間が増加することによる
同時実施の他処理の処理能率を向上できる。しかも、減
速メモリからパルス間隔データとともに読出される変速
フラグによって加速時から定速時への状態変化を自動的
に起こすことができるので、起動から加速終了までのス
テップ数を意識する必要がない。また、外部より入力さ
れたステップパルス数から減速時におけるパルス間隔の
データ数を減算したステップパルス数をパルス数ラッチ
回路でラッチし、このラッチされたステップパルス数と
駆動パルス数との一致を検出することによって定速時か
ら減速時への状態変化を自動的に起こすことができるの
で、起動から減速開始までのステップ数を意識する必要
もない。したがって、様々なスローアップまたはスロー
ダウンのパターンにも容易に対応できるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるステッピングモータ
の駆動装置を示すブロック図、第２図は同実施例の速度
メモリを示す図、第３図は同実施例のステッピングモー
タの速度制御を示す図、第４図は同実施例の動作を示す
タイムチャート、第５図および第６図は同実施例の動作
を示す流れ図、第７図は従来装置のステッピングモータ
の速度制御を示す図、第８図は従来装置を示すブロック
図、第９図は同従来装置の動作を示す流れ図である。 20……CPU、21……データバス、22……アドレスバス、2
3……制御バス、24……ROM、25……RAM、26……DMA制御
部、27……パルス数ラッチ回路、28……パルス数一致回
路、29……フリップフロップ（第２の論理回路）、30…
…フリップフロップ（第１の論理回路）、31……データ
ラッチ回路、32……データカウンタ、34……R/Sフリッ
プフロップ、38……クロック発振器、41……ステッピン
グモータ、42……モータ駆動回路、43……パルス数カウ
ンタ、44……速度メモリ、45……変速フラグ、45……終
了フラグ。

Claims

【特許請求の範囲】

【請求項１】加速時にステッピングモータに印加するス
テップパルス信号のパルス送出間隔を順次減少し、所定
速度に達した後前記パルス送出間隔を一定値に維持し、
減速時に前記パルス送出間隔を順次増加することによっ
て、外部から入力したステップパルス数分だけ前記ステ
ッピングモータを回転駆動するステッピングモータの駆
動装置において、前記加速時における各パルス間隔，一定速度時における
パルス間隔および減速時における各パルス間隔のデータ
を前記加速時および減速時におけるパルス間隔のデータ
か否かを示す変速フラグと減速時における最終パルス間
隔のデータか否かを示す最終フラグとともにアドレス番
号順に記憶する速度メモリと、前記外部から入力された
ステップパルス数から前記速度メモリの減速時における
パルス間隔のデータ数を減算したステップパルス数をラ
ッチするパルス数ラッチ回路と、前記速度メモリに記憶
されたパルス間隔のデータをそのデータに対応する変速
フラグおよび最終フラグとともに前記アドレス番号順に
順次データバスへ出力するDMA制御部と、前記データバ
スへ出力された前記変速フラグが加速時および減速時に
おけるパルス間隔のデータを示すとき次のアドレス番号
のデータを読出すDMA要求信号を前記DMA制御部へ送出す
る第１の論理回路と、前記データバスへ送出されたパル
ス間隔のデータをラッチするデータラッチ回路と、この
データラッチ回路にラッチされたデータのパルス間隔を
計時するデータカウンタと、このデータカウンタから計
時終了する度に出力される駆動パルスを受けて前記ステ
ッピングモータを回転駆動するモータ駆動回路と、前記
駆動パルスのパルス数を計数するパルス数カウンタと、
このパルス数カウンタの計数値が前記パルス数ラッチ回
路にラッチされたパルス数に一致したとき前記DMA要求
信号を前記DMA制御部へ送出するパルス数一致回路と、
前記データバスへ出力された前記最終フラグが減速時に
おける最終パルス間隔のデータを示すときステッピング
モータ駆動停止の割込信号を出力する第２の論理回路と
を備えたことを特徴とするステッピングモータの駆動装
置。