JPH07326675A - アンチフューズ製造方法およびアンチフューズ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】均一な誘電体層を有すると共に、低キャパシタ
ンスを有する、ユーザプログラマブルＩＣに利用するア
ンチフューズを提供する。また、スケーラブルであると
共に、自己整合作用を有するアンチフューズを提供す
る。更に、少ない洩れ電流を有すると共に、均一なプレ
ークダウン電圧特性を有するアンチフューズを提供す
る。 【構成】低キャパシタンスのアンチフューズ３４を、ユ
ーザプログラマブル集積回路中に設ける。このアンチフ
ューズには、第１接続用金属層３８と第２接続用金属層
４８とが設けられる。これら第１および第２金属層間
に、誘電体層５２を設けると共に、この誘電体層と、上
記金属層の少なくとも１つとの間に、ピラー４０形状ま
たはスタック形成の導電層を形成する。このスタックま
たはピラーは、これら金属層間の離間距離を延長させる
ことによって、アンチフューズのキャパシタンスを減少
させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、概して、半導体デバイ
スおよびその製造方法に関する。特に、アンチフューズ
およびその製造方法に関するものである。

【０００２】

【従来の技術】従来の集積電子回路を製造する方法で
は、この製造プロセス中にすべての内部回路接続部分を
セットしている。しかし乍ら、このような回路の開発コ
ストおよび製造工具のコストが極めて高いので、集積回
路を購入後、市場において特定用途のために集積回路
を、ユーザが構築、またはプログラムできる新しい設計
の集積回路が出現してきた。このような回路をユーザプ
ログラマブル回路と呼び、これによって、ユーザは、一
連のプログラマブルリンクを選択的に開放または閉鎖す
ることによって、この回路の電気的接続部をプログラム
できる。このプログラマブルリンクとは、集積回路をパ
ッケージ（実装）した後で、ユーザによって、この集積
回路内の選択可能なノードにおいて、電気的に開放また
は閉鎖されるような電気的相互接続部である。

【０００３】このプログラマブルリンクの一形態である
アンチフューズによって、ユーザは、元の開放アンチフ
ューズが接続される２つの導体間を短絡させることによ
って、この集積回路をプログラムすることができる。一
般に、アンチフューズは、２個の導体または半導体素子
から構成され、これら素子は、それら自身の間に挟んだ
誘電材料、即ち絶縁材料を有している。書込み（プログ
ラミング）中に、この誘電体を、選択されたリンクの導
電素子に印加された、予じめ決められたプログラミング
電圧によって生じる電流により、これら導電素子間の選
択点においてブレークダウン（降伏）させる。これによ
って、導電性素子または半導体素子がこれら導電素子に
電気的に接続するようになる。

【０００４】フィールドプログラマブルゲートアレイ
（以下“ＦＰＧＡ”と略称する）として知られているユ
ーザプログラマブル回路の１つのタイプの回路では、２
つの金属膜（層）間に挟持されたアモルファスシリコン
（以下“α−Ｓｉ”と称す）の層間部を利用している。
タングステン・チタン化合物（ＴｉＷ）、タングステン
（Ｗ）または窒化チタン等の耐熱性金属は、このα−Ｓ
ｉを挟持するために利用される金属の内、最主要のもの
である。

【０００５】すでに開発済みの２つのアンチフューズ構
造には、ビアアンチフューズと、メサアンチフューズと
が包含されている。このビアアンチフューズには、α−
Ｓｉの層（膜）を、誘電体中に形成されたビア中に堆積
させている。このα−Ｓｉは、金属層と一緒に、このビ
アの底部でこの金属層に接触し、この金属層によって、
アンチフューズまたはＦＢＯＴの底部を構成する。この
ビア中のα−Ｓｉの層から外側に、アンチフューズの頂
面、またはＦＴＯＰを形成する第２の金属層を堆積す
る。開発済みのビアアンチフューズには、以下のような
欠点が存在する。即ち、ビアを比較的浅く、且つ大きな
開口を有するように形成する必要がある。これによっ
て、均一なα−Ｓｉ層がこのビア内に形成できるように
なる。また、均一な、即ち、平坦化されたα−Ｓｉアン
チフューズ層によって、このアンチフューズのブレーク
ダウン（降伏）電圧が均一となるように確保する必要が
あると共に、このアンチフューズからの洩れ電流を最小
限にする必要がある。このα−Ｓｉ層が不均一となった
場合には、多数のアンチフューズを内蔵した半導体デバ
イス間のブレークダウン電圧は不均一となり、これによ
って、この半導体デバイスのプログラミングおよび利用
が極めて困難となってしまう。

【０００６】従って、アンチフューズにおいて、不均一
なブレークダウン電圧および不均一な洩れ電流を回避す
るための１つの方策として、ビアを浅く形成していた。
しかし乍ら、このような浅いビアアンチフューズでは、
薄い層間酸化物が必要となり、これによって、相互接続
キャパシタンスが大きくなってしまう。回路のキャパシ
タンスが増大するので、この回路の速度は低下する。従
って、このような浅いビアアンチフューズには回路の動
作速度が遅いという欠点が存在している。更に、このよ
うな薄い層間酸化物は、電界降伏受けやすくなってしま
う欠点がある。

【０００７】更に、これらアンチフューズを小面積領域
に配置する必要があるために、ビア開口が狭くなってし
まう。このようにビア開口が狭くなることによって、ビ
ア中にα−Ｓｉの均一な層を堆積させるには大変な困難
が伴なってしまう。狭いビア中にα−Ｓｉの均一な層を
堆積させることは、アンチフューズ金属層間の距離の、
ビア開口の直径に対する比、即ち、ビアアンチフューズ
のアスペクト比を増大させることにより、複雑化を招く
ようになる。

【０００８】図１には、α−Ｓｉを狭い深いビア中に堆
積する場合、または、大きなアスペクト比の場合におけ
る種々の問題点が表わされている。図１には、ビアアン
チフューズの一部分が設けられている。このビアアンチ
フューズ１０は、第１の多層酸化物（ＭＬＯ１）層１２
から、第１バリア（障壁）金属（ＭＥＴ１）層１４と一
緒に形成され、この第１バリア金属層１４は、このＭＬ
Ｏ１層１２から外側に形成される。このＭＥＴ１層１４
から外側方向に、第２の多層酸化物（ＭＬＯ２）層１６
が形成され、このＭＬＯ２層１６には、その中に形成さ
れたビア１８が設けられている。このビア１８の中に
は、α−Ｓｉ層２０が堆積される。

【０００９】図１のアンチフューズ１０のビア１８は大
きなアスペクト比を有している。その理由としては、こ
のビア１８の幅２４に対する深さ２２の比が大きいから
である。このアスペクト比が増加するにつれて、アンチ
フューズ、即ちＦＢＯＴ２６の底面上のα−Ｓｉ層２０
の不均一な傾向が強まる。アンチフューズ２０のＦＢＯ
Ｔ２６は、α−Ｓｉ層２０内の尖頭部２８を有するのが
図示されており、ここで、中央部３０におけるα−Ｓｉ
層２０の厚みは、この尖頭部２８の終端点３２における
ものより厚くなる。このようなα−Ｓｉ層２０における
不均一性によって、アンチフューズ１０をプログラムす
る時のブレークダウン電圧が不均一となると共に、この
アンチフューズ１０からの洩れ電流が不均一となる。従
って、深さ２２が増大すること、および／または直径２
４がビア１８に関して減少すると、図１に示したアンチ
フューズ１０における尖頭部の尖頭傾向が強くなる。こ
のことによって信頼性の低下したデバイスが製造されて
しまう。

【００１０】従って、開発済みのビアアンチフューズに
おいては、α−Ｓｉ層の不均一性と、アンチフューズの
相互接続キャパシタンスとの間には、トレードオフ関係
が生じるようになる。また、現在利用できるビアアンチ
フューズはスケーラブルでなく、デザインの幾何形状を
縮少化できない。

【００１１】他方、現在実用化されているアンチフュー
ズの構造の第２のタイプのものは、メサ、即ちスタック
（積層）アンチフューズである。このメサ、即ちスタッ
クアンチフューズにおいて、ＦＢＯＴ金属層を第１の金
属層から外側へ堆積させると共に、α−Ｓｉの層をこの
ＦＢＯＴ金属層から外側へ向って堆積させる。次に、Ｆ
ＴＯＰ金属層パターンを形成すると共に、ドライエッチ
ングによって輪郭を描く。所望の寸法のスタックアンチ
フューズを、ＦＴＯＰ金属構造上にパターン化すると共
に、この金属層のＦＴＯＰ／α−Ｓｉ／ＦＢＯＴ層をエ
ッチングして除去することによって形成する。次に、所
望寸法の平坦化したＭＬＯ層を、このスタックアンチフ
ューズ構造上に形成する。続いて、ビアコンタクト（接
点）をこのアンチフューズに整合（整列）させると共
に、エッチング処理してこのアンチフューズを露出させ
る。次に、第２の金属層（ＭＥＴ２）をこのアンチフュ
ーズにビアコンタクトホールを介して接続する。

【００１２】このスタックアンチフューズ構造におい
て、ビアコンタクトの整合には、アンチフューズの寸法
を拡大して、整合整列のための許容値を設ける必要があ
る。このことによって、アンチフューズのキャパシタン
スが大きくなるだけでなく、このアンチフューズを稠密
に実装した半導体回路中に集積化できる可能性を制限し
てしまうようになる。

【００１３】

【発明の要旨】従って、均一な誘電体層および小さなキ
ャパシタンスを有するアンチフューズが要望されてい
る。

【００１４】また、スケーラブル（寸法決め可能）であ
ると共に、自己整合（ｓｅｌｆ−ａｌｉｇｎｉｎｇ）す
るアンチフューズが要望されている。

【００１５】更に、洩れ（リーク）電流が不均一でな
く、且つブレークダウン電圧が不規則でないアンチフュ
ーズが要望されている。

【００１６】従って、本発明によれば、スケーラブルで
あると共に、自己整合的なアンチフューズが提供でき、
このアンチフューズは、均一な誘電体層を有すると共
に、低キャパシタンス、低洩れ電流を呈し、ならびに均
一なブレークダウン電圧を有する特徴がある。

【００１７】本発明によれば、ユーザプログラマブル集
積回路で使用するアンチフューズを提供できる。本発明
のアンチフューズには、これに電気を供給するための第
１および第２接続用金属層が設けられている。これら金
属層間には、誘電体層が形成されると共に、この誘電体
層と、上記金属層の少なくとも一方との間に、ピラー
（柱状物）またはスタック形状の導電層を形成する。こ
のピラーまたはスタックは、これら金属層間の離間距離
を延長するので、このアンチフューズのキャパシタンス
を減少できる。特に、このピラーまたはスタックには、
耐熱性金属の層が設けられている。また、この誘電体層
を中間的に接触する層を平坦化できるので、この誘電体
層を均一化できる。

【００１８】本発明の技術的利点が、以下のように得ら
れる。即ち、本発明のアンチフューズは、繰返し可能な
プロセスによって製造できることで、この結果として、
アンチフューズ中に、平坦化された誘電体および金属層
が形成されるようになる。また、本発明のアンチフュー
ズは、最小値化されたキャパシタンスを有することがで
きる効果がある。

【００１９】また、本発明のアンチフューズの更なる利
点は、スケーラビィリティを有することである。このス
ケーラビィリティによって、本発明のアンチフューズの
寸法を縮少できる効果があり、この結果として、このよ
うなアンチフューズを、稠密に実装した集積回路中に利
用できるようになる。

【００２０】また、本発明の別な技術的効果によれば、
アンチフューズ内の均一な誘電体層のために、均一なリ
ーク電流が得られることである。この均一な誘電体層に
よって、上述した従来のアンチフューズでしばしば発生
する、不均一なブレークダウン電圧を除去できる。ま
た、本発明のアンチフューズによれば、製造プロセスを
繰返えし実行できることによって生産性が向上する効果
があり、これによって歩留りが向上する。これは、すで
に開発済みのアンチフューズ製造技術と比較して歩留り
が向上したことになる。

【００２１】更に、本発明の別の技術的利点によれば、
誘電体層内の構造上生じてしまう欠陥を減少できると共
に、高速ＦＰＧＡおよび他のユーザプログラマブル集積
回路応用に対して、更に信頼性の高いアンチフューズを
生成できる。本発明の製造プロセスによって得られたア
ンチフューズが更に高い信頼性を有するので、集積回路
の一般的な信頼度が改善されるようになる。また、ユー
ザプログラマブル集積回路技術が出現したために、この
ように向上した信頼性によって、この技術を汎用化で
き、ならびに種々の利用方法に応用できる効果が得られ
る。

【００２２】

【実施例】以下、本発明の詳細な説明を、添付の図面と
共に読むことによって、本発明を理解できる。ここで、
同一参照番号を、同一または対応するパーツについて使
用するものとする。

【００２３】図２ａは、本発明のアンチフューズの所定
の態様を表わすために用いられるアンチフューズ製造プ
ロセスフローの開始状態を表わす。この図２ａにおい
て、アンチフューズ３４には第１のマルチ（多）レベル
酸化物（ＭＬＯ１）層３６が設けられている。一般に、
このＭＬＯ１層３６は、５，０００から７，０００Å程
度のものである。このＭＬＯ１層３６から外側に、アン
チフューズ３４の接続メタル（金属）層、即ち、第１メ
タル（ＭＥＴ１）層３８が形成される。一般に、ＭＥＴ
１層３８には、４，０００〜５，０００Å程度の厚さ
で、アルミニウム・シリコン銅（ＡｌＳｉＣｕ）また
は、タングステンチタン上のＡｌＳｉＣｕが設けられる
と共に、このＭＥＴ１層３８によって、アンチフューズ
に対する電気的接続が形成されるようになる。

【００２４】導電性層、即ちピラー（柱状物）４０を、
上記ＭＥＴ１層３８から外側に形成する。図２ａ〜図２
ｇに示した実施例において、このピラー４０には、ＭＥ
Ｔ１層３８から外側に形成されたＴｉＷ層４２が包含さ
れている。また、このピラー４０には、ＴｉＷ層４２か
ら外側へ向って形成されたＡｌまたはＡｌＳｉＣｕ層４
４が包含されている。このピラー４０を、例えば、３段
階プロセスによって形成することができる。最初、５，
０００Å程度のＴｉＷの層を、ＭＥＴ１層３８から外側
にスパッタ・堆積すると共に、３００Å程度のＡｌ層を
ＴｉＷ層４２から外側へスパッタ・堆積する。次に、こ
のピラー４０の直径をフォトレジストパターンによって
規定する。第３ステップとして、このフォトレジストパ
ターンによって一旦、規定した後に、ピラー４０を、Ａ
ｌ層４４およびＴｉＷ層４２の反応性イオンエッチ（Ｒ
ＩＥ）またはドライエッチによって、例えば、塩素化ガ
スおよびフッ素化ガスをそれぞれ駆使して形成すること
ができる。このエッチング処理を、ＭＥＴ１層３８の最
上層膜（ＡｌＳｉＣｕ）に達すると、一旦、停止する。
これによって、ピラー４０が、５，０００Å程度のＴｉ
Ｗ層４２および３００Å程度のＡｌまたはＡｌＳｉＣｕ
層４４を有するＭＥＴ１層３８から外側へ向って形成さ
れる。

【００２５】図２ｂには、本発明のアンチフューズ形成
プロセス中の次のステップが完了された状態が図示され
ている。このＭＥＴ１層３８から外側へ向って、１０，
０００Å程度の誘電材料を有する第２の多層酸化物（Ｍ
ＬＯ２）層２６が形成される。このＭＬＯ２層４６を例
えば、スピン・オン・グラス（ＳＯＧ）技術または、テ
トラエチルオルソシリケイト（ＰＴＥＯＳ）のプラズマ
強調分解によって形成できる。このＭＬＯ２層４６をＰ
ＴＥＯＳによって形成した場合に、ＭＬＯ２層４６の最
上面４７は、プレーナ化（平坦化）処理が必要となる。
このプレーナ化表面４７は、図３ａ〜図３ｄに関連して
詳述するエッチバックパターンレジスト技術によって製
造できる。

【００２６】図２ｃは、アンチフューズ３４の製造プロ
セスにおける次のステップの結果を示す。このＭＬＯ２
層４６をプレーナ処理すると、必要に応じて、ピラー４
０を例えば、レジストエッチバックによって露出させる
ことができる。Ａｌ層４４の存在によって、このＭＬＯ
２層４６の除去中にピラー４０がエッチバック（逆方向
エッチング）されるのを防止できる。Ａｌ層４４は、Ｍ
ＬＯ２層４６の除去中に、ＴｉＷ層４２が不均一にエッ
チングされるのを保護するために重要なものである。こ
のＡｌ層４４によってピラー４０の最上面が平坦状態を
維持するのに役立つもので、このことは、このピラー４
０の最上面に後で堆積させたα−Ｓｉ（アモルファスシ
リコン）が平坦となるのに重要である。また、このＡｌ
層４４を、Ａｌおよび耐熱金属から成る化合物で形成す
ることもできる。ＭＬＯ２層４６を、エッチバックして
ピラー４０を露出させると、次に、Ａｌ層４４を例えば
ウェット（湿式）エッチによって除去できる。Ａｌ層４
４の除去によって、図２ｃの構造が得られる。

【００２７】図２ｄは、ＭＬＯ２層４６から外側に形成
された第３の多層（ＭＬＯ３）層４８および露出したピ
ラー４０の製造結果を示す。このＭＬＯ３層４８は、例
えば、ＳＯＧまたはＰＴＥＯＳによって製造できる。再
度、ＰＴＥＯＳによってＭＬＯＳ３を製造するために
は、エッチバックパターンレジストを用いてＭＬＯＳ層
４８の最上層面４９をプレーナ処理する必要があり、こ
のことは、図３ａ〜図３ｄに関連して後述する。図２に
示した構造と類似の構造のＭＬＯ３層４８の堆積の完成
に続く状態が得られるようになる。

【００２８】図２ｅは、本発明のアンチフューズを製造
する方法における次のステップ処理結果を表わす。ＭＬ
Ｏ３層４８を選択的にエッチング処理することによっ
て、ＭＬＯ２層４６およびピラー４０ならびにビア５０
が形成される。例えば、０．８〜１．０（ＭＬＯ層から
ピラーへ）の選択的なエッチングを利用して、例えば、
ＭＬＯ３層４８、ＭＬＯ２層４６、ピラー４０の反応性
イオンエッチバック処理によって、ビア５０を形成する
ピラー４０の約２０％を超えるエッチング処理が成され
る。これらＭＬＯ層４８とピラー４０の選択的エッチン
グは、ビア５０の形成にとって重要なものである。ここ
で、ビア５０は比較的浅い、低アスペクト比のビアであ
る。

【００２９】図２ｆは、本発明のアンチフューズ３４を
製造するステップの次のステップ処理結果を表わす。Ｍ
ＬＯ２層４６およびピラー４０上にα−Ｓｉ層５２を堆
積させるに先立って、ピラー４０の最上面を、プリスパ
ッタ・洗浄する。このピラー４０の最上面を、以下に記
載された方法で洗浄することもできる。即ち、米国テキ
サス州ダラスに所在するテキサスインスツルメンツ社に
譲渡された、Ｓ．Ｐ．Ｋｕｏｋの発明の米国特許出願第
＿ ＿ ＿ （ＴＩ−１７８２２）号（名称“Ｌｉｍｉ
ｔｅｄ Ｍｅｔａｌ Ｒｅａｃｔｉｏｎ ｆｏｒ Ｃｏ
ｎｔａｃｔ Ｃｌｅａｎｉｎｇ ａｎｄ Ｉｍｐｒｏｖ
ｅｄ Ｍｅｔａｌ−ｔｏ−ＭｅｔａｌＡｎｔｉｆｕｓｅ
Ｃｏｎｔａｃｔ Ｃｌｅａｎｉｎｇ Ｍｅｔｈｏｄ
ａｎｄＡｐｐａｒａｔｕｓ”以下“Ｋｗｏｋ”と称す）
に記載されている。この方法を利用するために、Ｋｗｏ
ｋの説明を参考に記すものとする。

【００３０】このクリニング（洗浄）処理に続いて、誘
電層５２をＭＬＯ２層４６およびピラー４０の外側へ向
って形成する。この誘電層５２は、α−Ｓｉまたはその
化合物、窒化珪素ＳｉＮまたはその化合物、または、ア
ンチフューズを形成するのに適当な他の誘電材料によっ
て製造できる。以下、このα−Ｓｉを誘電材料と称し、
ここで、他の誘電材料を特に称すことなく、本発明の概
念より逸脱することなくα−Ｓｉと差替えることができ
る。次に、ＴｉＷ層を、このα−Ｓｉ層５２から外側へ
形成する。このα−Ｓｉ層５２の厚さは、１，０００〜
２，０００Å程度のもので、ＴｉＷ層５３は１，０００
〜３，０００Å程度のものである。次に、第２接続用金
属層、即ち第２金属（ＭＥＴ２）層５４を、ＴｉＷ層５
３から外側へ形成する。ＭＥＴ２層５２を、例えば、
４，０００〜５，０００Å程度のＡｌＳｉＣｕで形成で
きる。

【００３１】図２ｇは、本発明のアンチフューズ製造プ
ロセスの最終ステップの結果を表わしている。α−Ｓｉ
層５２、ＴｉＷ層５３およびＭＥＴ２層５４の形状は、
フォトレジストの形成およびエッチング作業によって規
定できる。例えば、ＴｉＷ層５３で停止する塩素化ガス
を用いて、ＭＥＴ２層５４をエッチバック（逆方向へエ
ッチング）処理することができる。次に、例えば、Ｔｉ
Ｗ層５３およびα−Ｓｉ層５２をフッ素化ガスを用いて
エッチング処理することによって、図２ｇに示したアン
チフューズ構造３４が完成される。

【００３２】図２ａ〜図２ｇに示すアンチフューズ３４
の形成により、種々の技術的利点が得られるようにな
る。先ず、ＭＥＴ１層３８とＭＥＴ２層５４との間の距
離が、導電層即ちピラー４０によって浅いビア構造だけ
増加する。従って、アンチフューズ３４を延在したアン
チフューズと称することもできる。ＭＥＴ１層３８とＭ
ＥＴ２層５４との間の距離が増大することによって、こ
れら層３８と５４との間の相互接続キャパシタンス
“Ｃ”は、以下の周知の式によって減少する：

【数１】

【００３３】この結果、ＭＥＴ１層３８とＭＥＴ２層５
４との間の距離が増大することによって、キャパシタン
スに関する式における分母が大きくなり、従って、アン
チフューズ３４の主要相互接続キャパシタンスが減少す
るようになる。これによって、低キャパシタンスアンチ
フューズが得られる利点がある。

【００３４】更に、図２ｅに示した、選択的エッチング
処理により、ピラー４０上にビア５０が自己整合プロセ
スによって形成される。これによって、ピラー４０上の
ビア５０を位置決めするための追加のマスキングステッ
プを設ける必要がなくなる。

【００３５】このビア５０が浅いビアであるために、α
−Ｓｉ層５２は、尖頭形となる傾向が無くなり、均一な
平坦な層となる。このように均一なα−Ｓｉ層５２によ
って、アンチフューズ３４のブレークダウン（降伏）電
圧および洩れ電流は均一となる。また、このような均一
なα−Ｓｉ層５２によって、α−Ｓｉ５２中に構造的に
形成されてしまう欠陥を少なくできるようになる。従っ
て、このことによって、アンチフューズ３４を集積する
回路が更に信頼性の高いデバイスになる。

【００３６】このアンチフューズ３４の製造プロセスで
説明したプロセスを利用して、半導体集積回路中に多数
のアンチフューズを製造することが可能となる。これら
アンチフューズの各々は、同じ均一なα−Ｓｉ層を有す
るので、均一なブレークダウン電圧を有するようにな
る。多数のアンチフューズに対する均一なブレークダウ
ン電圧によって、アンチフューズのプログラム生成率を
増大できる。また、本発明のアンチフューズは、浅いビ
ア中に均一なα−Ｓｉ層を有するので、繰返し可能な処
理技術によって製造でき、これによって高い歩留りとな
る。

【００３７】また、アンチフューズ３４はスケーラブル
（寸法決め可能）なものである。ピラー４０の直径を、
エッチング処理の前に、適当なマスキング技術によって
所望の寸法まで減縮できる。このことによって、アンチ
フューズ３４を、稠密にパッケージされた半導体回路中
に集積できる技術的な利益が得られる。

【００３８】また、図２ａ〜図２ｇのアンチフューズ３
４の製造に関連して記載した処理ステップは、単に例示
したものにすぎない。当技術分野で周知の多くの半導体
処理技術を駆使して、本発明の趣旨を逸脱することな
く、このアンチフューズ３４を形成することができる。

【００３９】本発明の自己整合性の浅いビアを形成する
ために、選択的にエッチングする必要のある表面を、平
坦化（プレーナ）処理することが重要である。この結
果、平坦化した表面の選択的エッチングによって、浅い
ビアが形成されるようになる。ＰＴＥＯＳを利用して、
本発明のアンチフューズ中にＭＬＯ層を形成する場合
に、このＰＴＥＯＳ ＭＬＯ層をエッチング処理する前
に、このＭＬＯ層を平坦化する必要があり、これによっ
てビアが形成される。

【００４０】図３ａから図３ｄは、本発明のアンチフュ
ーズのレベルを平坦化するために利用するエッチバック
パターンレジストを表わしている。図３ａには、狭いピ
ラー６０を有するＭＥＴ１層５８が図示されており、こ
のピラー６０は、このＭＥＴ１層５８から外側に形成さ
れている。また、このＭＥＴ１層５８から外側に形成さ
れた広いピラー６２も有している。図３ａのこれらピラ
ー６０および６２は、図２ａのピラー４０を形成したの
と同様に形成することができる。

【００４１】図３ｂは、本発明のエッチバックパターン
レジスト技術に従った処理プロセスの次の形成結果を示
す。ＭＬＯ層６８は、ＭＥＴ１層５８およびピラー６
０，６２から外側へ向って堆積されている。これらピラ
ーによって表わされた不規則な輪郭のために、不規則な
表面７０がＭＬＯ層６８上に形成される。このＭＬＯ層
６８のエッチバック処理によって、図２ｅに示したよう
な本発明のアンチフューズにおける所望の浅いビアが恐
らく形成されないようになる。

【００４２】図３ｃは、ＭＬＯ層６８の表面７０上にフ
ォトレジスト層７２の堆積に続く形成結果を表わしてい
る。再び、このＭＬＯ層６８の表面の不均一な輪郭のた
めに、ピラー６２上のバンプ７４がフォトレジスト層７
２の表面７５となる。図３ｃに示したフォトレジスト層
７２の表面７５のエッチバック処理によって、ピラー６
０用の所望の浅いビアが得られるが、同じことがピラー
６２に対して言及できない。従って、フォトレジスト層
７２の選択的パターンエッチバックを用いて、表面７５
からバンプ７４を除去する。

【００４３】図３ｄは、表面７５の選択的パターンエッ
チバックによって均一な表面７５が得られたことを図示
する。次に、フォトレジスト層７２、ＭＬＯ層６８、ピ
ラー６０および６２の組合せ層は、図２ｅに関連して説
明したように、エッチバックのために準備されている。
選択的パターンエッチバックによって、これらピラー６
０と６２上に浅いビアが形成できるようになる。

【００４４】図３ａ〜図３ｄに図示した方法によって、
エッチバック用の平坦な表面が得られる技術的利点が実
現する。このようなスムースで平坦化された表面は、ス
ムースなフューズの裏部を有する浅いビアを得るために
必要なもので、これによって、スムースなα−Ｓｉアン
チフューズ層を形成することができるようになる。

【００４５】図４ａ〜図４ｅには、本発明のアンチフュ
ーズの他の実施例が図示されている。図４ａには、本発
明による積層されたアンチフューズを形成するステップ
の処理結果が図示されている。この積層式アンチフュー
ズ７６は、５，０００〜７，０００Å程度の厚さを有す
る第１ＭＬＯ１層７８で製造開始する。このＭＬＯ１層
７８から外側に、ＭＥＴ１層８０が形成される。このＭ
ＥＴ１層８０は、一般に、例えば４，５００ÅのＡｌＳ
ｉＣｕの上に３，０００Å程度の厚さのＴｉＷで形成で
きる。このＭＥＴ１層８０から外側にスタック（積層
物）８１が形成される。導電層、即ち、スタック８１
は、例えば、α−Ｓｉ層８２、ＴｉＷ層８４およびＡｌ
またはＡｌＳｉＣｕ層８６で形成できる。このスタック
８１は、ＭＥＴ１層８０から外側へ向ってα−Ｓｉ層８
２を堆積させて形成される。次に、ＴｉＷ８４をα−Ｓ
ｉ層８２から外側へ向って形成すると共に、Ａｌ層８６
をＴｉＷ層８４から外側へ向って形成する。一般に、ス
タック８１のこれら層は、１０００Å程度のα−Ｓｉ、
２０００ÅのＴｉＷおよび５，０００ÅのＡｌである。

【００４６】このスタック８１の層をＭＥＴ１層８０上
に一旦、堆積させた後で、このスタック８１のパターン
をレジストで規定すると共に、不必要なＡｌ、ＴｉＷお
よびα−Ｓｉを、例えばドライエッチング（乾式エッチ
ング）によって除去する。この除去作業によって、ＭＥ
Ｔ１層８０から外側へ形成した所望の直径のピラー８１
が得られる。例えば、塩素化反応性ＲＩＥを利用して、
Ａｌ層８６およびα−Ｓｉ層８２をエッチング処理する
と共に、ＴｉＷ層８４を、例えばフッ素化ＲＩＥによっ
て形成することができる。

【００４７】図４ｂは、この積層化アンチフューズ７６
の追加のプロセスステップ処理結果を表わす。ＭＬＯ２
層９０がＭＥＴ１層８０およびスタック８１から外側へ
向けて形成されている。ＭＬＯ２層９０の厚さは、１
０，０００Å程度のものとすることができると共に、Ｍ
ＬＯ２層９２をＳＯＧまたはＰＴＥＯＳまたはこれらの
組合せによって形成できる。図３ａ〜図３ｄに関連して
説明したように、ＰＴＥＯＳ ＭＬＯ２層９０を平坦化
して、その最上層面９２を平坦化できる。

【００４８】図４ｃは、本発明による積層化アンチフュ
ーズ７６の製造における追加プロセスの処理結果を表わ
す。このＭＬＯ２層９０を選択的にエッチングバック処
理することによって、ピラー８１を露出させることがで
きる。

【００４９】図４ｄは、本発明の積層化アンチフューズ
の製造における追加の処理ステップの実施結果を表わ
す。ＭＥＴ２層９４をＭＬＯ２層９０上に堆積できる。
このＭＥＴ２層９４を、例えばＡｌＳｉＣｕの４，００
０〜５，０００Å程度の厚さで形成できる。

【００５０】図４ｅは、追加の処理ステップの実施結果
を表わし、ここでは、ＭＥＴ２層９４を、金属層の一部
分を除去することによって更に制限することによって、
積層したアンチフューズ７６を規定する。

【００５１】図４ｄおよび図４ｆに示した積層式アンチ
フューズ構造７６には、図２ｇのアンチフューズ３４の
技術的利点と同じ利点が存在する。ＭＥＴ１層８０とＭ
ＥＴ２層９４との間の距離９６が、スタック８１を設け
ることによって、予じめ形成されたＭＥＳＡ、即ち、ス
タックアンチフューズを超えて増大したので、アンチフ
ューズ７６のキャパシタンスが減少した。

【００５２】図５は、本発明による種々の技術を駆使し
た、二重積層化アンチフューズ９８を図示する。この二
重積層化アンチフューズ９８には、ＭＥＴ１層１００と
ＭＬＯ１層１０２とが設けられている。このＭＥＴ１層
１００から外側へ向けると共に、ＭＬＯ２層１０４中
に、二重スタック１０６を形成する。この二重スタック
１０６には、ＭＥＴ１層１００から外側に形成されたＴ
ｉＷ層１０８と、ＴｉＷ層１０８から外側に形成された
α−Ｓｉ層１１０と、α−Ｓｉ層１１０から外側に形成
された第２のＴｉＷ層１１２と、この第２ＴｉＷ層１１
２から外側に形成されたＡｌ層１１４とが設けられてい
る。このようにＴｉＷ層１０８と１１２との両方を包含
することによって、アンチフューズ９８自身が二重積層
化構造を有するようになる。この二重積層化アンチフュ
ーズ９８中に設けられた層は、図４ａ〜４ｅに示した積
層化アンチフューズ７６を形成する時に説明した方法で
形成できる。二重スタック１０６の寸法は、この中の層
を適切にマスキングしたりエッチングすることによって
規定できる。更に、ＭＬＯ１層１０２とＭＬＯ２層１０
４とを、単一のＭＬＯ層中に組込むこともできる。

【００５３】このＭＥＴ１層１００に隣接したＴｉＷ層
１０８の底部によって、アンチフューズ９８の底部が形
成されると共に、Ａｌ層１１４の頂部によってアンチフ
ューズ９８の頂部が形成される。図３ａ〜３ｄに関連し
て説明したエッチバックパターンレジスト技術または、
化学／機械的研磨技術のような標準技術を駆使すること
によって、アンチフューズの頂部および底部の両方を平
坦化することができる。

【００５４】本発明のこれらアンチフューズには、多く
の構成物を有することができるが、これらは、前述した
図面のものに限定されるものではない。前述した導電層
は、多数の高融点金属（ｒｅｆｒａｃｔｏｒｙ ｍｅｔ
ａｌ）およびそれらの化合物から構成することができ
る。これらには、例えば、Ｔｉ、モリブデン（Ｍｏ）お
よびＷが含まれる。ここで、用語“高融点金属”は、以
下、高融点金属およびそれの化合物を称するものとす
る。α−Ｓｉ、ＴｉＷ、ＡｌおよびＡｌＳｉＣｕ層の多
数の組合せを利用して、多層導電層スタック、即ちピラ
ーを形成し、これによって、本発明の要旨を逸脱しない
範囲でアンチフューズ内のこれら金属層間の距離を延長
することができる。

【００５５】本発明のアンチフューズでは、ピラーまた
はスタック形状の導電層を利用して、接続用金属層間の
距離を延長し、この結果として、低キャパシタンスのア
ンチフューズが得られるようになる。本発明のアンチフ
ューズのピラー実施例においては、金属層間の距離を延
長させることが可能となり、且つ、金属層間のビア中に
均一なα−Ｓｉ層を形成することができる。このことに
よって、本発明のアンチフューズに対する均一なブレー
クダウン電圧および洩れ電流が得られる技術的な利益が
得られる。また、本発明のアンチフューズの積層構造の
実施例によって、金属層間の距離を延長でき、この結果
として、相互接続キャパシタンスを最小化できる。ま
た、本発明のアンチフューズはスケーラブルであるの
で、この幾何形状を縮少でき、この結果として、このア
ンチフューズを稠密に実装された半導体回路中に集積化
することができる。

【００５６】以上、本発明を上述した特定の実施例を参
照し乍ら説明したが、以上の説明は、本発明を限定する
意図ではない。従って、開示した種々の変形例は元よ
り、本発明の他の実施例は、上述の記載に基いて、当業
者であれば容易に創作できる。添付された請求項は、そ
のような変形例を、本発明の技術的思想の範囲内で包含
するものである。

【００５７】以上の説明に関して、更に以下の項を開示
する。 （１） ユーザプログラマブル集積回路で使用されるア
ンチフューズにおいて、前記アンチフューズに電気を供
給する第１および第２の接続用金属層と、前記第１およ
び第２金属層間に設けられた誘電体層と、前記誘導体層
と、前記金属層の少なくとも１つの層との間に設けら
れ、前記アンチフューズのキャパシタンス（容量）を減
少させるために、前記第１および第２金属層間の分離距
離を延ばすための導電層とを具備したことを特徴とする
アンチフューズ。

【００５８】（２） 前記導電層に高融点金属を設けた
第１項記載のアンチフューズ。

【００５９】（３） 前記誘電層がα−Ｓｉ（アモルフ
ァスシリコン）である第１項記載のアンチフューズ。

【００６０】（４） 更に、前記誘電体層と前記他の金
属層との間の、前記第１導電層に対向して第２導電層を
設けた第１項記載のアンチフューズ。

【００６１】（５） 更に、第２導電層を設け、ここ
で、これら導電層には、前記誘電体層および前記接続用
金属層の間の、この誘電体層の対向する側に耐熱金属を
設けた第１項記載のアンチフューズ。

【００６２】（６） 更に、前記第１金属層から外側方
向に形成した多層酸化物層を設け、この多層酸化物層
は、前記第１金属層に対向する表面中にビアを有し、こ
こで、前記導電層には、前記第１金属層から外側に形成
されると共に前記多層酸化物層中に形成されたピラーを
設け、この多層酸化物層中のビアをこのピラーに整合さ
せ、ならびに、前記誘電体層が、前記多層酸化物層から
外側に形成されると共に前記ビア中のピラーと接触した
第１項記載のアンチフューズ。

【００６３】（７） 更に、前記第１金属層から外側方
向に形成した多層酸化物層を設け、この多層酸化物層
は、前記第１金属層に対向する表面中にビアを有し、前
記導電層には、前記第１接続用金属層から外側へ向うと
共に、前記多層酸化物層内に形成された高融点金属を有
するピラーが設けられ、前記多層酸化物層中のビアを前
記ピラーと整合させ、前記誘電層を前記多層酸化物層か
ら外側に形成すると共に、前記ビア中のピラーと接触さ
せた第１項記載のアンチフューズ。

【００６４】（８） 更に、前記第１金属層から外側に
形成した多層酸化物層を設け、前記誘電層を、この第１
金属層から外側に形成すると共に、この第１金属層と接
触させ、前記導電層に、前記誘電層から外側および前記
多層酸化物層中に形成されたスタックを設けることによ
って、このスタックが、この多層酸化物層を越えて延在
すると共に、前記第２金属層と接触した第１項記載のア
ンチフューズ。

【００６５】（９） 更に、前記第１金属層から外側に
形成した多層酸化物層を設け、前記誘電層を、この第１
金属層の外側に向って形成すると共に、この層に接触さ
せ、前記導電層に、前記誘電層の外側および前記多層酸
化物層中に形成した高融点金属を有するスタックを設
け、これによって前記スタックがこの多層酸化物層を越
えて延長すると共に、前記第２接続用金属層と接触した
第１項記載のアンチフューズ。

【００６６】（１０） 更に、前記第１金属層から外側
に向って形成された多層酸化物層を設け、前記導電層
は、前記第１金属層の外側およびこの多層酸化物層中に
形成された第１および第２導電層を有するスタックであ
り、この第１導電層は前記第１金属層および前記誘電体
層間に存在すると共に前記第１金属層と接触し、この第
２導電層は、この誘電体層と前記第２金属層との間に存
在し、前記多層酸化物層を越えて延在し、更に、この第
２金属層と接触した第１項記載のアンチフューズ。

【００６７】（１１） 更に前記第１金属層から外側へ
向って形成された多層酸化物層を設け、前記導電層は、
前記第１接続用金属層から外側およびこの多層酸化物層
中に形成された高融点金属を有する第１および第２導電
層を設けたスタックであり、この第１導電層は、前記第
１接続用金属層と誘電体層との間に存在すると共に、こ
の第１接続用金属層と接触し、この第２導電層は、前記
誘電体層と第２接続用金属層との間に存在し、この多層
酸化物層を越えると共に前記第２接続用金属層と接触し
た第１項記載のアンチフューズ。

【００６８】（１２） ユーザプログラマブル集積回路
に利用されるアンチフューズを製造する方法において、
このアンチフューズに電気を供給するための第１および
第２接続用金属層を形成し、前記第１および第２金属層
間に誘電体層を形成し、前記誘電体層と、前記金属層の
少なくとも１つとの間に形成され、これら金属層間の離
間距離を延長して、このアンチフューズのキャパシタン
スを減少させるようにした導電層を形成するステップを
具備したことを特徴とするアンチフューズ製造方法。

【００６９】（１３） 更に、前記誘電体層と他の金属
層との間に形成された前記第１導電層に対向して第２の
導電層を形成するステップを設けた第１２項記載の方
法。

【００７０】（１４） 更に、前記導電層を前記第１金
属層から外側に向かってピラーとして形成し、このピラ
ーを包囲すると共に、前記第１金属層から外側へ向って
多層酸化物層を形成し、前記多層酸化物層中にビアを形
成して前記ピラーを露出させ、この多層酸化物層から外
側に向って前記誘電体層を形成させるステップを設け、
これによってこの誘電体層がこのビア中のピラーに接触
するようにした第１２項記載の方法。

【００７１】（１５） 更に、前記導電層を前記第１金
属層から外側に向ってピラーとして形成し、前記第１金
属層から外側へ向うと共にこのピラーを包囲する多層酸
化物層を形成し、前記多層酸化物層を平坦化し、前記平
坦化した多層酸化物層中にビアを形成して前記ピラーを
露出させ、前記多層酸化物層から外側に誘電体層を形成
するステップを設けて、この誘電体層がビア中のピラー
に接触するようにした第１２項記載の方法。

【００７２】（１６） 更に、前記第１金属層から外側
へ向って誘電体層を形成し、前記導電層をこの誘電体層
から外側へスタックとして形成し、前記スタックおよび
誘電体層を包囲すると共に、前記第１金属層から外側へ
向って多層酸化物層を形成し、前記多層酸化物層の一部
分を除去して前記スタックを露出させ、前記多層酸化物
層から外側へ前記第２金属層を形成して、このスタック
に接触させるステップを設けた第１２項記載の方法。

【００７３】（１７） 更に、前記第１金属層を平坦化
し、前記平坦化した第１金属層から外側に前記誘電層を
形成し、前記誘電層から外側に、前記導電層をスタック
として形成し、前記平坦化した第１金属層から外側に、
および前記スタックと誘電体層とを包囲して多層酸化物
層を形成し、この多層酸化物層の一部分を除去して前記
スタックを露出させ、前記多層酸化物層から外側に前記
第２金属層を形成して、前記スタックに接触させるステ
ップを設けた第１２項記載の方法。

【００７４】（１８） 更に、前記第１および第２導電
層を有するスタックとして、前記導電層を形成し、これ
ら第１および第２導電層の各々を、誘電層の対向する側
におよび前記第１金属層から外側へ形成し、前記導電層
の少なくとも１つを前記第２金属層に接触させ、前記第
１金属層から外側に向けて形成すると共に、前記スタッ
クと誘電体層とを包囲する多層酸化物層を形成し、前記
多層酸化物層の一部分を除去して、スタックの一部分を
露出させ、前記多層酸化物層から外側に向って前記第２
金属層を形成して、前記スタックに接触させるステップ
を設けた第１２項記載の方法。

【００７５】（１９） ユーザプログラマブル集積回路
で使用されるアンチフューズを製造する方法において、
第１接続用金属層を形成し、前記第１接続用金属層を平
坦化し、前記平坦化した第１金属層から外側へ向ってα
−Ｓｉ層を形成し、前記α−Ｓｉ層から外側に、導電層
をスタックとして形成し、前記第１金属層から外側へ向
って形成すると共に、前記スタックとα−Ｓｉ層とを包
囲する多層酸化物層を形成し、前記多層酸化物層の一部
分を除去することによって前記スタックの一部分を露出
させ、前記露出させたスタックおよび多層酸化物層から
外側へ向って第２金属層を形成して、前記スタックを前
記第２金属層と接触させるステップを具備したことを特
徴とするアンチフューズ製造方法。

【００７６】（２０） 更に、前記露出ステップに先立
って、前記多層酸化物層を平坦化するステップと、前記
スタックを露出するステップに、前記スタック上の多層
酸化物層中にビアを形成するステップと、前記α−Ｓｉ
層を形成するステップに、多層酸化物層の外側に、前記
α−Ｓｉ層を設け、これによってα−Ｓｉ層を前記ビア
中のスタックに接触させるステップを有する、第１９項
記載の方法。

【００７７】（２１） 低キャパシタンスのアンチフュ
ーズ３４，７６を、ユーザプログラマブル集積回路中に
設ける。このアンチフューズには、第１接続用金属層３
８，８０と第２接続用金属層４８，９４とが設けられ
る。これら第１および第２金属層間に、誘電体層５２，
８２を設けると共に、この誘電体層と、上記金属層の少
なくとも１つとの間に、ピラー４０形状またはスタック
８１形成の導電層を形成する。このスタックまたはピラ
ーは、これら金属層間の離間距離を延長させることによ
って、アンチフューズのキャパシタンスを減少させる。

【図面の簡単な説明】

【図１】高アスペクト比のビア中に堆積させた誘電体層
中の尖頭部を示す横断面図。

【図２】本発明のピラー状アンチフューズ構造を形成す
る方法を表わす図。

【図３】アンチフューズ構造の各層を平坦化するエッチ
バックパターンレジスト技術を表わす図。

【図４】本発明のスタック状アンチフューズ構造を形成
する方法を示す図。

【図５】本発明のマルチレベルスタック状アンチフュー
ズ構造の横断面図。

【符号の説明】

３４，７６，９８ アンチフューズ ３６，４６，４８，９０ 多層酸化物層 ３８，５４，９４，１０２，１０４ 金属層 ４０，６０，６２，８１ ピラー ５０ ビア ５２，１１０ 誘電体層 ８１，１０６ スタック

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ユーザプログラマブル集積回路で使用さ
   れるアンチフューズにおいて、 前記アンチフューズに電気を供給する第１および第２の
   接続用金属層と；前記第１および第２金属層間に設けら
   れた誘電体層と；前記誘導体層と、前記金属層の少なく
   とも１つの層との間に設けられ、前記アンチフューズの
   キャパシタンスを減少させるために、前記第１および第
   ２金属層間の分離距離を延ばすための導電層とを具備し
   たことを特徴とするアンチフューズ。
2. 【請求項２】 ユーザプログラマブル集積回路に利用さ
   れるアンチフューズを形成する方法において、 前記アンチフューズに電気を供給するための第１および
   第２接続用金属層を形成し；前記第１および第２金属層
   間に誘電体層を形成し；前記誘電体層と、前記金属層の
   少なくとも１つとの間に形成され、前記金属層間の離間
   距離を延長して、前記アンチフューズのキャパシタンス
   を減少させるようにした導電層を形成するステップを具
   備したことを特徴とするアンチフューズ形成方法。