JPH07333636A

JPH07333636A - 液晶表示装置

Info

Publication number: JPH07333636A
Application number: JP6124877A
Authority: JP
Inventors: Shiro Ueda; 史朗上田; Shunichi Kumaoka; 俊一熊岡; Katsuhiko Shibata; 克彦柴田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-06-07
Filing date: 1994-06-07
Publication date: 1995-12-22
Also published as: KR960001852A; TW348224B

Abstract

(57)【要約】【構成】集積回路チップ（ＣＨＩ）の出力端子（ＣＰ
１）に接続されたテープキャリアパッケージ（ＴＣＰ）
の配線（ＴＬ１）を出力端子（ＣＰ１）から直線状に引
き出し、出力端子（ＣＰ２、ＣＰ３）に接続された配線
（ＴＬ２、ＴＬ３）を出力端子（ＣＰ２、ＣＰ３）から
直線状に引き出した後、長辺（ＴＳ１）に向かって垂直
に曲げ、長辺（ＴＳ１）に引き出し、液晶表示パネルと
の位置合わせ用のアライメントマーク（ＡＭ）を、互い
に最も外側で隣接する配線（ＴＬ１）と配線（ＴＬ２、
ＴＬ３）との間のスペースに設けた構成。【効果】テープキャリアパッケージを高密度化、小型化
することができ、その結果、薄型、小型、高精細の液晶
表示装置を提供することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示パネルと、液
晶表示パネルの駆動用の回路基板とを電気的に接続する
のに、半導体集積回路チップを搭載したテープキャリア
パッケージを使用した液晶表示装置に関する。

【０００２】

【従来の技術】液晶表示装置は、一般に、表示用透明画
素電極と配向膜等をそれぞれ積層した面が対向するよう
に所定の間隙を隔てて２枚の透明ガラス基板を重ね合わ
せ、該両基板間の縁部に枠状に設けたシール材により、
両基板を貼り合わせると共に、シール材の一部に設けた
液晶封入口から両基板間のシール材の内側に液晶を封
入、封止し、さらに両基板の外側に偏光板を設けて成る
液晶表示パネル（液晶表示素子）と、液晶表示パネルの
下に配置され、液晶表示パネルに光を供給するバックラ
イトと、液晶表示パネルの外周部の外側に配置された駆
動用の回路基板と、これらの各部材を保持するモールド
成形品である枠状体と、これらの各部材を収納し、液晶
表示窓があけられた金属製フレーム等を含んで構成され
ている。

【０００３】なお、液晶表示パネルと回路基板とは、液
晶駆動用の集積回路チップを搭載したテープキャリアパ
ッケージ（ＴＣＰ）により電気的に接続されている。

【０００４】なお、このような液晶表示装置は、例えば
特開昭６１−２１４５４８号公報や、実開平２−１３７
６５号公報等に記載されている。

【０００５】

【発明が解決しようとする課題】液晶表示装置（液晶表
示モジュール）は、近年、大画面化、高精細化が進んで
おり、陰極線管（ＣＲＴ）に次ぐ表示デバイスとして注
目を集めている。液晶表示パネルの駆動用の集積回路チ
ップにおいても、多ピン化、高精細化の方向で性能が向
上してきている。集積回路チップとして、ＱＦＰ（クワ
ッドフラットパッケージ(Ｑuad Ｆlat Ｐackage)）を
使用する場合は、回路基板における集積回路チップの占
有面積が大きく、薄型、高密度実装に限界があるため、
テープキャリアパッケージに移行してきた。

【０００６】図２１は、従来のテープキャリアパッケー
ジの一例の平面図である。ＴＣＰはテープキャリアパッ
ケージ、ＣＨＩはテープキャリアパッケージＴＣＰに搭
載された駆動用の集積回路チップ、ＴＴＭ１、ＴＴＭ
２、ＴＴＭ３はそれぞれテープキャリアパッケージＴＣ
Ｐの出力端子、ＯＬは斜め配線、ＴＴＢはテープキャリ
アパッケージＴＣＰの入力端子、ＡＭは液晶表示パネル
との位置合わせ用のアライメントマークである。

【０００７】テープキャリアパッケージは、薄型実装が
可能であり、接続リードの自由度（集積回路チップの端
子から液晶表示パネルの入力端子への配線。言い換えれ
ば、集積回路チップの端子ピッチが一定で、液晶表示パ
ネルの入力端子ピッチが一定でなくても配線ができる）
が高いことに特長がある。テープキャリアパッケージの
出力端子ＴＴＭ１〜３のピッチは、この自由度を活か
し、液晶表示パネルの入力端子のピッチに合わせてい
る。このため、集積回路チップＣＨＩの出力端子とテー
プキャリアパッケージＴＣＰの出力端子ＴＴＭ１〜３と
の間に、斜め配線ＯＬを形成しなくてはならないので、
配線を高密度化するのが難しく、また、矢印Ａ方向の長
さが大きくなり、テープキャリアパッケージＴＣＰを小
型化することができなかった。

【０００８】また、テープキャリアパッケージＴＣＰの
出力端子ＴＴＭ１〜３の両側の最も外側の出力端子のさ
らに外側に、液晶表示パネルとの位置合わせ用のアライ
メントマークＡＭが設けられていた。したがって、矢印
Ｂ方向の幅が大きくなり、テープキャリアパッケージＴ
ＣＰを小型化することができなかった。

【０００９】なお、このような技術は、例えば「日立Ｌ
ＣＤドライバＬＳＩデータブック」３６〜６６頁、１９
９２年３月に記載されている。

【００１０】本発明の目的は、テープキャリアパッケー
ジ自体を高密度化、小型化することができ、その結果、
薄型、小型、高精細の液晶表示装置を提供することにあ
る。

【００１１】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、液晶表示パネルと、前記液晶表示パネル
の駆動用の回路基板と、前記液晶表示パネルの駆動用の
集積回路チップを搭載し、かつ、前記回路基板の出力端
子と前記液晶表示パネルの入力端子とを電気的に接続す
るテープキャリアパッケージとを含んでなる液晶表示装
置において、前記集積回路チップの端子のピッチに合わ
せて前記テープキャリアパッケージの端子が配列されて
いることを特徴とする。

【００１２】また、前記集積回路チップの第１の辺の複
数本の第１の出力端子に電気的に接続された前記テープ
キャリアパッケージの第１の配線は、前記第１の出力端
子から前記テープキャリアパッケージの第２の辺にほぼ
直線状に引き出され、前記第１の辺と隣接する前記集積
回路チップの２つの辺の複数本の第２の出力端子に電気
的に接続された前記テープキャリアパッケージの第２の
配線は、前記第２の出力端子からほぼ直線状に少し引き
出された後、前記第２の辺に向かってほぼ垂直に曲がっ
て前記第２の辺に引き出されていることを特徴とする。

【００１３】さらに、前記テープキャリアパッケージの
前記液晶表示パネルとの位置合わせ用のアライメントマ
ークが、互いに最も外側で最も近い前記第１の配線と前
記第２の配線との間（あるいは、前記集積回路チップの
前記第１の辺の両端の前記集積回路チップの角部の近
傍、もしくは第１の配線、第２の配線のピッチが大きく
なった箇所）の前記テープキャリアパッケージのスペー
スに設けられていることを特徴とする。

【００１４】

【作用】本発明の液晶表示装置では、集積回路チップの
端子のピッチに合わせてテープキャリアパッケージの端
子を配列することにより、配線が楽になるので、高密度
に配線することができ、テープキャリアパッケージを小
型化することができる。

【００１５】また、集積回路チップの第１の辺の第１の
出力端子に接続されたテープキャリアパッケージの第１
の配線を、第１の出力端子からテープキャリアパッケー
ジの第２の辺にほぼ直線状に引き出し、第１の辺と隣接
する集積回路チップの２つの辺の第２の出力端子に接続
されたテープキャリアパッケージの第２の配線を、第２
の出力端子からほぼ直線状に少し引き出した後、第２の
辺に向かってほぼ垂直に曲がって第２の辺に引き出すこ
とにより、テープキャリアパッケージの配線を斜めに配
線することがないので、配線が楽になり、高密度に配線
することができるとともに、テープキャリアパッケージ
の（前記第１の配線が伸長する方向の）長さを小さくす
ることができ、したがって、テープキャリアパッケージ
を小型化することができる。

【００１６】さらに、液晶表示パネルとの位置合わせ用
のアライメントマークを、互いに最も外側で隣接する第
１の配線と第２の配線との間の、配線が存在しないテー
プキャリアパッケージ上のスペースに設けるので、アラ
イメントマークを効率良く配置することができ、テープ
キャリアパッケージを小型化することができる。

【００１７】このようにテープキャリアパッケージの配
線を高密度化することができ、テープキャリアパッケー
ジ自体を小型化することができるので、その結果、薄
型、小型、高精細の液晶表示装置を提供することができ
る。

【００１８】

【実施例】本発明、本発明の更に他の目的及び本発明の
更に他の特徴は図面を参照した以下の説明から明らかと
なるであろう。

【００１９】《アクティブ・マトリクス液晶表示装置》
以下、アクティブ・マトリクス方式のカラー液晶表示装
置に本発明を適用した実施例について説明する。なお、
以下説明する図面で、同一機能を有するものは同一符号
を付け、その繰り返しの説明は省略する。

【００２０】《ＴＣＰの接続構造》図１８は、走査信号
駆動回路（図１２のＶ参照）や映像信号駆動回路（図１
２のＨｅ、Ｈｏ参照）を構成する、半導体集積回路チッ
プがフレキシブル配線基板に搭載されたテープキャリア
パッケージの断面構造を示す図であり、図１９は、それ
を液晶表示パネルの、本例では映像信号回路用端子（図
７、図１２のＤＴＭ参照）に接続した状態を示す要部断
面図である。

【００２１】同図において、ＴＣＰはテープキャリアパ
ッケージ、ＣＨＩはテープキャリアパッケージＴＣＰに
搭載された駆動用の集積回路チップ、ＴＴＭはテープキ
ャリアパッケージＴＣＰの出力端子、ＴＴＢはテープキ
ャリアパッケージＴＣＰの入力端子であり、出力端子Ｔ
ＴＭ、入力端子ＴＴＢは例えばＣｕから成り、それぞれ
の内側の先端部（通称インナーリード）は、集積回路チ
ップＣＨＩのボンディングパッドＰＡＤにいわゆるフェ
ースダウンボンディング法により接続されている。入力
端子ＴＴＢ、出力端子ＴＴＭの外側の先端部（通称アウ
ターリード）は、それぞれ集積回路チップＣＨＩの入力
および出力に対応し、半田付け等によりＣＲＴ／ＴＦＴ
変換回路・電源回路（図１２のＳＵＰ参照）に、異方性
導電膜ＡＣＦによって液晶表示パネルＰＮＬに接続され
ている。テープキャリアパッケージＴＣＰは、その先端
部が液晶表示パネルＰＮＬ側の接続端子ＤＴＭを露出し
た保護膜ＰＳＶ１を覆うようにパネルに接続されてお
り、したがって、外部接続端子ＤＴＭ（図７、図１２の
ＧＴＭも同様）は、保護膜ＰＳＶ１かテープキャリアパ
ッケージＴＣＰの少なくとも一方で覆われるので、電触
に対して強くなる。

【００２２】ＢＦ１はポリイミド等からなるベースフィ
ルムであり、ＳＲＳは半田付けの際、半田が余計なとこ
ろに付かないようにマスクするためのソルダレジスト膜
である。シール材ＳＬのパターンの外側の上部および下
部透明ガラス基板間の隙間は、洗浄後、エポキシ樹脂Ｅ
ＰＸ等により保護され、また、テープキャリアパッケー
ジＴＣＰと上部透明ガラス基板ＳＵＢ２との間には、さ
らにシリコン樹脂ＳＩＬが充填され、保護が多重化され
ている。

【００２３】図１は、本発明の一実施例の液晶表示装置
に備えられるテープキャリアパッケージＴＣＰの平面図
である。

【００２４】ＴＴＭ１〜３はテープキャリアパッケージ
ＴＣＰの出力端子、ＴＴＢはテープキャリアパッケージ
ＴＣＰの入力端子、ＣＰ１〜３は集積回路チップＣＨＩ
の出力端子、ＣＰ４は集積回路チップＣＨＩの入力端
子、ＴＬ１〜４はテープキャリアパッケージＴＣＰの配
線、ＡＭは液晶表示パネルとの位置合わせ用のアライメ
ントマークである。

【００２５】ここに示すテープキャリアパッケージＴＣ
Ｐでは、集積回路チップＣＨＩの端子ＣＰ１〜４のピッ
チに合わせてテープキャリアパッケージＴＣＰの端子Ｔ
ＴＭ１〜４、ＴＴＢを配列したことにより、配線が楽に
なるので、高密度に配線することができ、テープキャリ
アパッケージＴＣＰを小型化することができる。

【００２６】さらに詳しく述べると、図１に示すよう
に、集積回路チップＣＨＩの長辺ＣＳ１の出力端子ＣＰ
１に接続されたテープキャリアパッケージＴＣＰの配線
ＴＬ１は、出力端子ＣＰ１からテープキャリアパッケー
ジＴＣＰの（長辺ＣＳ１と平行な）長辺ＴＳ１に直線状
に引き出してある。また、長辺ＣＳ１と隣接する集積回
路チップＣＨＩの２つの短辺ＣＳ２、ＣＳ３の出力端子
ＣＰ２、ＣＰ３に接続されたテープキャリアパッケージ
ＴＣＰの配線ＴＬ２、ＴＬ３は、出力端子ＣＰ２、ＣＰ
３から直線状に少し引き出された後、長辺ＴＳ１に向か
って垂直に曲げられて長辺ＴＳ１に引き出してある。こ
のように、テープキャリアパッケージＴＣＰの配線ＴＬ
１〜４を斜めに配線しないので、配線が楽になり、高密
度に配線することができるとともに、矢印Ａ方向の長さ
を小さくすることができ、したがって、テープキャリア
パッケージＴＣＰを小型化することができる。なお、集
積回路チップＣＨＩの短辺ＣＳ２、ＣＳ３の出力端子Ｃ
Ｐ２、ＣＰ３に接続される配線ＴＬ２、ＴＬ３（および
その出力端子ＴＴＭ２、ＴＴＭ３）のピッチは、集積回
路チップＣＨＩの長辺ＣＳ１側の出力端子ＣＰ１のピッ
チに合わせる場合もある。

【００２７】さらに、液晶表示パネルとの位置合わせ用
のアライメントマークＡＭは、図１に示すように、互い
に最も外側で最も近い（すなわち、互いに隣接する）配
線ＴＬ１と配線ＴＬ２、ＴＬ３との間の、配線が存在し
ないテープキャリアパッケージＴＣＰ上のスペースに設
けてある。このように、テープキャリアパッケージＴＣ
Ｐの出力端子ＴＴＭ１〜３をストレートに引き出すと、
集積回路チップＣＨＩの長辺ＣＳ１の両端の集積回路チ
ップＣＨＩの角部の近傍、すなわち、配線ＴＴＬ１〜３
のピッチが大きくなった箇所にスペースができ、このス
ペースにアライメントマークＡＭを配置することによ
り、アライメントマークＡＭをテープキャリアパッケー
ジＴＣＰ上に効率良く配置することができ、矢印Ｂ方向
の幅を小さくすることができる。その結果、テープキャ
リアパッケージＴＣＰを小型化することができる。

【００２８】このように図１に示すテープキャリアパッ
ケージＴＣＰでは、配線ＴＬ１〜４を高密度に効率良く
形成することができ、また、液晶表示パネルとの位置合
わせ用のアライメントマークＡＭを効率良く配置するこ
とができるので、高密度化したテープキャリアパッケー
ジＴＣＰの寸法を小さくすることができる。その結果、
薄型、小型、高精細の液晶表示装置を提供することがで
きる。

【００２９】《マトリクス部の概要》図２はこの発明が
適用されるアクティブ・マトリクス方式カラー液晶表示
装置の一画素とその周辺を示す平面図、図３は図２の３
−３切断線における断面を示す図、図４は図２の４−４
切断線における断面図である。

【００３０】図２に示すように、各画素は隣接する２本
の走査信号線（ゲート信号線または水平信号線）ＧＬ
と、隣接する２本の映像信号線（ドレイン信号線または
垂直信号線）ＤＬとの交差領域内（４本の信号線で囲ま
れた領域内）に配置されている。各画素は薄膜トランジ
スタＴＦＴ、透明画素電極ＩＴＯ１および保持容量素子
Ｃaddを含む。走査信号線ＧＬは図では左右方向に延在
し、上下方向に複数本配置されている。映像信号線ＤＬ
は上下方向に延在し、左右方向に複数本配置されてい
る。

【００３１】図３に示すように、液晶層ＬＣを基準にし
て下部透明ガラス基板ＳＵＢ１側には薄膜トランジスタ
ＴＦＴおよび透明画素電極ＩＴＯ１が形成され、上部透
明ガラス基板ＳＵＢ２側にはカラーフィルタＦＩＬ、遮
光用ブラックマトリクスパターンＢＭが形成されてい
る。透明ガラス基板ＳＵＢ１、ＳＵＢ２の両面にはディ
ップ処理等によって形成された酸化シリコン膜ＳＩＯが
設けられている。

【００３２】上部透明ガラス基板ＳＵＢ２の内側（液晶
ＬＣ側）の表面には、遮光膜ＢＭ、カラーフィルタＦＩ
Ｌ、保護膜ＰＳＶ２、共通透明画素電極ＩＴＯ２（ＣＯ
Ｍ）および上部配向膜ＯＲＩ２が順次積層して設けられ
ている。

【００３３】《マトリクス周辺の概要》図５は上下のガ
ラス基板ＳＵＢ１，ＳＵＢ２を含む表示パネルＰＮＬの
マトリクス（ＡＲ）周辺の要部平面を、図６はその周辺
部を更に誇張した平面を、図７は図５及び図６のパネル
左上角部に対応するシール部ＳＬ付近の拡大平面を示す
図である。また、図８は図３の断面を中央にして、左側
に図７の８ａ−８ａ切断線における断面を、右側に映像
信号駆動回路が接続されるべき外部接続端子ＤＴＭ付近
の断面を示す図である。同様に図９は、左側に走査回路
が接続されるべき外部接続端子ＧＴＭ付近の断面を、右
側に外部接続端子が無いところのシール部付近の断面を
示す図である。

【００３４】このパネルの製造では、小さいサイズであ
ればスループット向上のため１枚のガラス基板で複数個
分のデバイスを同時に加工してから分割し、大きいサイ
ズであれば製造設備の共用のためどの品種でも標準化さ
れた大きさのガラス基板を加工してから各品種に合った
サイズに小さくし、いずれの場合も一通りの工程を経て
からガラスを切断する。図５〜図７は後者の例を示すも
ので、図５、図６の両図とも上下基板ＳＵＢ１，ＳＵＢ
２の切断後を、図７は切断前を表しており、ＬＮは両基
板の切断前の縁を、ＣＴ１とＣＴ２はそれぞれ基板ＳＵ
Ｂ１，ＳＵＢ２の切断すべき位置を示す。いずれの場合
も、完成状態では外部接続端子群Ｔｇ，Ｔｄ（添字略）
が存在する（図で上下辺と左辺の）部分はそれらを露出
するように上側基板ＳＵＢ２の大きさが下側基板ＳＵＢ
１よりも内側に制限されている。端子群Ｔｇ，Ｔｄはそ
れぞれ後述する走査回路接続用端子ＧＴＭ、映像信号回
路接続用端子ＤＴＭとそれらの引出配線部を集積回路チ
ップＣＨＩが搭載されたテープキャリアパッケージＴＣ
Ｐ（図１８、図１９）の単位に複数本まとめて名付けた
ものである。各群のマトリクス部から外部接続端子部に
至るまでの引出配線は、両端に近づくにつれ傾斜してい
る。これは、パッケージＴＣＰの配列ピッチ及び各パッ
ケージＴＣＰにおける接続端子ピッチに表示パネルＰＮ
Ｌの端子ＤＴＭ，ＧＴＭを合わせるためである。

【００３５】透明ガラス基板ＳＵＢ１、ＳＵＢ２の間に
はその縁に沿って、液晶封入口ＩＮＪを除き、液晶ＬＣ
を封止するようにシールパターンＳＬが形成される。シ
ール材は例えばエポキシ樹脂から成る。上部透明ガラス
基板ＳＵＢ２側の共通透明画素電極ＩＴＯ２は、少なく
とも一箇所において、本実施例ではパネルの４角で銀ペ
ースト材ＡＧＰによって下部透明ガラス基板ＳＵＢ１側
に形成されたその引出配線ＩＮＴに接続されている。こ
の引出配線ＩＮＴは後述するゲート端子ＧＴＭ、ドレイ
ン端子ＤＴＭと同一製造工程で形成される。

【００３６】配向膜ＯＲＩ１、ＯＲＩ２、透明画素電極
ＩＴＯ１、共通透明画素電極ＩＴＯ２、それぞれの層
は、シールパターンＳＬの内側に形成される。偏光板Ｐ
ＯＬ１、ＰＯＬ２はそれぞれ下部透明ガラス基板ＳＵＢ
１、上部透明ガラス基板ＳＵＢ２の外側の表面に形成さ
れている。液晶ＬＣは液晶分子の向きを設定する下部配
向膜ＯＲＩ１と上部配向膜ＯＲＩ２との間でシールパタ
ーンＳＬで仕切られた領域に封入されている。下部配向
膜ＯＲＩ１は下部透明ガラス基板ＳＵＢ１側の保護膜Ｐ
ＳＶ１の上部に形成される。

【００３７】この液晶表示装置は、下部透明ガラス基板
ＳＵＢ１側、上部透明ガラス基板ＳＵＢ２側で別個に種
々の層を積み重ね、シールパターンＳＬを基板ＳＵＢ２
側に形成し、下部透明ガラス基板ＳＵＢ１と上部透明ガ
ラス基板ＳＵＢ２とを重ね合わせ、シール材ＳＬの開口
部ＩＮＪから液晶ＬＣを注入し、注入口ＩＮＪをエポキ
シ樹脂などで封止し、上下基板を切断することによって
組み立てられる。

【００３８】《薄膜トランジスタＴＦＴ》次に、図２、
図３に戻り、ＴＦＴ基板ＳＵＢ１側の構成を詳しく説明
する。

【００３９】薄膜トランジスタＴＦＴは、ゲート電極Ｇ
Ｔに正のバイアスを印加すると、ソース−ドレイン間の
チャネル抵抗が小さくなり、バイアスを零にすると、チ
ャネル抵抗は大きくなるように動作する。

【００４０】各画素には複数（２つ）の薄膜トランジス
タＴＦＴ１、ＴＦＴ２が冗長して設けられる。薄膜トラ
ンジスタＴＦＴ１、ＴＦＴ２のそれぞれは、実質的に同
一サイズ（チャネル長、チャネル幅が同じ）で構成さ
れ、ゲート電極ＧＴ、ゲート絶縁膜ＧＩ、ｉ型（真性、
intrinsic、導電型決定不純物がドープされていない）
非晶質シリコン（Ｓｉ）からなるｉ型半導体層ＡＳ、一
対のソース電極ＳＤ１、ドレイン電極ＳＤ２を有す。な
お、ソース、ドレインは本来その間のバイアス極性によ
って決まるもので、この液晶表示装置の回路ではその極
性は動作中反転するので、ソース、ドレインは動作中入
れ替わると理解されたい。しかし、以下の説明では、便
宜上一方をソース、他方をドレインと固定して表現す
る。

【００４１】《ゲート電極ＧＴ》ゲート電極ＧＴは走査
信号線ＧＬから垂直方向に突出する形状で構成されてい
る（Ｔ字形状に分岐されている）。ゲート電極ＧＴは薄
膜トランジスタＴＦＴ１、ＴＦＴ２のそれぞれの能動領
域を越えるよう突出している。薄膜トランジスタＴＦＴ
１、ＴＦＴ２のそれぞれのゲート電極ＧＴは、一体に
（共通のゲート電極として）構成されており、走査信号
線ＧＬに連続して形成されている。本例では、ゲート電
極ＧＴは、単層の第２導電膜ｇ２で形成されている。第
２導電膜ｇ２としては例えばスパッタで形成されたアル
ミニウム（Ａｌ）膜が用いられ、その上にはＡｌの陽極
酸化膜ＡＯＦが設けられている。

【００４２】このゲート電極ＧＴはｉ型半導体層ＡＳを
完全に覆うよう（下方からみて）それより大き目に形成
され、ｉ型半導体層ＡＳに外光やバックライト光が当た
らないよう工夫されている。

【００４３】《走査信号線ＧＬ》走査信号線ＧＬは第２
導電膜ｇ２で構成されている。この走査信号線ＧＬの第
２導電膜ｇ２はゲート電極ＧＴの第２導電膜ｇ２と同一
製造工程で形成され、かつ一体に構成されている。ま
た、走査信号線ＧＬ上にもＡｌの陽極酸化膜ＡＯＦが設
けられている。

【００４４】《絶縁膜ＧＩ》絶縁膜ＧＩは、薄膜トラン
ジスタＴＦＴ１、ＴＦＴ２において、ゲート電極ＧＴと
共に半導体層ＡＳに電界を与えるためのゲート絶縁膜と
して使用される。絶縁膜ＧＩはゲート電極ＧＴおよび走
査信号線ＧＬの上層に形成されている。絶縁膜ＧＩとし
ては例えばプラズマＣＶＤで形成された窒化シリコン膜
が選ばれ、１２００〜２７００Åの厚さに（本実施例で
は、２０００Å程度）形成される。ゲート絶縁膜ＧＩは
図７に示すように、マトリクス部ＡＲの全体を囲むよう
に形成され、周辺部は外部接続端子ＤＴＭ，ＧＴＭを露
出するよう除去されている。絶縁膜ＧＩは走査信号線Ｇ
Ｌと映像信号線ＤＬの電気的絶縁にも寄与している。

【００４５】《ｉ型半導体層ＡＳ》ｉ型半導体層ＡＳ
は、本例では薄膜トランジスタＴＦＴ１、ＴＦＴ２のそ
れぞれに独立した島となるよう形成され、非晶質シリコ
ンで、２００〜２２００Åの厚さに（本実施例では、２
０００Å程度の膜厚）で形成される。層ｄ０はオーミッ
クコンタクト用のリン（Ｐ）をドープしたＮ(＋)型非晶
質シリコン半導体層であり、下側にｉ型半導体層ＡＳが
存在し、上側に導電層ｄ２（ｄ３）が存在するところの
みに残されている。

【００４６】ｉ型半導体層ＡＳは走査信号線ＧＬと映像
信号線ＤＬとの交差部（クロスオーバ部）の両者間にも
設けられている。この交差部のｉ型半導体層ＡＳは交差
部における走査信号線ＧＬと映像信号線ＤＬとの短絡を
低減する。

【００４７】《透明画素電極ＩＴＯ１》透明画素電極Ｉ
ＴＯ１は液晶表示部の画素電極の一方を構成する。

【００４８】透明画素電極ＩＴＯ１は薄膜トランジスタ
ＴＦＴ１のソース電極ＳＤ１および薄膜トランジスタＴ
ＦＴ２のソース電極ＳＤ１の両方に接続されている。こ
のため、薄膜トランジスタＴＦＴ１、ＴＦＴ２のうちの
１つに欠陥が発生しても、その欠陥が副作用をもたらす
場合はレーザ光等によって適切な箇所を切断し、そうで
ない場合は他方の薄膜トランジスタが正常に動作してい
るので放置すれば良い。透明画素電極ＩＴＯ１は第１導
電膜ｄ１によって構成されており、この第１導電膜ｄ１
はスパッタリングで形成された透明導電膜（Indium-Tin
-Oxide ＩＴＯ：ネサ膜）からなり、１０００〜２００
０Åの厚さに（本実施例では、１４００Å程度の膜厚）
形成される。

【００４９】《ソース電極ＳＤ１、ドレイン電極ＳＤ
２》ソース電極ＳＤ１、ドレイン電極ＳＤ２のそれぞれ
は、Ｎ(＋)型半導体層ｄ０に接触する第２導電膜ｄ２と
その上に形成された第３導電膜ｄ３とから構成されてい
る。

【００５０】第２導電膜ｄ２はスパッタで形成したクロ
ム（Ｃｒ）膜を用い、５００〜１０００Åの厚さに（本
実施例では、６００Å程度）で形成される。Ｃｒ膜は膜
厚を厚く形成するとストレスが大きくなるので、２００
０Å程度の膜厚を越えない範囲で形成する。Ｃｒ膜はＮ
(＋)型半導体層ｄ０との接着性を良好にし、第３導電膜
ｄ３のＡｌがＮ(＋)型半導体層ｄ０に拡散することを防
止する（いわゆるバリア層の）目的で使用される。第２
導電膜ｄ２として、Ｃｒ膜の他に高融点金属（Ｍｏ、Ｔ
ｉ、Ｔａ、Ｗ）膜、高融点金属シリサイド（ＭｏＳ
ｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂、ＷＳｉ₂）膜を用いてもよ
い。

【００５１】第３導電膜ｄ３はＡｌのスパッタリングで
３０００〜５０００Åの厚さに（本実施例では、４００
０Å程度）形成される。Ａｌ膜はＣｒ膜に比べてストレ
スが小さく、厚い膜厚に形成することが可能で、ソース
電極ＳＤ１、ドレイン電極ＳＤ２および映像信号線ＤＬ
の抵抗値を低減したり、ゲート電極ＧＴやｉ型半導体層
ＡＳに起因する段差乗り越えを確実にする（ステップカ
バーレッジを良くする）働きがある。

【００５２】第２導電膜ｄ２、第３導電膜ｄ３を同じマ
スクパターンでパターニングした後、同じマスクを用い
て、あるいは第２導電膜ｄ２、第３導電膜ｄ３をマスク
として、Ｎ(＋)型半導体層ｄ０が除去される。つまり、
ｉ型半導体層ＡＳ上に残っていたＮ(＋)型半導体層ｄ０
は第２導電膜ｄ２、第３導電膜ｄ３以外の部分がセルフ
アラインで除去される。このとき、Ｎ(＋)型半導体層ｄ
０はその厚さ分は全て除去されるようエッチングされる
ので、ｉ型半導体層ＡＳも若干その表面部分がエッチン
グされるが、その程度はエッチング時間で制御すればよ
い。

【００５３】《映像信号線ＤＬ》映像信号線ＤＬはソー
ス電極ＳＤ１、ドレイン電極ＳＤ２と同層の第２導電膜
ｄ２、第３導電膜ｄ３で構成されている。

【００５４】《保護膜ＰＳＶ１》薄膜トランジスタＴＦ
Ｔおよび透明画素電極ＩＴＯ１上には保護膜ＰＳＶ１が
設けられている。保護膜ＰＳＶ１は主に薄膜トランジス
タＴＦＴを湿気等から保護するために形成されており、
透明性が高くしかも耐湿性の良いものを使用する。保護
膜ＰＳＶ１はたとえばプラズマＣＶＤ装置で形成した酸
化シリコン膜や窒化シリコン膜で形成されており、１μ
ｍ程度の膜厚で形成する。

【００５５】保護膜ＰＳＶ１は図７に示すように、マト
リクス部ＡＲの全体を囲むように形成され、周辺部は外
部接続端子ＤＴＭ，ＧＴＭを露出するよう除去され、ま
た上基板側ＳＵＢ２の共通電極ＣＯＭを下側基板ＳＵＢ
１の外部接続端子接続用引出配線ＩＮＴに銀ペーストＡ
ＧＰで接続する部分も除去されている。保護膜ＰＳＶ１
とゲート絶縁膜ＧＩの厚さ関係に関しては、前者は保護
効果を考え厚くされ、後者はトランジスタの相互コンダ
クタンスｇｍを薄くされる。従って図７に示すように、
保護効果の高い保護膜ＰＳＶ１は周辺部もできるだけ広
い範囲に亘って保護するようゲート絶縁膜ＧＩよりも大
きく形成されている。

【００５６】《遮光膜ＢＭ》上部透明ガラス基板ＳＵＢ
２側には、外部光又はバックライト光がｉ型半導体層Ａ
Ｓに入射しないよう遮光膜ＢＭが設けられている。図２
に示す遮光膜ＢＭの閉じた多角形の輪郭線は、その内側
が遮光膜ＢＭが形成されない開口を示している。遮光膜
ＢＭは光に対する遮蔽性が高いたとえばアルミニウム膜
やクロム膜等で形成されており、本実施例ではクロム膜
がスパッタリングで１３００Å程度の厚さに形成され
る。

【００５７】従って、薄膜トランジスタＴＦＴ１、ＴＦ
Ｔ２のｉ型半導体層ＡＳは上下にある遮光膜ＢＭおよび
大き目のゲート電極ＧＴによってサンドイッチにされ、
外部の自然光やバックライト光が当たらなくなる。遮光
膜ＢＭは各画素の周囲に格子状に形成され（いわゆるブ
ラックマトリクス）、この格子で１画素の有効表示領域
が仕切られている。従って、各画素の輪郭が遮光膜ＢＭ
によってはっきりとし、コントラストが向上する。つま
り、遮光膜ＢＭはｉ型半導体層ＡＳに対する遮光とブラ
ックマトリクスとの２つの機能をもつ。

【００５８】透明画素電極ＩＴＯ１のラビング方向の根
本側のエッジ部分（図２右下部分）も遮光膜ＢＭによっ
て遮光されているので、上記部分にドメインが発生した
としても、ドメインが見えないので、表示特性が劣化す
ることはない。

【００５９】遮光膜ＢＭは図６に示すように周辺部にも
額縁状に形成され、そのパターンはドット状に複数の開
口を設けた図２に示すマトリクス部のパターンと連続し
て形成されている。周辺部の遮光膜ＢＭは図６〜図９に
示すように、シール部ＳＬの外側に延長され、パソコン
等の実装機に起因する反射光等の漏れ光がマトリクス部
に入り込むのを防いでいる。他方、この遮光膜ＢＭは基
板ＳＵＢ２の縁よりも約０．３〜１．０ｍｍ程内側に留
められ、基板ＳＵＢ２の切断領域を避けて形成されてい
る。

【００６０】《カラーフィルタＦＩＬ》カラーフィルタ
ＦＩＬは画素に対向する位置に赤、緑、青の繰り返しで
ストライプ状に形成される。カラーフィルタＦＩＬは透
明画素電極ＩＴＯ１の全てを覆うように大き目に形成さ
れ、遮光膜ＢＭはカラーフィルタＦＩＬおよび透明画素
電極ＩＴＯ１のエッジ部分と重なるよう透明画素電極Ｉ
ＴＯ１の周縁部より内側に形成されている。

【００６１】カラーフィルタＦＩＬは次のように形成す
ることができる。まず、上部透明ガラス基板ＳＵＢ２の
表面にアクリル系樹脂等の染色基材を形成し、フォトリ
ソグラフィ技術で赤色フィルタ形成領域以外の染色基材
を除去する。この後、染色基材を赤色染料で染め、固着
処理を施し、赤色フィルタＲを形成する。つぎに、同様
な工程を施すことによって、緑色フィルタＧ、青色フィ
ルタＢを順次形成する。

【００６２】《保護膜ＰＳＶ２》保護膜ＰＳＶ２はカラ
ーフィルタＦＩＬの染料が液晶ＬＣに漏れることを防止
するために設けられている。保護膜ＰＳＶ２はたとえば
アクリル樹脂、エポキシ樹脂等の透明樹脂材料で形成さ
れている。

【００６３】《共通透明画素電極ＩＴＯ２》共通透明画
素電極ＩＴＯ２は、下部透明ガラス基板ＳＵＢ１側に画
素ごとに設けられた透明画素電極ＩＴＯ１に対向し、液
晶ＬＣの光学的な状態は各画素電極ＩＴＯ１と共通透明
画素電極ＩＴＯ２との間の電位差（電界）に応答して変
化する。この共通透明画素電極ＩＴＯ２にはコモン電圧
Ｖcomが印加されるように構成されている。本実施例で
は、コモン電圧Ｖcomは映像信号線ＤＬに印加される最
小レベルの駆動電圧Ｖｄminと最大レベルの駆動電圧Ｖ
ｄmaxとの中間直流電位に設定されるが、映像信号駆動
回路で使用される集積回路の電源電圧を約半分に低減し
たい場合は、交流電圧を印加すれば良い。なお、共通透
明画素電極ＩＴＯ２の平面形状は図６、図７を参照され
たい。

【００６４】《保持容量素子Ｃaddの構造》透明画素電
極ＩＴＯ１は、薄膜トランジスタＴＦＴと接続される端
部と反対側の端部において、隣りの走査信号線ＧＬと重
なるように形成されている。この重ね合わせは、図４か
らも明らかなように、透明画素電極ＩＴＯ１を一方の電
極ＰＬ２とし、隣りの走査信号線ＧＬを他方の電極ＰＬ
１とする保持容量素子（静電容量素子）Ｃaddを構成す
る。この保持容量素子Ｃaddの誘電体膜は、薄膜トラン
ジスタＴＦＴのゲート絶縁膜として使用される絶縁膜Ｇ
Ｉおよび陽極酸化膜ＡＯＦで構成されている。

【００６５】保持容量素子Ｃaddは走査信号線ＧＬの第
２導電膜ｇ２の幅を広げた部分に形成されている。な
お、映像信号線ＤＬと交差する部分の第２導電膜ｇ２は
映像信号線ＤＬとの短絡の確率を小さくするため細くさ
れている。

【００６６】保持容量素子Ｃaddの電極ＰＬ１の段差部
において透明画素電極ＩＴＯ１が断線しても、その段差
をまたがるように形成された第２導電膜ｄ２および第３
導電膜ｄ３で構成された島領域によってその不良は補償
される。

【００６７】《ゲート端子部》図１０は表示マトリクス
の走査信号線ＧＬからその外部接続端子ＧＴＭまでの接
続構造を示す図であり、（Ａ）は平面であり（Ｂ）は
（Ａ）のＢ−Ｂ切断線における断面を示している。な
お、同図は図７下方付近に対応し、斜め配線の部分は便
宜状一直線状で表した。

【００６８】ＡＯは写真処理用のマスクパターン、言い
換えれば選択的陽極酸化のホトレジストパターンであ
る。従って、このホトレジストは陽極酸化後除去され、
図に示すパターンＡＯは完成品としては残らないが、ゲ
ート配線ＧＬには断面図に示すように酸化膜ＡＯＦが選
択的に形成されるのでその軌跡が残る。平面図におい
て、ホトレジストの境界線ＡＯを基準にして左側はレジ
ストで覆い陽極酸化をしない領域、右側はレジストから
露出され陽極酸化される領域である。陽極酸化されたＡ
Ｌ層ｇ２は表面にその酸化物Ａｌ₂Ｏ₃膜ＡＯＦが形成さ
れ下方の導電部は体積が減少する。勿論、陽極酸化はそ
の導電部が残るように適切な時間、電圧などを設定して
行われる。マスクパターンＡＯは走査線ＧＬに単一の直
線では交差せず、クランク状に折れ曲がって交差させて
いる。

【００６９】図中ＡＬ層ｇ２は、判り易くするためハッ
チを施してあるが、陽極化成されない領域は櫛状にパタ
ーニングされている。これは、Ａｌ層の幅が広いと表面
にホイスカが発生するので、１本１本の幅は狭くし、そ
れらを複数本並列に束ねた構成とすることにより、ホイ
スカの発生を防ぎつつ、断線の確率や導電率の犠牲を最
低限に押さえる狙いである。従って、本例では櫛の根本
に相当する部分もマスクＡＯに沿ってずらしている。

【００７０】ゲート端子ＧＴＭは酸化珪素ＳＩＯ層と接
着性が良くＡｌ等よりも耐電触性の高いＣｒ層ｇ１と、
更にその表面を保護し画素電極ＩＴＯ１と同レベル（同
層、同時形成）の透明導電層ｄ１とで構成されている。
なお、ゲート絶縁膜ＧＩ上及びその側面部に形成された
導電層ｄ２及びｄ３は、導電層ｄ３やｄ２のエッチング
時ピンホール等が原因で導電層ｇ２やｇ１が一緒にエッ
チングされないようその領域をホトレジストで覆ってい
た結果として残っているものである。又、ゲート絶縁膜
ＧＩを乗り越えて右方向に延長されたＩＴＯ層ｄ１は同
様な対策を更に万全とさせたものである。

【００７１】平面図において、ゲート絶縁膜ＧＩはその
境界線よりも右側に、保護膜ＰＳＶ１もその境界線より
も右側に形成されており、左端に位置する端子部ＧＴＭ
はそれらから露出し外部回路との電気的接触ができるよ
うになっている。図では、ゲート線ＧＬとゲート端子の
一つの対のみが示されているが、実際はこのような対が
図７に示すように上下に複数本並べられ端子群Ｔｇ（図
６、図７）が構成され、ゲート端子の左端は、製造過程
では、基板の切断領域ＣＴ１を越えて延長され配線ＳＨ
ｇによって短絡される。製造過程におけるこのような短
絡線ＳＨｇは陽極化成時の給電と、配向膜ＯＲＩ１のラ
ビング時等の静電破壊防止に役立つ。

【００７２】《ドレイン端子ＤＴＭ》図１１は映像信号
線ＤＬからその外部接続端子ＤＴＭまでの接続を示す図
であり、（Ａ）はその平面を示し、（Ｂ）は（Ａ）のＢ
−Ｂ切断線における断面を示す。なお、同図は図７右上
付近に対応し、図面の向きは便宜上変えてあるが右端方
向が基板ＳＵＢ１の上端部（又は下端部）に該当する。

【００７３】ＴＳＴｄは検査端子でありここには外部回
路は接続されないが、プローブ針等を接触できるよう配
線部より幅が広げられている。同様に、ドレイン端子Ｄ
ＴＭも外部回路との接続ができるよう配線部より幅が広
げられている。検査端子ＴＳＴｄと外部接続ドレイン端
子ＤＴＭは上下方向に千鳥状に複数交互に配列され、検
査端子ＴＳＴｄは図に示すとおり基板ＳＵＢ１の端部に
到達することなく終端しているが、ドレイン端子ＤＴＭ
は、図７に示すように端子群Ｔｄ（添字省略）を構成し
基板ＳＵＢ１の切断線ＣＴ１を越えて更に延長され、製
造過程中は静電破壊防止のためその全てが互いに配線Ｓ
Ｈｄによって短絡される。検査端子ＴＳＴｄが存在する
映像信号線ＤＬのマトリクスを挟んで反対側にはドレイ
ン接続端子が接続され、逆にドレイン接続端子ＤＴＭが
存在する映像信号線ＤＬのマトリクスを挟んで反対側に
は検査端子が接続される。

【００７４】ドレイン接続端子ＤＴＭは前述したゲート
端子ＧＴＭと同様な理由でＣｒ層ｇ１及びＩＴＯ層ｄ１
の２層で形成されており、ゲート絶縁膜ＧＩを除去した
部分で映像信号線ＤＬと接続されている。ゲート絶縁膜
ＧＩの端部上に形成された半導体層ＡＳはゲート絶縁膜
ＧＩの縁をテーパ状にエッチングするためのものであ
る。端子ＤＴＭ上では外部回路との接続を行うため保護
膜ＰＳＶ１は勿論のこと取り除かれている。ＡＯは前述
した陽極酸化マスクでありその境界線はマトリクス全体
をを大きく囲むように形成され、図ではその境界線から
左側がマスクで覆われるが、この図で覆われない部分に
は層ｇ２が存在しないのでこのパターンは直接は関係し
ない。

【００７５】マトリクス部からドレイン端子部ＤＴＭま
での引出配線は図８の（Ｃ）部にも示されるように、ド
レイン端子部ＤＴＭと同じレベルの層ｄ１，ｇ１のすぐ
上に映像信号線ＤＬと同じレベルの層ｄ２，ｄ３がシー
ルパターンＳＬの途中まで積層された構造になっている
が、これは断線の確率を最小限に押さえ、電触し易いＡ
ｌ層ｄ３を保護膜ＰＳＶ１やシールパターンＳＬででき
るだけ保護する狙いである。

【００７６】《表示装置全体等価回路》表示マトリクス
部の等価回路とその周辺回路の結線図を図１２に示す。
同図は回路図ではあるが、実際の幾何学的配置に対応し
て描かれている。ＡＲは複数の画素を二次元状に配列し
たマトリクス・アレイである。

【００７７】図中、Ｘは映像信号線ＤＬを意味し、添字
Ｇ、ＢおよびＲがそれぞれ緑、青および赤画素に対応し
て付加されている。Ｙは走査信号線ＧＬを意味し、添字
１，２，３，…，endは走査タイミングの順序に従って
付加されている。

【００７８】映像信号線Ｘ（添字省略）は交互に上側
（または奇数）映像信号駆動回路Ｈｅ、下側（または偶
数）映像信号駆動回路Ｈｏに接続されている。

【００７９】走査信号線Ｙ（添字省略）は垂直走査回路
Ｖに接続されている。

【００８０】ＳＵＰは１つの電圧源から複数の分圧した
安定化された電圧源を得るための電源回路やホスト（上
位演算処理装置）からのＣＲＴ（陰極線管）用の情報を
ＴＦＴ液晶表示装置用の情報に交換する回路を含む回路
である。

【００８１】《保持容量素子Ｃaddの働き》保持容量素
子Ｃaddは、薄膜トランジスタＴＦＴがスイッチングす
るとき、中点電位（画素電極電位）Ｖlcに対するゲート
電位変化ΔＶgの影響を低減するように働く。この様子
を式で表すと、次のようになる。

【００８２】 ΔＶlc＝{Ｃgs/(Ｃgs+Ｃadd+Ｃpix)}×ΔＶg ここで、Ｃgsは薄膜トランジスタＴＦＴのゲート電極Ｇ
Ｔとソース電極ＳＤ１との間に形成される寄生容量、Ｃ
pixは透明画素電極ＩＴＯ１（ＰＩＸ）と共通透明画素
電極ＩＴＯ２（ＣＯＭ）との間に形成される容量、ΔＶ
lcはΔＶgによる画素電極電位の変化分を表わす。この
変化分ΔＶlcは液晶ＬＣに加わる直流成分の原因となる
が、保持容量Ｃaddを大きくすればする程、その値を小
さくすることができる。また、保持容量素子Ｃaddは放
電時間を長くする作用もあり、薄膜トランジスタＴＦＴ
がオフした後の映像情報を長く蓄積する。液晶ＬＣに印
加される直流成分の低減は、液晶ＬＣの寿命を向上し、
液晶表示画面の切り替え時に前の画像が残るいわゆる焼
き付きを低減することができる。

【００８３】前述したように、ゲート電極ＧＴはｉ型半
導体層ＡＳを完全に覆うよう大きくされている分、ソー
ス電極ＳＤ１、ドレイン電極ＳＤ２とのオーバラップ面
積が増え、従って寄生容量Ｃgsが大きくなり、中点電位
Ｖlcはゲート（走査）信号Ｖgの影響を受け易くなると
いう逆効果が生じる。しかし、保持容量素子Ｃaddを設
けることによりこのデメリットも解消することができ
る。

【００８４】保持容量素子Ｃaddの保持容量は、画素の
書込特性から、液晶容量Ｃpixに対して４〜８倍（４・Ｃ
pix＜Ｃadd＜８・Ｃpix）、寄生容量Ｃgsに対して８〜３
２倍（８・Ｃgs＜Ｃadd＜３２・Ｃgs）程度の値に設定す
る。

【００８５】保持容量電極線としてのみ使用される初段
の走査信号線ＧＬ（Ｙ₀）は共通透明画素電極ＩＴＯ２
（Ｖcom）と同じ電位にする。図７の例では、初段の走
査信号線は端子ＧＴ０、引出線ＩＮＴ、端子ＤＴ０及び
外部配線を通じて共通電極ＣＯＭに短絡される。或い
は、初段の保持容量電極線Ｙ₀は最終段の走査信号線Ｙe
ndに接続、Ｖcom以外の直流電位点（交流接地点）に接
続するかまたは垂直走査回路Ｖから１つ余分に走査パル
スＹ₀を受けるように接続してもよい。

【００８６】《製造方法》つぎに、上述した液晶表示装
置の基板ＳＵＢ１側の製造方法について図１３〜図１５
を参照して説明する。なお同図において、中央の文字は
工程名の略称であり、左側は図３に示す画素部分、右側
は図１０に示すゲート端子付近の断面形状でみた加工の
流れを示す。工程Ｄを除き工程Ａ〜工程Ｉは各写真処理
に対応して区分けしたもので、各工程のいずれの断面図
も写真処理後の加工が終わりフォトレジストを除去した
段階を示している。なお、写真処理とは本説明ではフォ
トレジストの塗布からマスクを使用した選択露光を経て
それを現像するまでの一連の作業を示すものとし、繰返
しの説明は避ける。以下区分けした工程に従って、説明
する。

【００８７】工程Ａ、図１３７０５９ガラス（商品名）からなる下部透明ガラス基板
ＳＵＢ１の両面に酸化シリコン膜ＳＩＯをディップ処理
により設けたのち、５００℃、６０分間のベークを行な
う。下部透明ガラス基板ＳＵＢ１上に膜厚が１１００Å
のクロムからなる第１導電膜ｇ１をスパッタリングによ
り設け、写真処理後、エッチング液として硝酸第２セリ
ウムアンモニウム溶液で第１導電膜ｇ１を選択的にエッ
チングする。それによって、ゲート端子ＧＴＭ、ドレイ
ン端子ＤＴＭ、ゲート端子ＧＴＭを接続する陽極酸化バ
スラインＳＨｇ、ドレイン端子ＤＴＭを短絡するバスラ
インＳＨｄ、陽極酸化バスラインＳＨｇに接続された陽
極酸化パッド（図示せず）を形成する。

【００８８】工程Ｂ、図１３膜厚が２８００ÅのＡｌ−Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓ
ｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃｕ等からなる第２導電膜ｇ２
をスパッタリングにより設ける。写真処理後、リン酸と
硝酸と氷酢酸との混酸液で第２導電膜ｇ２を選択的にエ
ッチングする。

【００８９】工程Ｃ、図１３写真処理後（前述した陽極酸化マスクＡＯ形成後）、３
％酒石酸をアンモニアによりＰＨ６.２５±０.０５に調
整した溶液をエチレングリコール液で１：９に稀釈した
液からなる陽極酸化液中に基板ＳＵＢ１を浸漬し、化成
電流密度が０.５ｍＡ／ｃｍ²になるように調整する（定
電流化成）。次に所定のＡｌ₂Ｏ₃膜厚が得られるのに必
要な化成電圧１２５Ｖに達するまで陽極酸化を行う。そ
の後この状態で数１０分保持することが望ましい（定電
圧化成）。これは均一なＡｌ₂Ｏ₃膜を得る上で大事なこ
とである。それによって、導電膜ｇ２を陽極酸化され、
走査信号線ＧＬ、ゲート電極ＧＴおよび電極ＰＬ１上に
膜厚が１８００Åの陽極酸化膜ＡＯＦが形成される。

【００９０】工程Ｄ、図１４プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が２０００Åの窒化Ｓｉ膜を設
け、プラズマＣＶＤ装置にシランガス、水素ガスを導入
して、膜厚が２０００Åのｉ型非晶質Ｓｉ膜を設けたの
ち、プラズマＣＶＤ装置に水素ガス、ホスフィンガスを
導入して、膜厚が３００ÅのＮ(＋)型非晶質Ｓｉ膜を設
ける。

【００９１】工程Ｅ、図１４写真処理後、ドライエッチングガスとしてＳＦ₆、ＣＣ
ｌ₄を使用してＮ(＋)型非晶質Ｓｉ膜、ｉ型非晶質Ｓｉ
膜を選択的にエッチングすることにより、ｉ型半導体層
ＡＳの島を形成する。

【００９２】工程Ｆ、図１４写真処理後、ドライエッチングガスとしてＳＦ₆を使用
して、窒化Ｓｉ膜を選択的にエッチングする。

【００９３】工程Ｇ、図１５膜厚が１４００ÅのＩＴＯ膜からなる第１導電膜ｄ１を
スパッタリングにより設ける。写真処理後、エッチング
液として塩酸と硝酸との混酸液で第１導電膜ｄ１を選択
的にエッチングすることにより、ゲート端子ＧＴＭ、ド
レイン端子ＤＴＭの最上層および透明画素電極ＩＴＯ１
を形成する。

【００９４】工程Ｈ、図１５膜厚が６００ÅのＣｒからなる第２導電膜ｄ２をスパッ
タリングにより設け、さらに膜厚が４０００ÅのＡｌ−
Ｐｄ、Ａｌ−Ｓｉ、Ａｌ−Ｓｉ−Ｔｉ、Ａｌ−Ｓｉ−Ｃ
ｕ等からなる第３導電膜ｄ３をスパッタリングにより設
ける。写真処理後、第３導電膜ｄ３を工程Ｂと同様な液
でエッチングし、第２導電膜ｄ２を工程Ａと同様な液で
エッチングし、映像信号線ＤＬ、ソース電極ＳＤ１、ド
レイン電極ＳＤ２を形成する。つぎに、ドライエッチン
グ装置にＣＣｌ₄、ＳＦ₆を導入して、Ｎ(＋)型非晶質Ｓ
ｉ膜をエッチングすることにより、ソースとドレイン間
のＮ(＋)型半導体層ｄ０を選択的に除去する。

【００９５】工程Ｉ、図１５プラズマＣＶＤ装置にアンモニアガス、シランガス、窒
素ガスを導入して、膜厚が１μｍの窒化Ｓｉ膜を設け
る。写真処理後、ドライエッチングガスとしてＳＦ₆を
使用した写真蝕刻技術で窒化Ｓｉ膜を選択的にエッチン
グすることによって、保護膜ＰＳＶ１を形成する。

【００９６】《液晶表示モジュールの全体構成》図１６
は、液晶表示モジュールＭＤＬの各構成部品を示す分解
斜視図である。

【００９７】ＳＨＤは金属板から成る枠状のシールドケ
ース（メタルフレーム）、ＬＣＷその表示窓、ＰＮＬは
液晶表示パネル、ＳＰＢは光拡散板、ＭＦＲは中間フレ
ーム、ＢＬはバックライト、ＢＬＳはバックライト支持
体、ＬＣＡは下側ケースであり、図に示すような上下の
配置関係で各部材が積み重ねられてモジュールＭＤＬが
組み立てられる。

【００９８】モジュールＭＤＬは、シールドケースＳＨ
Ｄに設けられた爪ＣＬとフックＦＫによって全体が固定
されるようになっている。

【００９９】中間フレームＭＦＲは表示窓ＬＣＷに対応
する開口が設けられるように枠状に形成され、その枠部
分には拡散板ＳＰＢ、バックライト支持体ＢＬＳ並びに
各種回路部品の形状や厚みに応じた凹凸や、放熱用の開
口が設けられている。

【０１００】下側ケースＬＣＡはバックライト光の反射
体も兼ねており、効率のよい反射ができるよう、蛍光管
ＢＬに対応して反射山ＲＭが形成されている。

【０１０１】《表示パネルＰＮＬと駆動回路基板ＰＣＢ
１》図１７は、図５等に示した表示パネルＰＮＬに映像
信号駆動回路Ｈｅ、Ｈｏと垂直走査回路Ｖを接続した状
態を示す上面図である。

【０１０２】ＣＨＩは表示パネルＰＮＬを駆動させる駆
動ＩＣチップ（下側の３個は垂直走査回路側の駆動ＩＣ
チップ、左右の６個ずつは映像信号駆動回路側の駆動Ｉ
Ｃチップ）である。ＴＣＰは図１８、図１９を用いて前
述したように駆動用ＩＣチップＣＨＩがテープ・オート
メイティド・ボンディング法（ＴＡＢ）により実装され
たテープキャリアパッケージ、ＰＣＢ１は上記ＴＣＰや
コンデンサＣＤＳ等が実装された駆動回路基板で、３つ
に分割されている。ＦＧＰはフレームグランドパッドで
あり、シールドケースＳＨＤに切り込んで設けられたバ
ネ状の破片ＦＧが半田付けされる。ＦＣは下側の駆動回
路基板ＰＣＢ１と左側の駆動回路基板ＰＣＢ１、および
下側の駆動回路基板ＰＣＢ１と右側の駆動回路基板ＰＣ
Ｂ１とを電気的に接続するフラットケーブルである。フ
ラットケーブルＦＣとしては図に示すように、複数のリ
ード線（りん青銅の素材にＳｎ鍍金を施したもの）をス
トライプ状のポリエチレン層とポリビニルアルコール層
とでサンドイッチして支持したものを使用する。

【０１０３】《駆動回路基板ＰＣＢ２》中間フレームＭ
ＦＲに保持・収納される液晶表示部ＬＣＤの駆動回路基
板ＰＣＢ２は、図３１に示すように、Ｌ字形をしてお
り、ＩＣ、コンデンサ、抵抗等の電子部品が搭載されて
いる。この駆動回路基板ＰＣＢ２には、１つの電圧源か
ら複数の分圧した安定化された電圧源を得るための電源
回路や、ホスト（上位演算処理装置）からのＣＲＴ（陰
極線管）用の情報をＴＦＴ液晶表示装置用の情報に変換
する回路を含む回路ＳＵＰが搭載されている。ＣＪは外
部と接続される図示しないコネクタが接続されるコネク
タ接続部である。駆動回路基板ＰＣＢ２とインバータ回
路基板ＰＣＢ３とはバックライトケーブルにより中間フ
レームＭＦＲに設けたコネクタ穴を介して電気的に接続
される。

【０１０４】駆動回路基板ＰＣＢ１と駆動回路基板ＰＣ
Ｂ２とは折り曲げ可能なフラットケーブルＦＣにより電
気的に接続されている。組立て時、駆動回路基板ＰＣＢ
２は、フラットケーブルＦＣを180°折り曲げることに
より駆動回路基板ＰＣＢ１の裏側に重ねられ、中間フレ
ームＭＦＲの所定の凹部に嵌合される。

【０１０５】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。

【０１０６】

【発明の効果】以上説明したように、本発明によれば、
テープキャリアパッケージを高密度化、小型化すること
ができ、その結果、薄型、小型、高精細の液晶表示装置
を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の液晶表示装置に備えられる
テープキャリアパッケージの平面図である。

【図２】この発明が適用されるアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素とそ
の周辺を示す要部平面図である。

【図３】図２の３−３切断線における１画素とその周辺
を示す断面図である。

【図４】図２の４−４切断線における付加容量Ｃaddの
断面図である。

【図５】表示パネルのマトリクス周辺部の構成を説明す
るための平面図である。

【図６】図５の周辺部をやや誇張し更に具体的に説明す
るためのパネル平面図である。

【図７】上下基板の電気的接続部を含む表示パネルの角
部の拡大平面図である。

【図８】マトリクスの画素部を中央に、両側にパネル角
付近と映像信号端子部付近を示す断面図である。

【図９】左側に走査信号端子、右側に外部接続端子の無
いパネル縁部分を示す断面図である。

【図１０】ゲート端子ＧＴＭとゲート配線ＧＬの接続部
近辺を示す平面と断面の図である。

【図１１】ドレイン端子ＤＴＭと映像信号線ＤＬとの接
続部付近を示す平面と断面の図である。

【図１２】アクティブ・マトリックス方式のカラー液晶
表示装置のマトリクス部とその周辺を含む回路図であ
る。

【図１３】基板ＳＵＢ１側の工程Ａ〜Ｃの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。

【図１４】基板ＳＵＢ１側の工程Ｄ〜Ｆの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。

【図１５】基板ＳＵＢ１側の工程Ｇ〜Ｉの製造工程を示
す画素部とゲート端子部の断面図のフローチャートであ
る。

【図１６】液晶表示モジュールの分解斜視図である。

【図１７】液晶表示パネルに周辺の駆動回路を実装した
状態を示す上面図である。

【図１８】駆動回路を構成する集積回路チップＣＨＩが
フレキシブル配線基板に搭載されたテープキャリアパッ
ケージＴＣＰの断面構造を示す図である。

【図１９】テープキャリアパッケージＴＣＰを液晶表示
パネルＰＮＬの映像信号回路用端子ＤＴＭに接続した状
態を示す要部断面図である。

【図２０】周辺駆動回路基板ＰＣＢ１（上面が見える）
と電源回路回路基板ＰＣＢ２（下面が見える）との接続
状態を示す上面図である。

【図２１】従来のテープキャリアパッケージの一例の平
面図である。

【符号の説明】

ＴＣＰ…テープキャリアパッケージ、ＣＨＩ…半導体集
積回路チップ、ＴＴＭ１〜３…テープキャリアパッケー
ジの出力端子、ＴＴＢ…テープキャリアパッケージの入
力端子、ＣＰ１〜３…集積回路チップの出力端子、ＣＰ
４…集積回路チップの入力端子、ＴＬ１〜４…テープキ
ャリアパッケージの配線、ＡＭ…アライメントマーク、
ＣＳ１〜４…集積回路チップの辺、ＴＳ１…テープキャ
リアパッケージの辺。

Claims

【特許請求の範囲】

【請求項１】液晶表示パネルと、前記液晶表示パネルの
駆動用の回路基板と、前記液晶表示パネルの駆動用の集
積回路チップを搭載し、かつ、前記回路基板の出力端子
と前記液晶表示パネルの入力端子とを電気的に接続する
テープキャリアパッケージとを含んでなる液晶表示装置
において、前記集積回路チップの端子のピッチに合わせ
て前記テープキャリアパッケージの端子が配列されてい
ることを特徴とする液晶表示装置。
【請求項２】液晶表示パネルと、前記液晶表示パネルの
駆動用の回路基板と、前記液晶表示パネルの駆動用の集
積回路チップを搭載し、かつ、前記回路基板と前記液晶
表示パネルとを電気的に接続するテープキャリアパッケ
ージとを含んでなる液晶表示装置において、前記集積回
路チップの第１の辺の第１の出力端子に電気的に接続さ
れた前記テープキャリアパッケージの第１の配線は、前
記第１の出力端子から前記テープキャリアパッケージの
第２の辺にほぼ直線状に引き出され、前記第１の辺と隣
接する前記集積回路チップの２つの辺の第２の出力端子
に電気的に接続された前記テープキャリアパッケージの
第２の配線は、前記第２の出力端子からほぼ直線状に少
し引き出された後、前記第２の辺に向かってほぼ垂直に
曲がって前記第２の辺に引き出されていることを特徴と
する液晶表示装置。
【請求項３】前記テープキャリアパッケージの前記液晶
表示パネルとの位置合わせ用のアライメントマークが、
互いに最も外側で最も近い前記第１の配線と前記第２の
配線との間の前記テープキャリアパッケージのスペース
に設けられていることを特徴とする請求項２記載の液晶
表示装置。