JPH07334151A - 効果付加装置およびそれを用いた楽音発生装置 - Google Patents

Abstract

(57)【要約】 【目的】 精度の高い効果付加演算を実行可能な効果付
加装置、および効果付加装置を含み、ＬＳＩ化の容易な
楽音発生装置を提供すること。 【構成】 効果付加装置が、複数系列のデジタル楽音信
号を入力し、演算処理を行う第１の演算手段９３と、第
１の演算手段９３よりも演算語長が短く、第１の演算手
段と同時に動作可能である第２の演算手段９４とを備え
る。また、楽音発生装置が、波形記憶手段と、波形記憶
手段から波形データを読み出して楽音信号を発生する楽
音発生手段と、効果を付加する効果付加手段と、効果付
加演算のために楽音信号の遅延データを記憶する遅延デ
ータ記憶手段とを備え、波形記憶手段、楽音発生手段、
効果付加手段、遅延データ記憶手段は同一のバスに接続
されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子楽器等に用いる効果
付加装置および楽音発生装置に関し、特にそのハードウ
ェア構成に関するものである。

【０００２】

【従来の技術】従来、電子楽器等の楽音発生装置におい
ては、楽音波形のサンプル値を波形メモリに記憶してお
き、この波形データを所望の音高に対応した読み出し周
波数（アドレス間隔）で読み出すことにより楽音を発生
する方式があった。そして、発生された楽音信号はＤＳ
Ｐ（デジタルシグナルプロセッサ）等を用いて、残響等
の効果付加処理が行われていた。一般に、残響音の生成
やフィルタリング処理において、フィードバックループ
を含む演算処理には高い精度（演算語長）の演算が必要
であり、ＤＳＰはこの演算に必要な語長の演算回路を備
えている。また、この残響効果の付加のためには多くの
楽音信号サンプル値を遅延させる必要があり、そのため
に外部に設けた遅延メモリが用いられていた。

【０００３】

【発明が解決しようとする課題】例えば残響効果を付与
するための演算としては、フィードバックループを含む
残響信号生成処理の他、楽音発生チャネル毎の利得制御
やミキシング処理など、あまり精度を必要としないが、
処理量が多い処理も存在する。しかし、上記したような
従来の効果付加処理においては、高精度の演算回路によ
って全ての演算を実行していたので、精度の必要のない
演算にも時間がかかり、結果として残響等の処理品質の
低下を招いているという問題点があった。また、楽音発
生回路や効果付加回路などデジタル信号処理を行う回路
を１つのＬＳＩに集積しようとした場合に、波形メモリ
への接続や効果付加用の遅延メモリへの接続のためにＬ
ＳＩのピン数が非常に多くなり、大型で単価も高くなる
という問題点もあった。

【０００４】本発明の目的は、前記のような従来技術の
問題点を改良し、精度の高い効果付加演算を実行可能な
効果付加装置、および効果付加装置を含み、ＬＳＩ化の
容易な楽音発生装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】第１の発明は、楽音信号
に効果を付加するための効果付加装置において、複数系
列のデジタル楽音信号を入力し、フィードバックループ
を含む効果付加演算を行う第１の積和演算手段と、第１
の積和演算手段よりも演算語長が短く、第１の積和演算
手段と同時に動作可能であり、デジタル楽音信号の加算
合成処理を行う第２の積和演算手段とを備えたことを特
徴とする。

【０００６】また、第２の発明は、楽音発生装置におい
て、波形記憶手段と、波形記憶手段から波形データを読
み出して楽音信号を発生する楽音発生手段と、楽音発生
手段によって発生された楽音信号に対して効果を付加す
る効果付加手段と、効果付加演算のために楽音信号の遅
延データを記憶する遅延データ記憶手段とを備えた楽音
発生装置において、波形記憶手段、楽音発生手段、効果
付加手段、遅延データ記憶手段が同一のバスに接続され
ていることを特徴とする。

【０００７】

【作用】第１の発明においては、効果付加装置におい
て、第１の演算手段でフィードバックループを含む残響
信号の生成処理を行い、演算語長が短く、従って回路規
模も小さい第２の演算手段で利得制御、ミキシング処理
等を実行するようにすれば、回路規模の増加を最小限に
抑え、かつ高品質な効果付加処理を実行することが可能
となる。第２の発明においては、楽音発生回路や効果付
加回路などデジタル信号処理を行う回路を１つのＬＳＩ
に集積しようとした場合に、ＬＳＩのピン数がバスの信
号線の数だけあれば足りるので、ピン数を削減すること
が可能であり、単価も減少する。なお、波形記憶手段、
楽音発生手段、効果付加手段、遅延データ記憶手段を同
一のバスに接続し、波形記憶手段へのアクセスと遅延デ
ータ記憶手段へのアクセスを時分割で行うためには、ア
クセス速度の速いメモリが必要であるが、近年高速のメ
モリが安価に入手可能であり、この点に問題はない。

【０００８】

【実施例】以下、本発明の一実施例を図面を参照して詳
細に説明する。図２は本発明を適用した電子楽器のハー
ドウェア構成を表すブロック図である。ＣＰＵ１はキー
アサイン、発音制御など電子楽器全体の制御を行うマイ
クロプロセッサである。また、タイマ割り込み回路も内
蔵している。ＲＯＭ２には、制御プログラム、音色パラ
メータ、周波数情報テーブル、効果付加回路の動作制御
マイクロプログラム、自動演奏用の演奏データ等が格納
されている。音色パラメータは、波形のアドレス情報、
本発明に関わる波形サンプル初期値、波形のサンプリン
グレート、エンベロープ制御情報等からなる。また周波
数情報テーブルは音高（キーナンバ）および波形のサン
プリングレートから波形の読み出し周波数（アドレス間
隔）を決定するためのデータテーブルである。

【０００９】ＲＡＭ３には、楽器内の各種制御データ、
パネル回路４の現在状態、入力された演奏データ等が記
憶される。パネル回路４は、音色選択スイッチ、効果選
択スイッチ、効果付加量設定スイッチ、音量設定スイッ
チ等の各種スイッチ、ＬＥＤあるいはＬＣＤ等の表示装
置、およびそれらのインターフェース回路からなる。鍵
盤回路５は、例えばそれぞれ２つのスイッチを有する複
数の鍵と、該スイッチの状態を読み取るスキャン回路、
スイッチの状態変化に応じてキーオン、オフを検出する
キーイベント検出回路、押鍵の強さを検出するタッチ検
出回路などからなる。

【００１０】楽音発生回路６は、例えば予め波形が記憶
されている波形ＲＯＭ８から、入力された演奏情報の音
高に対応したアドレス間隔で波形情報を読み出し、デジ
タル楽音信号を発生する回路であり、時分割動作によ
り、同時に６４チャネルの楽音信号を独立して発生させ
る。効果付加回路７は、楽音信号に例えば残響効果を付
加するための回路であり、後述するように演算回路等か
ら構成されており、信号遅延手段として遅延ＲＡＭ９を
用いる。なお、図２に点線で示すように、楽音発生回路
６と効果付加回路７を１つのＬＳＩにした場合に、端子
数の減少を図るために、ＣＰＵ１との接続（バス１２）
と共に波形ＲＯＭ８、遅延ＲＡＭ９との接続もメモリバ
ス１３によるバス接続構成をとっている。

【００１１】Ｄ／Ａ変換器１０はデジタル楽音信号をＤ
／Ａ変換する。サウンドシステム１１は、アンプ、スピ
ーカ（あるいはヘッドホン、イヤホン等）からなり、楽
音信号を増幅し、楽音を発生する。なおこの他に、ＭＩ
ＤＩインターフェース回路、フロッピィディスク、メモ
リカード等の記憶媒体のドライバ（読み取り、書き込み
装置）等を備えてもよい。

【００１２】図１は、楽音発生回路６の構成を示すブロ
ック図である。波形アドレス発生回路２０は、詳細は後
述するが、ＣＰＵ１からセットされた、発音したい楽音
の周波数に比例した周波数情報を累算して、波形ＲＯＭ
８から波形サンプル値を読み出すためのアドレスＷＡを
各チャネルごとに時分割出力する。また補間用に楽音信
号の位相情報の小数部（アドレスの小数部）ｆｒおよび
整数部ｉの歩進信号ｉｎｃを出力する。サンプル補間回
路２１は、詳細はやはり後述するが、波形ＲＯＭ８から
読み出された複数の波形サンプル値を一時的に記憶し、
波形アドレス発生回路２０から出力される位相情報の小
数部ｆｒを基に、波形サンプル値の補間演算を行い、位
相情報に対応したサンプル値出力Ｗ（ｉ＋ｆｒ）を出力
する。

【００１３】エンベロープ発生回路２２は、ＣＰＵ１か
らセットされたパラメータに基づき周知の方式により所
望のエンベロープ信号を発生する。乗算器２３は、補間
回路２１からのサンプル値出力Ｗとエンベロープ信号と
を乗算して、デジタル楽音信号を生成し、効果付加回路
７に出力する。インターフェース回路２４は、ＣＰＵ１
からのデータ転送を楽音発生回路６内の動作タイミング
に同期させるための同期回路等からなり、セットされる
データは内部バスＣＤによって各回路に供給される。タ
イミング制御回路２５は、各チャネルの時分割演算タイ
ミングを指定するカウンタを含み、楽音発生回路６の動
作タイミングを制御するクロック、アドレス、ラッチ信
号等を発生する。

【００１４】図３は、メモリバス１３に関連する回路を
示すブロック図である。図２には図示していないが、楽
音発生回路６および効果付加回路７とメモリバス１３と
の間にはアドレス制御回路３０が存在する。この回路
は、楽音発生回路６から出力される波形ＲＯＭ８の読み
出しアドレスＷＡと、効果付加回路７から出力される遅
延ＲＡＭ９の読み出しあるいは書き込みアドレスＤＡと
を入力し、共通のアドレス信号ＭＡと個別のイネーブル
信号−ＣＥＤ、−ＣＥＷを出力する。

【００１５】図４は、アドレス信号ＭＡと各イネーブル
信号の関係を示すタイミングチャートである。ＭＡには
ＷＡとＤＡとが交互に出力され、１サンプリング周期に
おいて、ＷＡ（０）からＷＡ（６３）までの全チャネル
の波形サンプル値が読み出される。また、ＷＡ出力時に
は−ＣＥＷが０（有効）となり、ＤＡ出力時には−ＣＥ
Ｄが０（有効）となる。波形ＲＯＭ８からは−ＣＥＷに
同期して波形サンプル値がデータバスＭＤに読み出さ
れ、楽音発生回路６に取り込まれると共に、効果付加回
路７は−ＣＥＤに同期して遅延ＲＡＭ９にアクセスす
る。

【００１６】図５は、図１の波形アドレス発生回路２０
の構成を示すブロック図である。ＦＮ−ＲＡＭ４０は、
波形読み出し周波数（アドレス間隔）情報（当実施例で
は１より小さい値をとる）をチャネルごとに記憶する６
４ワードのメモリであり、このメモリの内容はＣＰＵ１
によって設定される。ＣＰＵ１による書き込み以外の場
合は、チャネル指定カウンタによりアドレスが指定さ
れ、読み出された周波数情報はレジスタ４１にラッチさ
れ、加算器４２によって位相情報の小数部ｆｒと加算さ
れる。加算器４２は、加算結果の小数部のみを出力し、
また加算結果が１以上になった場合には、キャリー（桁
上がり）信号を歩進信号ｉｎｃとして出力する。加算器
４２の出力は、新たな位相情報の小数部ｆｒとして、セ
レクタ（ＳＥＬ）４３を介してΣａＦ−ＲＡＭ４４に書
き込まれる。なおセレクタ４３は、ＣＰＵ１がＲＡＭ４
４にデータをセットする場合に切り替わる。

【００１７】歩進信号ｉｎｃはインクリメンタ（＋１加
算器）４６を起動し、インクリメンタ４６は現在の読み
出しアドレスＷＡに１を加算した値をコンパレータ５１
およびセレクタ４７に出力する。なお歩進信号ｉｎｃが
発生されない場合にはインクレメンタ４６はＷＡをその
まま出力する。コンパレータ５１はインクリメンタ４６
の出力と、ＬＥ−ＲＡＭ５４から読み出されたループエ
ンドアドレスとを比較する。そして、比較結果が不一致
であれば、インクリメンタ４６の出力値をセレクタ４７
が出力するように、また一致した場合にはＬＴ−ＲＡＭ
５２から読み出されたループトップアドレスが出力され
るように、セレクタ制御信号を発生する。セレクタ４７
の出力は新たな読み出しアドレスＷＡとしてΣａＩ−Ｒ
ＡＭ４９に記憶される。ΣａＩ−ＲＡＭ４９は、楽音波
形の位相情報の整数部ｉをチャネルごとに記憶する６４
ワードのＲＡＭである。波形アドレスＷＡは、補間のた
めの先読みが必要なために、厳密にはＷＡ＝ｉ＋３とな
るように設定される（発音開始時にＣＰＵが開始アドレ
ス情報として設定する。）。なお５個のＲＡＭの内容
は、全てＣＰＵ１から内部バスＣＤを介して設定可能で
ある。

【００１８】図１１は、波形ＲＯＭ８に記憶されている
波形データを示す概念図である。１つの音色に対応する
波形データは、記憶容量を削減するために、発音開始か
ら所定の長さだけ記憶されており、後半の音色変化のほ
とんど無い部分の先頭にループトップアドレスが設定さ
れている。読み出し時には開始アドレスから読み出しを
開始し、音色変化の大きな前半のアタック部分は１度だ
け読み出し、ループエンドアドレスに達すると、再びル
ープトップアドレスに戻って、音色変化のほとんど無い
部分の波形の読み出しを必要なだけ繰り返す。（図１１
における波形は説明用であり、実際のものとは異なる） 次に補間について説明する。図１２は、補間演算を説明
するための概念図である。図１２（Ｊ）は、発音開始時
（図１１のＪ）における波形サンプル値と出力楽音信号
レベルの関係を示しており、図１２（Ｋ１）、（Ｋ２）
は途中の場合を示している。この実施例においては、４
つのサンプリング値を用いて補間を行っている。今、連
続した４つのサンプリング値をＷ（ｉ−１）、Ｗ
（ｉ）、Ｗ（ｉ＋１）、Ｗ（ｉ＋２）とし、位相情報の
小数部ｆｒによって決まる補間係数をＣ（ｉ−１）、Ｃ
（ｉ）、Ｃ（ｉ＋１）、Ｃ（ｉ＋２）とすると、補間出
力は下記の式によって決定できる（＊は乗算を表す）。

【００１９】Ｗ（ｉ＋ｆｒ）＝Ｃ（ｉ−１）＊Ｗ（ｉ−
１）＋Ｃ（ｉ）＊Ｗ（ｉ）＋Ｃ（ｉ＋１）＊Ｗ（ｉ＋
１）＋Ｃ（ｉ＋２）＊Ｗ（ｉ＋２）。

【００２０】この、補間係数Ｃは、ラグランジュ補間で
は、Ｃ（ｉ−１）＝（１／６）＊（ｆｒ＊（ｆｒ＊（ｆ
ｒ＊（−１）＋３）−２）＋０）、Ｃ（ｉ）＝（１／
２）＊（ｆｒ＊（ｆｒ＊（ｆｒ＊（１）−２）−１）＋
２）、Ｃ（ｉ＋１）＝（１／２）＊（ｆｒ＊（ｆｒ＊
（ｆｒ＊（−１）＋１）＋２）＋０）、Ｃ（ｉ＋２）＝
（１／６）＊（ｆｒ＊（ｆｒ＊（ｆｒ＊（１）＋０）−
１）＋０）となり、またＢスプライン曲線による補間で
はＣ（ｉ−１）＝（１／６）＊（ｆｒ＊（ｆｒ＊（ｆｒ
＊（−１）＋３）−３）＋１）、Ｃ（ｉ）＝（１／６）
＊（ｆｒ＊（ｆｒ＊（ｆｒ＊（３）−６）＋０）＋
４）、Ｃ（ｉ＋１）＝（１／６）＊（ｆｒ＊（ｆｒ＊
（ｆｒ＊（−３）＋３）＋３）＋１）、Ｃ（ｉ＋２）＝
（１／６）＊（ｆｒ＊（ｆｒ＊（ｆｒ＊（１）＋０）＋
０）＋０）となる。本発明においてはいずれの係数（あ
るいはその他の係数）も利用可能である。

【００２１】図１２（Ｋ１）において、波形ＲＯＭ８に
は、アドレスの整数部分（ｉ）に対応するサンプル値の
みが記憶されている。位相情報（アドレス）の現在値が
ｉ＋ｆｒである場合に、現在値Ｑのレベルは、前述した
式により、（ｉ−１）から（ｉ＋２）までの４つのサン
プル値およびｆｒから求められる。そして、図１２（Ｋ
２）に示すように、アドレスが累算されて位相情報が
（ｉ＋１）を超えると歩進信号ｉｎｃが発生し、現在値
Ｒ（ｉ＋１＋ｆｒ）の補間に必要な（ｉ＋３）のサンプ
ル値が波形メモリ８から読み出されてサンプル補間回路
に蓄積される。なお、ｉから（ｉ＋２）までのサンプル
値はすでに読み出されて、蓄積されている。

【００２２】図１２（Ｊ）は発音開始時の状態を示して
おり、現在値Ｐがアドレスの０と１の間にある場合に、
補間演算を行うためには−１、０、１、２の４つのアド
レス値に対応するサンプル値Ｗ-1、Ｗ0 、Ｗ1 、Ｗ2 が
必要となる。ところが発音開始時にはサンプル値が読み
出されていないために、正しい補間演算を行うことがで
きない。そこで、発音開始時にはＣＰＵ１からサンプル
補間回路２１に、補間演算に必要なサンプル値を転送す
るように構成する。またこのために必要なサンプル値
は、例えばＲＯＭ２内に格納しておく。従って、波形Ｒ
ＯＭ８にはアドレス３に対応するデータＷ3 以降を記憶
しておき、Ｗ-1からＷ2 までをＲＯＭ２に記憶しておけ
ばよい。なお、発音開始時に１つのサンプル値は波形Ｒ
ＯＭ８から読み出して利用可能であるとすれば、アドレ
ス２に対応するデータＷ2 以降を波形ＲＯＭ８に記憶し
ておけばよく、またアドレス０に対応する最初のサンプ
ル値Ｗ0 は必ず０であるとすれば、Ｗ0 はＲＯＭ２に記
憶しておく必要はない。

【００２３】図６は、サンプル補間回路２１の構成を示
すブロック図である。４つのＲＡＭ６２、６５、６８、
７１はそれぞれ波形ＲＯＭ８から読み出した波形サンプ
ル値をチャネルごとに記憶する６４ワードのメモリであ
る。現在のアドレスの整数部がｉである場合に、Ｗ（ｉ
＋２）ＲＡＭ６２はサンプル値Ｗ（ｉ＋２）を記憶して
おり、以下同様に、Ｗ（ｉ＋１）ＲＡＭ６５はＷ（ｉ＋
１）を、Ｗ（ｉ）ＲＡＭ６８はＷ（ｉ）を、Ｗ（ｉ−
１）ＲＡＭ７１はＷ（ｉ−１）を記憶している。歩進信
号ｉｎｃが発生すると、タイミング制御回路２５から書
き込み信号ＷＲが出力され、Ｗ（ｉ＋２）ＲＡＭ６２に
は波形ＲＯＭ８から読み出されたデータＭＤ（＝Ｗ（ｉ
＋３））が書き込まれ、後続するＷ（ｉ＋１）ＲＡＭ６
５にはＷ（ｉ＋２）が、Ｗ（ｉ）ＲＡＭ６８にはＷ（ｉ
＋１）が、Ｗ（ｉ−１）ＲＡＭ７１にはＷ（ｉ）が書き
込まれる。

【００２４】なお、発音開始時には各ＲＡＭ内には無関
係なデータが残っているので、ＣＰＵ１から必要なサン
プル値を内部バスＣＤ、セレクタ（ＳＥＬ）６１、６
４、６７、７０を経由して各ＲＡＭ内に転送する。レジ
スタ６３、６５、６９、７２はそれぞれ各ＲＡＭの出力
を保持するたものものであり、レジスタ６０はメモリバ
ス１３から波形サンプル値データをラッチするためのも
のである。

【００２５】Ｃ（ｉ＋２）ＲＯＭ７８、Ｃ（ｉ＋１）Ｒ
ＯＭ７９、Ｃ（ｉ）ＲＯＭ８０、Ｃ（ｉ−１）ＲＯＭ８
１は、それぞれ前述した補間係数Ｃ（ｉ＋２）、Ｃ（ｉ
＋１）、Ｃ（ｉ）、Ｃ（ｉ−１）を記憶するＲＯＭであ
り、位相情報ｆｒをアドレスとして、対応する補間係数
が読み出される。乗算器７３、７４、７５、７６はそれ
ぞれ読み出された補間係数と各ＲＡＭから読み出された
補間用サンプル値とを乗算する。各乗算器の出力は加算
器７７によって加算され、補間されたサンプル値Ｗ（ｉ
＋ｆｒ）が出力される。

【００２６】図７は、効果付加回路７の構成を示すブロ
ック図である。インターフェース回路９０は、バス１２
とのインターフェースを行い、ＣＰＵ１からのデータ転
送を効果付加回路７内の動作タイミングに同期させるた
めの同期回路等からなり、データは各パラメータＲＡＭ
９１、９２あるいは演算動作制御回路１００に供給され
る。演算動作制御回路１００は、例えば動作制御マイク
ロプログラムを記憶するインストラクションメモリと、
読み出されたインストラクションをデーコードするイン
ストラクションデコーダ等からなり、効果付加回路７の
演算動作を制御する各種制御信号を発生する。

【００２７】本実施例ではインストラクションメモリは
ＲＡＭで構成されており、その内容はＣＰＵ１によって
設定される。なお効果付加回路７の演算動作態様を変更
する必要がない場合にはインストラクションメモリをＲ
ＯＭにするか、あるいは制御回路をワイヤードロジック
で設計してもよい。パラメータＲＡＭ９１、９２はそれ
ぞれメインおよびサブ演算回路９３、９４のための演算
用パラメータを記憶するメモリであり、記憶されるパラ
メータとしては、入出力の利得係数、フィルタ係数、残
響音作成演算のための各種係数、楽音信号の遅延長（遅
延サンプル数）等がある。これらのパラメータはインタ
ーフェース回路９０を介して、ＣＰＵ１からセットされ
る。

【００２８】メインおよびサブ用のレジスタファイル９
５、９６は、主に演算途中のデータを一時的に保管する
ための複数のレジスタからなり、１、２次程度のＩＩＲ
フィルタを実現する際の遅延手段としても利用される。
また入力レジスタ９９、出力レジスタ９８、外部メモリ
インターフェース回路９７、あるいはレジスタファイル
間でのデータの授受も行う。メイン用のレジスタファイ
ル９５は３２ビット程度、サブ用は２０ビット程度の語
長を有している。外部メモリインターフェース回路９７
はメモリバス１３に接続されている遅延ＲＡＭ９のアク
セス制御回路であり、遅延ＲＡＭ９のアドレス情報ＤＡ
を出力し、メモリバスに書き込みデータを送出するか、
あるいは読み出されたデータを取り込んでレジスタファ
イル９５に転送する。

【００２９】メインおよびサブ演算回路９３、９４は例
えば図８に示すような構成を有している。図８におい
て、乗算器１０１はレジスタファイルからのデータとパ
ラメータＲＡＭからのデータとを乗算し、バレルシフタ
１０２に出力する。バレルシフタ１０２は入力データを
所望の桁だけシフトして加算器１０３に出力する。加算
器１０３はアキュムレータ１０４の出力とバレルシフタ
１０２の出力とを加算し、アキュムレータ１０４に出力
する。アキュムレータ１０４は一時的なデータ保管用レ
ジスタであり、その出力はレジスタファイルにも出力さ
れる。

【００３０】図９は、図７の効果付加回路における効果
付加処理の演算内容を示す機能ブロック図である。Ａブ
ロックにおいては、楽音発生回路６から発生された複数
のチャネルの楽音信号は乗算器１１０により、それぞれ
所望のゲイン比に対応した係数を乗算され、加算器１１
１によって加算、合成される。なお、図９における三角
形は全て乗算器、丸にプラスは加算器である。Ｂブロッ
クにおいても、同様の演算が行われるが、乗算器の係数
はそのチャネルの信号をどの程度残響音作成部に入力さ
せるかを決定する。Ｃブロックにおいては、Ａブロック
およびＤブロックから発生された楽音信号が、それぞれ
残響音の混合比に対応した係数を乗算され、加算器によ
って加算されて、出力信号が得られる。以上のＡ、Ｂ、
Ｃブロックの演算はサブ演算回路９４によって実行さ
れ、そのために、サブ演算回路９４は乗算器が１６×１
２ビット、加算器が２４ビット程度の精度を有してい
る。

【００３１】Ｄブロックにおいては、残響音作成処理が
行われる。残響音の作成方式は各種提案されているが、
その一例を示すと、遅延時間がそれぞれ異なる複数の遅
延素子１１２（遅延ＲＡＭ９により実現されている）に
より遅延された信号にそれぞれ所定の係数を乗算し、各
乗算器の出力信号をそれぞれの遅延素子の入力信号に加
算すると共に、各遅延素子の出力信号を加算、合成する
ことによって残響音を作成する。この残響音作成演算は
メイン演算回路９３により実行される。そして、図示し
たような残響音の作成、あるいはＩＩＲフィルタ等のフ
ィードバックループを含む演算には大きな演算精度が要
求される。従って、メイン演算回路９３は乗算器が２４
×１６ビット、加算器が３６ビット程度の精度を有して
いる。また一般に遅延ＲＡＭとしては数百〜数万サンプ
ルを遅延させる必要がある。

【００３２】図１０は、本発明を適用した電子楽器のＣ
ＰＵ１のメイン処理を示すフローチャートである。電源
が投入されると、ステップＳ１においては、ＣＰＵ１、
ＲＡＭ３、楽音発生回路６、効果付加回路７内のレジス
タやメモリが初期化される。ステップＳ２においては、
パネルイベントが有るか否かが判定され、結果が肯定で
あればステップＳ３に移行する。パネルイベントとはパ
ネル上のスイッチ等の状態変化（オフからオン、あるい
はその逆）のことである。ステップＳ３においては、各
スイッチの状態変化に基づき、対応するパネルイベント
処理が行われる。

【００３３】ステップＳ４においては、キーイベントが
有るか否かが判定され、結果が否定の場合にはステップ
Ｓ１４に移行するが、肯定の場合にはステップＳ５に移
行する。ステップＳ５においては、キーナンバ情報およ
びタッチ情報を生成し、ステップＳ６においては、キー
イベントがキーオンであるか否かが判定され、結果が肯
定であればステップＳ８に移行するが、否定であればス
テップＳ７に移行する。ステップＳ７においては、発音
終了処理が実行され、発音が十分に減衰すると、チャネ
ルの割り当てが解除される。ステップＳ６においてキー
オンであった場合にはステップＳ８に移行し、キーオン
に対応する発音が、楽音発生回路６の空いている楽音発
生チャネルに割り当てられる。

【００３４】ステップＳ９においては、キー情報、タッ
チ情報に基づき、楽音の周波数、音色、エンベロープ情
報等を決定する。ステップＳ１０においては、音色情報
等によって決定される読み出し開始アドレス、ループト
ップアドレス、ループエンドアドレスを、それぞれ波形
アドレス発生回路２０内のΣａＩ−ＲＡＭ４９、ＬＴ−
ＲＡＭ５２、ＬＥ−ＲＡＭ５４に設定する。ステップＳ
１１においては、例えばＲＯＭ２に格納されている、ス
テップＳ１０の読み出し開始アドレスに対応した波形サ
ンプル初期値をサンプル補間回路２１内の各ＲＡＭに設
定する。ステップＳ１２においては、周波数情報を波形
アドレス発生回路２０内のＦＮ−ＲＡＭ４０に設定す
る。ステップＳ１３においては、エンベロープ情報をエ
ンベロープ発生回路２２に設定する。ステップＳ１４に
おいては、ＭＩＤＩ処理、自動演奏処理、効果付加処理
等が実行され、ステップＳ２に戻る。

【００３５】以上、実施例を説明したが、次のような変
形例も考えられる。補間演算については、前後の４サン
プル値を用いる例を開示したが、例えば前後の２サンプ
ル以上の任意の数のサンプル値を用いた補間演算が可能
である。補間係数ＣはＲＯＭに記憶させておく例を開示
したが、位相情報の小数部ｆｒから前述した式に基づき
演算によって求めることもできる。波形メモリがＣＰＵ
からアクセス可能であれば、発音開始時に補間演算に必
要な複数の波形サンプル値は波形メモリに記憶しておけ
ばよい。効果付加回路としては残響音の付加回路を開示
したが、例えば効果付加回路のマイクロプログラムを変
更することにより、フィルタ処理等の任意の効果付加処
理が実施可能である。

【００３６】

【発明の効果】第１の発明においては、効果付加装置に
おいて、第１の演算手段でフィードバックループを含む
残響信号の生成処理を行い、演算語長が短く、従って回
路規模も小さい第２の演算手段で利得制御、ミキシング
処理等を実行するようにすれば、回路規模の増加を最小
限に抑え、かつ高品質な効果付加処理を実行することが
可能となるという効果がある。第２の発明においては、
楽音発生回路や効果付加回路などデジタル信号処理を行
う回路を１つのＬＳＩに集積しようとした場合に、ＬＳ
Ｉのピン数がバスの信号線の数だけあれば足りるので、
ピン数を削減することが可能であり、単価が減少すると
いう効果がある。

【図面の簡単な説明】

【図１】楽音発生回路６の構成を示すブロック図であ
る。

【図２】本発明の電子楽器のハードウェア構成を表すブ
ロック図である。

【図３】メモリバス１３に関連する回路を示すブロック
図である。

【図４】アドレス信号ＭＡと各イネーブル信号の関係を
示すタイミングチャートである。

【図５】波形アドレス発生回路２０の構成を示すブロッ
ク図である。

【図６】サンプル補間回路２１の構成を示すブロック図
である。

【図７】効果付加回路７の構成を示すブロック図であ
る。

【図８】演算回路の構成を示すブロック図である。

【図９】効果付加処理の演算内容を示す機能ブロック図
である。

【図１０】電子楽器のＣＰＵ１のメイン処理を示すフロ
ーチャートである。

【図１１】波形ＲＯＭ８に記憶されている波形データを
示す概念図である。

【図１２】補間演算を説明するための概念図である。

【符号の説明】

１…ＣＰＵ、２…ＲＯＭ、３…ＲＡＭ、４…パネル回
路、５…鍵盤回路、６…楽音発生回路、７…効果付加回
路、８…波形ＲＯＭ、９…遅延ＲＡＭ、１０…Ｄ／Ａ変
換器、１１…サウンドシステム、１２…バス、１３…メ
モリバス

Claims (3)

【特許請求の範囲】
1. 【請求項１】 楽音信号に効果を付加するための効果付
   加装置において、複数系列のデジタル楽音信号を入力
   し、フィードバックループを含む効果付加演算を行う第
   １の積和演算手段と、 第１の積和演算手段よりも演算語長が短く、第１の積和
   演算手段と同時に動作可能であり、デジタル楽音信号の
   加算合成処理を行う第２の積和演算手段とを備えたこと
   を特徴とする効果付加装置。
2. 【請求項２】 波形記憶手段と、波形記憶手段から波形
   データを読み出して楽音信号を発生する楽音発生手段
   と、 楽音発生手段によって発生された楽音信号に対して効果
   を付加する効果付加手段と、効果付加演算のために楽音
   信号の遅延データを記憶する遅延データ記憶手段とを備
   えた楽音発生装置において、 波形記憶手段、楽音発生手段、効果付加手段、遅延デー
   タ記憶手段が同一のバスに接続されていることを特徴と
   する楽音発生装置。
3. 【請求項３】 前記効果付加手段は請求項１あるいは２
   のいずれかに記載した効果付加装置であり、楽音発生手
   段および効果付加手段が１つの集積回路上に形成されて
   いることを特徴とする請求項２に記載の楽音発生装置。