JPH07334372A - エミュレートシステム及びエミュレート方法 - Google Patents

Abstract

(57)【要約】 【目的】 第１のアーキテクチャ用に開発されたデバイ
ス制御手段を第２のアーキテクチャのハードウェアの構
成部品として使用し、かつ高速なエミュレート動作を実
現できるエミュレートシステムを提供すること。 【構成】 第１のアーキテクチャ用に設計されたメモリ
コントローラ１１は受け取れない第２のアーキテクチャ
に準拠したＩ／Ｏ命令を、サブコントローラ２５内のＩ
／Ｏ受付手段３０によって受け取り、Ｉ／Ｏ受付手段３
０がその内容に従ってＳＭＩステータス２８に要因をセ
ットすると同時にＳＭＩ発生手段２７がＳＭＩ信号３１
によってＣＰＵ１にＳＭＩを通知する。ＣＰＵ１はＳＭ
Ｍ内でＩ／Ｏ命令を代行する。このようにハードウェア
によるエミュレート動作を行うので、アプリケーション
プログラム、ＯＳに対する第２のアーキテクチャの互換
性を確保できる上、動作も高速になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はエミュレートシステム及
びエミュレート方法に関する。

【０００２】

【従来の技術】ＰＣ（パーソナルコンピュータ）等のコ
ンピュータシステムにおいては、その用途に応じて数種
類のアーキテクチャを有するハードウェアと、各アーキ
テクチャに対応するソフトウェアが数多く開発された。
ソフトウェア資産が増えてくると、そのソフトウェアの
動作を保証する為、ハードウェアは新デバイス等を採用
して性能を向上させながらも、当初のアーキテクチャを
堅持する必要がある。

【０００３】ここにハードウェア、ソフトウェアの占め
る市場規模が非常に大きい第１のコンピュータアーキテ
クチャ（例えばＩＢＭ社製のパーソナルコンピュータに
使用されるアーキテクチャ）と比較的中規模の第２のコ
ンピュータアーキテクチャ（例えばセイコーエプソン社
製、ＮＥＣ社製のパーソナルコンピュータに使用される
アーキテクチャ）があったとする。すると、第２のアー
キテクチャに準ずるハードウェア装置、前記ハードウェ
ア装置を構成する要素部品は、ソフトウェアの開発規模
が小さくなり、第１のアーキテクチャに比べて潤沢に供
給されないという市場原理を否定できない。よって第２
のアーキテクチャのコンピュータシステムを開発する場
合、速い段階での要素部品の供給が望めず、これらの要
素部品の多くの部分を自ら開発しなければならないう問
題が生じる。

【０００４】図５４は従来のハードウェアの構成を示す
図であり、要部となるコントローラ５０７は標準品を使
用せず、自らの開発に依存する。ＣＰＵ５０１およびキ
ャッシュメモリ５０３はＣＰＵバス５０５によってコン
トローラ５０７に接続されている。コントローラ５０７
は第２のアーキテクチャに対応するよう設計されてお
り、ＣＰＵ５０１からのＩ／Ｏ命令を受けてメモリ一括
設定手段５１３等にハードウェア的な指示を行うＩ／Ｏ
受付手段５０８、前記キャッシュメモリ５０３を制御す
るキャッシュコントローラ５０９、ＣＰＵバス５０５に
よって接続され高速に動作するＲＡＭ５１７を制御する
ＲＡＭコントローラ５１１、ＰＣＩバス５１９とのイン
ターフェースとなるＰＣＩバスインターフェース５１５
等が内蔵されている。メモリ一括設定手段５１３は各ア
ドレスに配置されるＲＡＭ５１７、ＶＲＡＭ５２１、Ｒ
ＯＭ５３１に対し、リード、ライト、キャッシュの可否
を設定すると共に、ＲＡＭ５１７のメモリマッピングを
行う。

【０００５】ＰＣＩバス５１９は、高速性、汎用性、将
来的な拡張性を備え、業界内で一定の標準化が図られた
３２ビット（あるいは６４ビット）バスであり、アドレ
スとデータをマルチプレクスしている。ＰＣＩバス５１
９には高速、大容量データ転送がを要求されるデバイス
であるＶＲＡＭ５２１、ＨＤＤ５２５が接続される。Ｖ
ＲＡＭ５２１にはＣＰＵ５０１からの特定のＩ／Ｏ命令
に対してＶＲＡＭのマッピングを切り替えるＶＲＡＭ切
替手段５２３が備わっている。ＶＲＡＭ５２１のデータ
は図示しない表示部によって表示される。

【０００６】ＰＣＩバス５１９はブリッジ回路５２７を
介して、比較的低速で従来のデバイスとの互換性を持つ
従来バス５２９と接続される。そして、従来バス５２９
にはＢＩＯＳ等を格納するＲＯＭ５３１、ＦＤＤ５３５
に接続される。また、従来バス５２９には、キーボード
コントローラ５３６、シリアルコントローラ５３８を介
して、各々キーボード５３７、ＲＳ２３２Ｃインターフ
ェイス５３９も接続される。更に、割り込みコントロー
ラ５４０も接続される。なお、ＲＯＭ切替手段５３３は
ＣＰＵ５０１からのＩ／Ｏ命令に従ってＲＯＭのマッピ
ングを変更する機能を有する。また、キーボード５３７
内には、キーボード側のコントローラであるキーボード
ユニットコントローラ５４１が内蔵されている。

【０００７】図５５は、図５４で示したハードウェアに
おいて、第１の表示モード（標準解像度）と第２の表示
モード（高解像度）との２種類の表示モードを切り替え
る動作を示したフローチャートである。Ｓ１００で、Ｃ
ＰＵ５０１からのＩ／Ｏ命令がＩ／Ｏアドレス３００Ｈ
番地に対して出力されると、Ｓ１０２で、前記命令をＩ
／Ｏ受付手段５０８が受け取り、メモリ一括設定手段５
１３によって、ＲＡＭ５１７のマッピングの変更、各ア
ドレスに対するリード、ライト、キャッシュの設定を行
う。またＩ／Ｏ命令はＰＣＩバス５１９、従来バス５２
９を通してＶＲＡＭ切替手段５２３、ＲＯＭ切替手段５
３３にも伝えられ、ＶＲＡＭの切り替え、ＲＯＭの切り
替えを行う。尚、Ｓ１０２はすべてハードウェアロジッ
クによって行われる。このように「Ｉ／Ｏアドレス３０
０Ｈ＝定められた表示モードを切り替えるためのデータ
セット」というような第２のアーキテクチャ上の規約を
順守することにより互換性を維持している。

【０００８】

【発明が解決しようとする課題】さて、ＣＰＵ、バスシ
ステム、メモリシステム等のデバイスの進歩に伴い、Ｒ
ＡＭコントローラ５１１、キャッシュコントローラ５０
９、ＰＣＩバスインターフェース５１５等も最新のデバ
イスに合わせて設計変更する必要が生じる。しかし、こ
のような場合に、第２のアーキテクチャにしたがったコ
ントローラ５０７をその都度設計するには開発日程、工
数が非常に多くなるという問題があった。一方、第１の
アーキテクチャに対応していて、最新のＣＰＵ、メモリ
システムを制御するデバイスは比較的早期に開発され、
潤沢に入手できる。従って、第１のアーキテクチャ用に
開発された制御デバイスを利用できれば、このような開
発日程、工数の問題は解決できるのではあるが、Ｉ／
Ｏ、メモリマップ等の互換性の問題から容易には利用す
ることができないという問題があった。

【０００９】このようなＩ／Ｏ、メモリマップ等の互換
性の問題を比較的容易に解決する方法として、ＣＰＵ
と、第１のアーキテキチャ用に開発された制御デバイス
との間にアドレス変換回路とＩ／Ｏ命令変換回路を挿入
する方法がある。しかし、回路を高速化する必要があり
設計が困難であるとともに、ＣＰＵから制御デバイスに
供給される信号の遅延をまねき、結果としてシステムの
性能を落とさざるをえなくなる欠点がある。特に、上記
のコントローラ５０７は、キャッシュメモリについても
制御しており、このコントローラ５０７とＣＰＵ５０１
の間にアドレス変換回路等を挿入すると、キャッシュメ
モリへのアクセスも１クロック遅れることになり、シス
テムの性能が大幅に低下する。

【００１０】そこで、本発明者は、上記課題を解決する
ために、第２のアーキテクチャの（以下、必要に応じて
単に”第２の”と記す）コンピュータシステムの中に第
１のアーキテクチャの（以下、必要に応じて単に”第１
の”と記す）デバイス制御手段を混在させることを目的
とした高速で互換性の高いエミュレートシステムに関し
て開発を行っている。

【００１１】例えば、従来より、第２のコンピュータシ
ステム上で、第１のアーキテクチャのアプリケーション
プログラムを動作させるというようなエミュレートシス
テムについては知られている。しかし、このエミュレー
トシステムが動作するコンピュータシステムでは、構成
部品となるデバイス制御手段は全て第２のアーキテクチ
ャに準じており、第１、第２のデバイス制御手段が混在
するものではない。従って、従来の、単に第１のアーキ
テクチャのプログラムを単一のアーキテクチャのコンピ
ュータシステム上で動作させるというようなエミュレー
トシステムでは、本発明の目的を達成できない。

【００１２】また、上記した従来のエミュレートシステ
ム（第２のコンピュータシステム上で第１のアプリケー
ションプログラムを動作させるというようなエミュレー
トシステム）の多くは、ＯＳ（オペレーティングシステ
ム）の段階で、アプリケーションプログラムからの命令
を全て第２のアーキテクチャの命令に書き換えて実行さ
せていた。しかし、この手法には、専用のＯＳのみしか
使用できない上、ソフトウェアによるエミュレートであ
るので処理が非常に遅くなるという問題がある。

【００１３】また、上記した従来のエミュレートシステ
ムとして、例えば、ＣＰＵにハードウェア割り込みをか
けてエミュレート処理を行う手法も知られている。しか
し、この手法では、全て、ＮＭＩ（ノンマスカブルイン
タラプト）と呼ばれる割り込みを利用していた。しか
し、ＮＭＩでは、ジャンプアドレス（割り込みに対応し
た処理を行うルーチンが格納されたアドレス）が、アプ
リケーションプログラム等で容易に書き換えられるアド
レス領域に格納されており、アプリケーションプログラ
ム等によりこのアドレス領域が書き換えられるとエミュ
レート処理が不可能になるという大きな問題点がある。
また、ＮＭＩでは、割り込みを受け付けた時点の制御モ
ード（リアルモード、プロテクトモード、仮想８６モー
ド）で割り込み処理が開始されるため、割り込み処理の
開始時に制御モードを最適なものに設定しなければなら
なく、処理が複雑になるという問題点がある。更に、Ｎ
ＭＩでは、戻りアドレスがスタック領域にスタックされ
るが、このスタック領域は他のプログラムにより使用さ
れている場合がある。従って、スタック領域に余裕が無
い場合にＮＭＩが発生すると、プログラムデータ領域に
格納されているデータが破壊されるという問題がある。
また、スタック領域を設定するためのスタックポインタ
が、アプリケーションプログラムにより誤った値に書き
換えられる等の問題もある。

【００１４】また、割り込みによりＩ／Ｏ等についての
エミュレート処理を行った場合には、このＩ／Ｏエミュ
レート処理と、電源断処理、リセットスイッチ処理、Ｃ
ＰＵの動作スピード切り替え処理、表示切替処理等のシ
ステムの動作環境の変化に伴う処理との間の共存の問題
も生じる。例えば、電源断処理、リセット処理は、これ
をＩ／Ｏエミュレート処理に優先して処理しなければ致
命的なシステムエラーにつながる可能性がある。従っ
て、これらの処理の間に如何にして優先順位を設定する
か、そのための何らかの手法が必要となるという課題が
ある。

【００１５】また、例えば、電源スイッチ、リセットス
イッチ、動作スピード切替スイッチ、表示切替スイッチ
等の外部スイッチの切替については、第１のデバイス制
御手段においてはサポートしていない場合がある。即
ち、図５４のコントローラ５４ではサポートされていた
が、第１のデバイス制御手段ではサポートされていない
外部入力が存在する。従って、第２のコンピュータシス
テムに第１のデバイス制御手段を混在させた場合には、
これらの外部入力を如何にして検出し、検出後、その検
出に対応した処理を如何にして行うか、あるいは、第１
のデバイス制御手段の機能をどのように用いるかが課題
となる。

【００１６】これらの課題は、従来の、単に第２のコン
ピュータシステム上で第１のプログラムを動作させるこ
とを目的とするエミュレートシステムには存在しなかっ
た課題である。

【００１７】更に、エミュレート処理を行う場合には、
システムの高速性をどのように担保するかが問題であ
り、互換性を維持しながらもこの高速性をどのようにし
て維持するかについても重要な技術的課題となる。

【００１８】本発明は、以上の課題を解決すべくなされ
たものであり、その目的とするところは、第１のアーキ
テクチャ用に開発されたデバイス制御手段を、第２のア
ーキテクチャのハードウェアの構成部品として使用し、
かつ高速で安全性の高いエミュレート動作を実現する、
エミュレートシステム、エミュレート方法を提供するこ
とにある。

【００１９】また、本発明の他の目的は、電源断処理等
の動作環境変化に対しても適切に対処できるエミュレー
トシステム、エミュレート方法を提供することにある。

【００２０】また、本発明の他の目的は、第１のデバイ
ス制御手段ではサポートされていない外部入力が検出さ
れた場合にも適切に対処できるエミュレートシステム、
エミュレート方法を提供することにある。

【００２１】

【課題を解決するための手段及び作用】上記目的を達成
するために、請求項１の発明は、第１のコンピュータア
ークテクチャに適合した命令体系により制御される第１
のデバイス制御手段と、前記第１のコンピュータアーク
テクチャとは異なる第２のコンピュータアーキテクチャ
に適合した命令体系により制御される第２のデバイス制
御手段と、前記第２のコンピュータアーキテクチャに適
合した命令体系によって命令を発行する中央制御手段と
を含むエミュレートシステムであって、前記中央制御手
段からの命令発行先として前記第２のデバイス制御手段
又は該第２のデバイス制御手段の制御対象が存在する場
合には、該命令を前記第２のデバイス制御手段又は該第
２のデバイス制御手段の制御対象にそのまま伝える手段
と、前記中央制御手段からの命令発行先として前記第２
のデバイス制御手段又は該第２のデバイス制御手段の制
御対象が存在しない場合には、該命令を受け取ると共に
該命令を解析し、命令の種類を示す要因データを設定
し、前記中央制御手段に対して割り込みを発生する手段
と、前記割り込みによって起動され、前記要因に対応し
た所定の処理を、少なくとも前記第１のデバイス制御手
段又は該第１のデバイス制御手段の制御対象に対して実
行する手段とを含むことを特徴とする。

【００２２】また、請求項２０の発明は、第１のコンピ
ュータアークテクチャに適合した命令体系により制御さ
れる第１のデバイス制御手段と、前記第１のコンピュー
タアークテクチャとは異なる第２のコンピュータアーキ
テクチャに適合した命令体系により制御される第２のデ
バイス制御手段とが混在する情報処理装置に使用される
エミュレート方法であって、（Ａ）前記第２のコンピュ
ータアーキテクチャに適合した命令体系による命令が中
央制御手段により発行される工程と、（Ｂ）前記工程
（Ａ）における命令の発行先として前記第２のデバイス
制御手段又は該第２のデバイス制御手段の制御対象が存
在する場合には、該命令を前記第２のデバイス制御手段
又は該第２のデバイス制御手段の制御対象にそのまま伝
え、前記工程（Ａ）における命令の発行先として前記第
２のデバイス制御手段又は該第２のデバイス制御手段の
制御対象が存在しない場合には、命令の種類を示す要因
データを設定し、前記中央制御手段に対して割り込みを
発生する工程と、（Ｃ）前記工程（Ｂ）の前記割り込み
によって起動され、前記要因に対応した所定の処理を少
なくとも前記第１のデバイス制御手段又は該デバイス制
御手段の制御対象に対して実行する工程とを含むことを
特徴とする。

【００２３】請求項１又は２０の発明によれば、中央制
御手段からの命令先として第２のデバイス制御手段等が
存在しない場合には、該命令が解析されると共に命令の
種類を示す要因データが設定され、中央制御手段に割り
込みをかけることにより起動された実行手段により要因
に応じた所定の処理が実行される。これにより第２のア
ーキテクチャにしたがった命令をサポートしていない第
１のデバイス制御手段、デバイスを、第２のアーキテク
チャのシステムにおいて有効利用することが可能とな
る。

【００２４】また、請求項２の発明は、請求項１におい
て、前記割り込みにより前記中央制御手段の制御モード
が所定システムにより管理される制御モードに移行さ
れ、該制御モード専用のメモリ領域に前記所定の処理の
ために必要なデータが格納されることを特徴とする。

【００２５】請求項２の発明によれば、実行手段は、独
自の制御モード専用のメモリ領域に格納されたデータに
基づき、アプリケーションプログラム等からの干渉を受
けることなく、独自の制御モードでメモリ管理を行うこ
とが可能となる。

【００２６】また、請求項３の発明は、請求項２におい
て、前記メモリ領域において前記所定の処理のために必
要なデータが格納されるアドレスの位置が、前記制御モ
ードにおいてのみ変更可能であることを特徴とする。

【００２７】請求項３の発明によれば、前記所定の処理
のために必要なデータが格納されるアドレス位置が、ア
プリケーションプログラム等により書き換えられること
がない。従って、システム側が所望する位置に該アドレ
ス位置を設定できると共に、この設定位置がアプリケー
ションプログラム等により変更されないことが保証され
るため、誤動作が生じにくく互換性の高いエミュレート
システムを実現できる。

【００２８】また、請求項４の発明は、請求項１乃至３
のいずれかにおいて、前記割り込みにより前記中央制御
手段の制御モードが所定システムにより管理される制御
モードに移行され、該制御モード専用のメモリ領域に前
記中央制御手段の内部レジスタの内容が格納されるとと
もに、前記制御モードの終了の際に、格納された内部レ
ジスタの内容が前記中央制御手段に戻されることを特徴
とする。

【００２９】請求項４の発明によれば、割り込み発生時
における中央制御手段の内部レジスタの内容が前記制御
モード専用のメモリ領域に格納され、所定処理の終了後
に中央制御手段に自動的に戻される。従って、実行手段
により、この内部レジスタの内容を変更すれば、所定処
理の終了後、この変更された内部レジスタの内容により
中央制御手段を動作させることが可能となる。

【００３０】また、請求項５の発明は、請求項４におい
て、前記メモリ領域において前記内部レジスタの内容が
格納されるアドレスの位置が、前記制御モードにおいて
のみ変更可能であることを特徴とする。

【００３１】請求項５の発明によれば、前記内部レジス
タの内容が格納（スタック）されるアドレス位置が、ア
プリケーションプログラム等により書き換えられること
がない。従って、システム側が所望する位置に該アドレ
ス位置を設定できると共に、この設定位置がアプリケー
ションプログラム等により変更されないことが保証され
るため、誤動作が生じにくく互換性の高いエミュレート
システムを実現できる。

【００３２】また、請求項６の発明は、請求項１乃至５
のいずれかにおいて、前記割り込みにより前記中央制御
手段の制御モードが所定システムにより管理される制御
モードに移行され、割り込み前の中央制御手段の制御モ
ードに依存しない命令体系により前記実行手段による前
記所定の処理が行われることを特徴とする。

【００３３】請求項６の発明によれば、前記所定の処理
を、割り込み前の中央制御手段の制御モードとは無関係
の命令体系により行うことができ、これにより、前記所
定の処理を記述するためのプログラムが複雑化すること
が防止される。

【００３４】また、請求項７の発明は、請求項１乃至６
のいずれかにおいて、前記割り込みが、前記中央制御手
段をＳＭＭモードに移行させるためのＳＭＩ割り込みで
あることを特徴とする。

【００３５】請求項７の発明によれば、多くのアプリケ
ーションプログラム、ＯＳが既に使用していることが想
定されるＮＭＩや通常の割り込みＩＮＴを使用する必要
がなくなるため、高い互換性を維持できる。

【００３６】また、請求項８の発明は、請求項１乃至７
のいずれかにおいて、前記要因データを格納するための
複数の要因格納手段を含み、各々の要因格納手段に格納
される要因データについての更に詳細な要因データが該
要因格納手段よりも階層が下位の要因格納手段に格納さ
れていることを特徴とする。

【００３７】請求項８の発明によれば、要因格納手段が
階層構造となっているため、要因の検索を高速にできる
とともに、要因間に優先順位を設定することも容易とな
る。また、請求項９の発明は、請求項１乃至８のいずれ
かにおいて、システムの動作環境変化を検出すると共に
該動作環境変化を解析し、該動作環境変化の種類を示す
要因データを設定し、前記中央制御手段に対して前記実
行手段を起動するための前記割り込みを発生する手段を
含むことを特徴とする。

【００３８】また、請求項２１の発明は、請求項２０に
おいて、前記工程（Ｂ）の際に、システムの動作環境変
化を検出すると共に該動作環境変化を解析し、該動作環
境変化の種類を示す要因データを設定し、前記中央制御
手段に対して割り込みが発生されることを特徴とする。

【００３９】請求項９又は２１の発明によれば、電源
断、リセット、中央制御手段の速度切替等の動作環境の
変化についてもエミュレート処理することが可能とな
り、単に異なるアーキテクチャのアプリケーションプロ
グラム等を動作させるエミュレートシステムでは実現さ
れないエミュレートシステムを提供できる。

【００４０】また、請求項１０の発明は、請求項９にお
いて、前記動作環境変化に基づいて設定される前記要因
として少なくとも電源断処理又はリセット処理について
の要因が含まれ、該要因が、前記中央制御手段により発
行された命令に基づく要因よりも優先順位の高い要因と
して設定されていることを特徴とする。

【００４１】また、請求項２２の発明は、請求項２０に
おいて、前記動作環境変化に基づいて設定される前記要
因として少なくとも電源断処理又はリセット処理につい
ての要因が含まれ、該要因が、前記中央制御手段により
発行された命令に基づく前記要因よりも優先順位の高い
要因として設定されていることを特徴とする。

【００４２】請求項１０又は２２の発明によれば、電源
断処理、リセット処理の要因が、中央制御手段のＩ／Ｏ
命令等に基づく要因よりも優先順位が高くなる。これに
より、即座に処理をしなければならない動作環境の変化
に対して優先的に処理を施すことが可能となる。

【００４３】また、請求項１１の発明は、請求項９又は
１０のいずれかにおいて、前記動作環境変化に基づいて
設定される前記要因として少なくとも電源断処理又はリ
セット処理についての要因が含まれ、該要因に基づく処
理の際に、前記実行手段が、前記第１又は第２のデバイ
ス制御手段の制御対象の１つである記憶手段に記憶され
るデータを保持又は退避する処理を行うことを特徴とす
る。

【００４４】請求項１１の発明によれば、電源断処理、
リセット処理の際に、記憶手段に記憶されるデータを保
持又は退避した後に、システムの電源を落とすことがで
き、データの損失等を防止できる。

【００４５】また、請求項１２の発明は、請求項１乃至
１１のいずれかにおいて、前記要因として、少なくとも
前記第１のデバイス制御手段ではサポートされていない
外部からの入力に関する要因が含まれ、該外部入力が検
出された場合に前記第１のデバイス制御手段が該外部入
力に応じた処理を行うように、前記実行手段による前記
所定の処理が行われることを特徴とする。

【００４６】また、請求項２３の発明は、請求項２０乃
至２２において、前記要因として、少なくとも前記第１
のデバイス制御手段ではサポートされていない外部から
の入力に関する要因が含まれ、該外部入力が検出された
場合に前記第１のデバイス制御手段が該外部入力に応じ
た処理を行うように、前記工程（Ｃ）における前記所定
の処理が行われることを特徴とする。

【００４７】請求項１２又は２３の発明によれば、第１
のデバイス制御手段ではサポートされていない外部入力
により生じた要因により前記所定の処理が行われる。こ
のような外部入力としては、外部スイッチの切り替え等
が考えられる。そして、この場合、前記所定の処理によ
り、第１のデバイス制御手段が有する機能を利用し、該
機能に基づき外部入力に応じた処理が行われる。これに
より、第１のデバイス制御手段を第２のアーキテクチャ
のシステムにおいて有効利用することが可能となる。

【００４８】また、請求項１３の発明は、請求項１乃至
１２のいずれかにおいて、前記要因に基づく前記割り込
みの発生の一部又は全部をマスクする手段を含むことを
特徴とする。

【００４９】また、請求項２４の発明は、請求項２０乃
至２３のいずれかにおいて、前記工程（Ｂ）において発
生される前記割り込みの一部又は全部がマスク手段によ
りマスクされることを特徴とする。

【００５０】請求項１３又は２４の発明によれば、マス
ク手段により、例えばあるモードにおいて発生すべきで
はない割り込みが存在した場合に、この割り込みが発生
するのをあらかじめ防止することが可能となる。

【００５１】また、請求項１４の発明は、請求項１３に
おいて、電源投入処理又はリセット処理開始後、少なく
とも前記実行手段による前記所定の処理の正常な実行が
可能となるまでの間、前記マスク手段により前記割り込
み発生がマスクされることを特徴とする。

【００５２】請求項１４の発明によれば、電源投入等の
後、所定の処理が正常実行できるまでの間に、誤動作を
引き起こす割り込みが発生するのを防止することが可能
となる。この場合、所定の処理を正常実行させるための
処理としては、例えば所定の処理のために必要なデータ
が格納されるメモリ領域のアドレス位置を変更等する処
理が考えられる。

【００５３】また、請求項１５の発明は、請求項１４に
おいて、電源投入処理又はリセット処理開始後、前記マ
スク手段によりマスクされないダミーの割り込みが発生
され、該ダミーの割り込みにより起動される前記実行手
段により、前記所定の処理を正常に実行させるための処
理が行われることを特徴とする。

【００５４】請求項１５の発明によれば、例えばダミー
のＩ／Ｏ書き込み命令等を行うことでダミーの割り込み
を発生して、このダミーの割り込みにより起動した実行
手段を用いて、例えばアドレス位置の変更処理等が行わ
れ、所定の処理の正常実行が可能となる。

【００５５】また、請求項１６の発明は、請求項１乃至
１５のいずれかにおいて、前記実行手段が前記所定の処
理を実行する間、システムの動作環境を所定の状態に変
更する手段を含むことを特徴とする。

【００５６】また、請求項２５の発明は、請求項２０乃
至２４のいずれかにおいて、前記工程（Ｃ）の所定の処
理を実行する間、システムの動作環境が所定の状態に変
更されることを特徴とする。

【００５７】請求項１６又は２５の発明によれば、所定
の処理を実行する間、動作環境を該所定の処理に都合の
良い環境に変更することが可能となる。

【００５８】また、請求項１７の発明は、請求項１６に
おいて、前記動作環境の変更が、中央制御手段の処理速
度を高速に設定する変更であることを特徴とする。

【００５９】請求項１７の発明によれば、所定の処理を
実行する間、中央制御手段の処理速度を高速にできるた
め、該所定の処理の動作を高速化できる。

【００６０】また、請求項１８の発明は、請求項１乃至
１７のいずれかにおいて、バスのアービトレーションを
行うバスアービタ手段を含み、該バスアービタ手段が、
前記割り込みが発生した場合には、中央制御手段による
バスアクセスの優先順位が最も高くなるようにバスアー
ビトレーション処理を行うことを特徴とする。

【００６１】請求項１８の発明によれば、割り込みが発
生した場合に中央制御手段のバスアクセスの優先権を高
めることができるため、中央制御手段は所定の処理を円
滑に行うことが可能となる。

【００６２】また、請求項１９の発明は、請求項１乃至
１８のいずれかにおいて、前記第１のデバイス制御手段
としてメモリデバイスを制御する手段を含み、該メモリ
デバイスのメモリマップを第２のコンピュータアーキテ
クチャに適合したメモリマップに変換する手段を含むこ
とを特徴とする。

【００６３】請求項１９の発明によれば、中央制御手段
により発行される命令が第２のアーキテクチャにしたが
っておりメモリデバイス制御手段、メモリデバイスに対
するものであった場合に、該メモリデバイスのメモリマ
ップを第２のアーキテクチャに適合するように変換でき
る。従って、第１のアーキテクチャと第２のアーキテク
チャとの間で、メモリマップの配置が異なっていても、
第１のアーキテクチャで使用されるデバイス制御手段等
を第２のアーキテクチャのシステムにおいて有効利用す
ることが可能となる。

【００６４】なお、前記第１のデバイス制御手段として
Ｉ／Ｏデバイスを制御する手段を含み、前記中央制御手
段から発行された命令を前記第１のコンピュータアーキ
テクチャに適合した命令に変換する手段を含むようにし
てもよい。

【００６５】これにより、中央制御手段により発行され
る命令が第２のアーキテクチャにしたがっておりＩ／Ｏ
デバイス制御手段、Ｉ／Ｏデバイスに対するものであっ
た場合に、該命令を第１のアーキテクチャに適合するよ
うに変換できる。従って、第１のアーキテクチャと第２
のアーキテクチャとの間で、命令の形態が異なっていて
も、第１のアーキテクチャで使用されるデバイス制御手
段等を第２のアーキテクチャのシステムにおいて有効利
用することが可能となる。

【００６６】また、前記中央制御手段により発行された
命令が書き込み命令であった場合に、中央制御手段のバ
スへのアクセスを禁止すると共に変換された該書き込み
命令を実行する手段を含むようにしてもよい。

【００６７】これにより、中央制御手段により書き込み
命令が発行されると、中央制御手段のバスへのアクセス
が禁止される。そして、所定の手段により変換された書
き込み命令の実行が行われる。これにより、第１のアー
キテクチャに適合するように変換された書込命令を、中
央制御手段に代わって実行することが可能となるため、
第１のアーキテクチャにて使用されるデバイス制御手段
等を第２のアーキテクチャにしたがったシステムにおい
て有効利用することが可能となる。

【００６８】また、前記中央制御手段により発行された
命令が所定の種類の書き込み命令であった場合に、前記
実行手段の前記所定の処理により該命令の変換、実行の
一部又は全部が行われるようにしてもよい。

【００６９】これにより、中央制御手段により所定の種
類の書き込み命令が発行されると、前記実行手段により
該命令の変換、実行の一部又は全部が行われる。これに
より、書き込み命令を第１のアーキテクチャに適合した
ものに変換し、実行できるため、デバイス制御手段等の
有効利用が図れる。更に、この場合には、命令の変換、
実行の処理を所定のコードにより記述できる実行手段に
より行うことができるため、ハードウェアロジックでは
実現困難な複雑な処理についても実現することが可能と
なる。

【００７０】また、前記中央制御手段により発行された
命令が読み出し命令であった場合に、中央制御手段の処
理を中断し中央制御手段のバスへのアクセスを禁止する
と共に変換された該読み出し命令を実行し、読み出され
たデータを中央制御手段による処理の再実行の際に中央
制御手段に伝える手段を含むようにしてもよい。

【００７１】これにより、中央制御手段により読み出し
命令が発行されると、中央制御手段の処理が中断され、
中央制御手段の処理再実行時に変換された読み出し命令
により読み出されたデータが中央制御手段に伝えられ
る。従って、中央制御手段の処理の中断、再実行を利用
して、変換された命令により読み出されたデータを中央
制御手段に伝えることができ、これにより、デバイス制
御手段の有効利用を図ることができる。

【００７２】また、前記中央制御手段により発行された
命令が所定の種類の読み出し命令であった場合に、前記
実行手段の前記所定の処理により該命令の変換、実行の
一部又は全部が行われるようにしてもよい。

【００７３】これにより、中央制御手段により所定の種
類の読み出し命令が発行されると、前記実行手段により
該命令の変換、実行の一部又は全部が行われる。これに
より、デバイス制御手段等を第２のアーキテクチャのシ
ステムにおいて有効利用することが可能となる。更に、
この場合には、命令の変換、実行の処理を所定のコード
により記述できる実行手段により行うことができるた
め、ハードウェアロジックでは実現困難な複雑な処理に
ついても実現することが可能となる。

【００７４】また、前記第１のデバイス制御手段として
データ送受信のためのインターフェイスを制御する手段
を含み、前記中央制御手段により発行された命令がデー
タの送受信命令又はステータス読み出し命令であった場
合に、該命令を変換する手段により命令の変換処理が行
われるようにしてもよい。

【００７５】これにより、高速な処理が要求されるデー
タの送受信命令、ステータス読み出し命令の変換を、例
えば高速なハードウェアロジック等により行うことが可
能となる。

【００７６】また、前記第１のデバイス制御手段として
データ送受信のためのインターフェイスを制御する手段
を含み、前記中央制御手段により発行された命令がコマ
ンド書き込み命令であった場合に、前記実行手段の前記
所定の処理により命令の変換処理が行われるようにして
もよい。

【００７７】これにより、複雑な処理が要求されるコマ
ンド書き込み命令の変換処理等を、所定のコードで処理
を記述できる実行手段により実行することが可能とな
る。

【００７８】また、前記第１のデバイス制御手段として
データ送受信のためのインターフェイスを制御する手段
を含み、前記中央制御手段により発行された命令がデー
タ転送のためのボーレートを設定する命令であった場合
に、前記実行手段の前記所定の処理により前記ボーレー
トを演算する処理が行われるようにしてもよい。

【００７９】これにより、例えば第１のアーキテクチャ
で使用されるデバイス制御手段でクロックに対する送受
信のボーレートが１つに固定されている場合でも、他の
種類のボーレートを使用することが可能となる。

【００８０】また、前記第１のデバイス制御手段として
データ入力手段を制御する手段を含み、前記中央制御手
段により発行された命令がコマンド送信命令又はコマン
ド書き込み命令又はデータ受信命令であった場合に、前
記実行手段の前記所定の処理により命令の変換処理が行
われるようにしてもよい。

【００８１】これにより、複雑な処理が要求されるコマ
ンド送信命令、コマンド書き込み命令、データ受信命令
の変換処理等を、所定のコードで処理を記述できる実行
手段により実行することが可能となる。

【００８２】また、前記第１のデバイス制御手段として
データ入力手段を制御する手段を含み、前記中央制御手
段により発行された命令がステータス読み出し命令であ
った場合に、該命令を変換する手段により命令の変換処
理が行われるようにしてもよい。

【００８３】これにより、高速な処理が要求されるステ
ータス読み出し命令の変換を、例えばハードウェアロジ
ック等により行うことが可能となる。

【００８４】また、前記第１のデバイス制御手段として
割り込みを制御する手段を含み、前記中央制御手段に対
して発行された割り込みベクトルを変換するベクトル変
換手段を含むようにしてもよい。

【００８５】これにより、ベクトル変換手段により、中
央制御手段に対して発行された割り込みベクトルについ
ても変換することができる。これにより、割り込みベク
トルについても第１のアーキテクチャにしたがうように
変換することが可能となり、デバイス制御手段の有効利
用が図られる。

【００８６】また、前記第１のデバイス制御手段として
割り込みを制御する手段を含み、前記中央制御手段によ
り割り込みアクノリッジ命令が発行された場合に、中央
制御手段の処理を中断し中央制御手段のバスへのアクセ
スを禁止すると共に割り込みアクノリッジサイクルを新
たに発生し、変換された割り込みベクトルを中央制御手
段による処理の再実行の際に中央制御手段に伝える手段
を含むようにしてもよい。

【００８７】これにより、中央制御手段により割り込み
アクノリッジ命令が発行されると、中央制御手段の処理
が中断され、中央制御手段の処理再実行時に変換された
割り込みベクトルが中央制御手段に伝えられる。従っ
て、中央制御手段の処理の中断、再実行を利用して、変
換された割り込みベクトルを中央制御手段に伝えること
ができ、これにより、デバイス制御手段の有効利用が図
られる。

【００８８】

【実施例】以下、本発明の実施例について説明する。

【００８９】（第１の実施例） １．全体構成についての説明 図１は本第１の実施例のハードウェアを説明するための
ブロック図である。図５４で説明した従来例と異なるの
は、メモリコントローラ１１として、第１のアーキテク
チャに対応するように設計された標準品、即ちインテル
社製の８２４３４ＬＸ（ＰＣＭＣ：商標名）を使用して
いる点である（従来例ではオリジナルのコントローラ５
０７を使用していた）。このように、本実施例では、第
２のアーキテクチャに適合したハードウェアシステム
に、第１のアーキテクチャのメモリコントローラ（デバ
イス制御手段）１１を混在させている。そして、このよ
うにメモリコントローラ１１を混在させたことに伴っ
て、本実施例では、サブコントローラ２５を設け、これ
により互換性の維持を図っている。

【００９０】ＣＰＵ１およびキャッシュメモリ３はＣＰ
Ｕバス５によってメモリコントローラ１１に接続されて
いる。本実施例においてはＣＰＵ１はインテル社製のＰ
ｅｎｔｉｕｍ（商標名）と呼ばれるＣＰＵを用いてい
る。このＣＰＵは、パイプライン処理等により高機能化
が図られれたＣＰＵである。これ以外に、図示しない、
バスバッファとしてインテル社製の８２４３３ＬＸ Ｌ
ＢＸがあるが本発明に直接関係しないため説明は省く。

【００９１】メモリコントローラ１１内には前記キャッ
シュメモリ３を制御するキャッシュコントローラ１３、
ＣＰＵバス５によって接続され高速に動作するＲＡＭ２
１に対して制御を行うＲＡＭコントローラ１５、ＰＣＩ
バス２３とのインターフェースを図るためのＰＣＩバス
インターフェース１９が設けられている。更に、メモリ
コントローラ１１内には、ＣＰＵ１に対してＨＯＬＤ信
号７を出力してウェイトをかけ、ＣＰＵ１の動作スピー
ドをコントロールするためのホールドウェイト制御手段
１２、ＣＰＵ１に対してＲＥＳＥＴ信号８を出力しハー
ドリセットをかけたり、ＣＰＵ１に対してＩＮＩＴ信号
９を出力してソフトリセットをかけたりするためのリセ
ットレジスタ１４が設けられている。ＲＡＭコントロー
ラ１５内に設けられたメモリ設定レジスタ１７は、第１
のアーキテクチャに準じた操作によって、ＲＡＭ２１の
メモリマッピングおよび各メモリアドレスにマッピング
されたＲＡＭ２１、ＶＲＡＭ３３、ＲＯＭ４３に対し、
リード、ライト、キャッシュの可否を設定する。メモリ
設定レジスタ１７はメモリコントローラ１１の各種設定
を行うｃｏｎｆｉｇレジスタ（図示せず）の一部であ
る。

【００９２】ＰＣＩバス２３には高速、大容量データ転
送が要求されるデバイスであるＶＲＡＭ３３、ＨＤＤ３
７が接続される。ＶＲＡＭ３３にはＣＰＵ１からの特定
のＩ／Ｏ命令に対してＶＲＡＭ３３のマッピングを切り
替えるＶＲＡＭ切替手段３５が備わっている。ＶＲＡＭ
３３のデータは図示しない表示部によって表示される。

【００９３】更に、ＰＣＩバス２３には、本第１の実施
例の要部であるサブコントローラ２５が接続されてい
る。このサブコントローラ２５は、図１に示すように、
ＣＰＵ１からのＩ／Ｏ命令を受け付けるＩ／Ｏ受付手段
３０、要因を設定するためのＳＭＩステータス２８、Ｓ
ＭＩの割り込みを発生するＳＭＩ発生手段２７、ＳＭＩ
の発生をマスクするためのＳＭＩマスク手段２９、ＰＣ
Ｉバス２３のアービトレーションを行うためのバスアー
ビタ７０、ＰＣＩバス２３とのインターフェースを図る
ＰＣＩバスインターフェース７１、リセット、スピード
切替、電源断を検出するリセット検出手段７３、スピー
ド切替検出手段７４、電源断検出手段７５、表示切替検
出手段７６を含んでいる。

【００９４】メモリコントローラ１１は前述のように第
１のアーキテクチャ用に設計されたコントローラである
から、ＣＰＵ１から発せられる第２のアーキテクチャに
準拠したＩ／Ｏ命令を受け取ることができない。よって
サブコントローラ２５内のＩ／Ｏ受付手段３０によって
Ｉ／Ｏ命令を受け取り（ＣＰＵ１の命令はメモリコント
ローラ１１を素通りすることができ、これによりＰＣＩ
バス２３、従来バス４１に接続されたデバイスが該命令
を直接受け取ることが可能である）、Ｉ／Ｏ受付手段３
０がその内容に従ってＳＭＩステータス２８に要因をセ
ットすると同時にＳＭＩ発生手段２７がＳＭＩ信号３１
によってＣＰＵ１にＳＭＩを通知する。つまり従来ハー
ドウェアロジックによって行われていた処理を、ＳＭＩ
（システムマネージメントインタラプト）と呼ばれる割
り込み処理によってＣＰＵ１に代行させる。

【００９５】一方、ＣＰＵ１からの命令が、第２のアー
キテクチャのデバイス制御手段に対して発行されたもの
である場合には、この命令は第２のデバイス制御手段に
そのまま伝えられる。第１、第２のいずれのデバイス制
御手段に対して命令が発行されたかの判断は、Ｉ／Ｏ受
付手段３０によりＣＰＵ１からの命令を解析することに
より行われる。具体的には、Ｉ／Ｏ受付手段３０に内蔵
されるデコーダ手段によりアドレスをデコード等するこ
とで判断する。

【００９６】ＰＣＩバス２３はブリッジ回路３９を介し
て、比較的低速で従来のデバイスとの互換性を持つ従来
バス４１と接続される。そして、従来バス４１にはＢＩ
ＯＳ等を格納するＲＯＭ４３、ＦＤＤ４７に接続され
る。また、従来バス４１には、キーボードコントローラ
４８、シリアルコントローラ５０を介して、各々キーボ
ード４９、ＲＳ２３２Ｃインターフェイス５２が接続さ
れる。更に、従来バス４１には、割り込みコントローラ
５４も接続される。なお、ＲＯＭ切替手段４５はＣＰＵ
１からのＩ／Ｏ命令に従ってＲＯＭのマッピングを変更
する機能を有する。

【００９７】また、キーボード４９内にはキーボード側
のコントローラであるキーボードユニットコントローラ
５５が内蔵されている。

【００９８】図２はメモリマッピングを切り替えるため
のハードウェアの構成を説明する図である。図１のＲＯ
Ｍ４３を例とすると、ＲＯＭ本体６６はハードウェア全
体を制御するシステムＢＩＯＳ、ＨＤＤ３７等の周辺機
器を個別に制御する複数の拡張ＢＩＯＳ等から構成され
る。ハードウェアの動作モードに対応して、これらのＢ
ＩＯＳのＣＰＵ１のアドレスに対する割り付けを、図１
のＲＯＭ切替手段４５によって変更する。ＣＰＵ１から
動作モード切り替えのＩ／Ｏ命令を受けると、ＲＯＭ切
替手段４５は内部のデコーダ６２、デコーダ６４をスイ
ッチ手段６０によって切り替える。具体的には、切り替
え信号によりデコーダイネーブル信号を発生させ、さら
に選択されたデコーダからＲＯＭ選択信号を発生させて
いる。なお、図１のメモリ設定レジスタ１７、ＶＲＡＭ
切替手段３５におけるメモリマップの切り替えも同様の
手法で行われる。

【００９９】図３は本第１の実施例の概念を説明する図
である。第２のアーキテクチャ用に設計されたアプリケ
ーションプログラム８０によるＩ／Ｏ命令が発生する
と、ＯＳ８２は特に意識せず命令をそのままハードウェ
ア８４に伝える。ハードウェア８４（ＢＩＯＳを含む）
ではエミュレート手段８６（図１のサブコントローラ２
５により起動されるＳＭＩに相当）が、受けた命令をハ
ード変更部分８８（図１のメモリコントローラ１１に相
当）が動作できるようにエミュレートし、ハード変更部
分８８は当初の命令に準じた動作が可能になる。このよ
うにハードウェア８４内部においてエミュレート動作を
行うと、アプリケーションプログラム８０、ＯＳ８２に
対する第２のアーキテクチャの互換性を確保できる上、
動作も高速になる。

【０１００】２．ＳＭＩ処理についての説明 次に、ＳＭＩ処理について説明する。

【０１０１】さて、本実施例では、エミュレート処理を
行うための割り込みとして、ＳＭＩと呼ばれる割り込み
を利用している。ＳＭＩはインテル社製ＣＰＵ、ＳＬ
Ｅｎｈａｎｃｅｄ４８６（商標名）、Ｐｅｎｔｉｕｍ
（商標名）等でサポートされたＳＭＭ（システムマネジ
メントモード）に移行する際の割り込みである。このＳ
ＭＩは電源制御用の特別割り込み手段として最新のイン
テル社製ＣＰＵに備えられた機能であるが、本発明で
は、それをハード変更部分の互換性維持のために利用し
たところに特徴がある。

【０１０２】即ち、従来のエミュレートシステムでは割
り込みに関してはＮＭＩを利用していた。しかし、この
ＮＭＩを用いて、第２のコンピュータシステムに第１の
デバイス制御手段を混在させるという本発明のエミュレ
ート処理を実現しようとすると、後述するように種々の
問題が生じる。一方、ＳＭＩは、電源制御用の割り込み
手段として提供されたものであり、ＣＰＵのＳＭＩ端子
にＳＭＩ信号を入力してから割り込みが終了するまでに
一定時間を要してしまうという問題がある。これは、Ｓ
ＭＩでは、ＳＭＩ信号を受け付けてからＳＩＭが終了す
るまでの間に所定の手順を踏まなければならず、この手
順を踏むための時間が必要となるからである。電源制御
用にＳＭＩを使用する場合にはこれは大きな問題となら
ないが、ＳＭＩを通常のエミユレート処理、即ち第２の
コンピュータシステム上で第１のアプリケーションプロ
グラムを動作させるというエミュレート処理に単に利用
するだけであると、アプリケーションプログラムの処理
スピードが低下する等の問題が生じる。

【０１０３】本発明者は、第２のコンピュータシステム
に第１のデバイス制御手段を混在させるという本発明の
エミュレート処理では、エミュレート処理の対象となる
ものはメモリマップの変換等の処理であり、ＳＭＩ処理
のスピード自体はそれほど問題にならない点に着目し
た。更に、後述する第２の実施例に示すようにスピード
を要するエミュレート処理と要しないエミュレート処理
とを別々に取り扱うこと等で、このスピードの問題を解
決できると考え、このＳＭＩをハード変更部のエミュレ
ート処理に利用することとしたのである。

【０１０４】次に、ＳＭＩ処理の動作の概略について説
明する。

【０１０５】（１）システムがＣＰＵに対してＳＭＩ信
号を入力すると、ＣＰＵはＳＭＩＡＣＴ＃信号（＃は”
０”レベルでアサートであることを示す）をアサートし
て、ＳＭＭ専用の物理メモリであるＳＭＲＡＭをイネー
ブルすることをシステムに通知する。

【０１０６】（２）ＣＰＵは、ＣＰＵのステート（ＣＰ
Ｕの内部レジスタの内容）を、ＳＭＲＡＭのアドレス・
ロケーション３ＦＦＦＦＨから開始してスタックのよう
に下方向にセーブ（格納）してゆく。

【０１０７】（３）ＣＰＵの制御モードがＳＭＭのプロ
セッサ環境（疑似リアルモード）に切り替わる。このＳ
ＭＭはリアルモード、プロテクトモード、仮想８６モー
ドとは別の制御用モードである。

【０１０８】（４）ＣＰＵはＳＭＲＡＭの絶対アドレス
３８０００Ｈにジャンプし、ＳＭＭハンドラを実行す
る。即ち独自の命令体系により動作するＳＭＭハンドラ
によってＳＭＩ発生要因を検出し、指定された処理を実
行する。

【０１０９】（５）ＳＭＭハンドラは、ＳＭＲＡＭから
ＣＰＵのステート（内部レジスタ内容）をリストアし、
ＳＭＩＡＣＴ＃信号をディアサートして、割り込みが行
われたプログラム（アプリケーションプログラム又はＯ
Ｓ）の実行に制御を戻すＲＳＭ命令を実行する。なお、
ＲＳＭを実行する前に、ＳＭＢＡＳＥをリロケートする
設定を行えば、次のＳＭＩ処理においてＳＭＲＡＭが配
置されるアドレス位置を変更することができる。そし
て、ＳＭＩにおいては、ＳＭＢＡＳＥのリロケートは、
ＳＭＩ処理の中でおいてのみ可能となっている。さて、
本実施例では、エミュレート処理のための割り込みとし
てＮＭＩではなく、上述のＳＭＩを利用している。その
理由は以下の通りである。

【０１１０】（１）ＣＰＵが現在どの動作モードにあっ
てもＳＭＭ内では同一の命令体系によるＳＭＭハンドラ
が使用できるため、開発が容易である。これを更に詳し
く説明すれば以下のようになる。

【０１１１】即ち、ＮＭＩでは、ＮＭＩが起動した際の
ＣＰＵの制御モード（プロテクトモード、仮想８６モー
ド、リアルモードのいずれか）で、その後のＮＭＩ処理
が行われることになる。そして、仮想８６モード、リア
ルモードでは、メモリのアドレスが１６ビット（〜１Ｍ
Ｂ）となるのに対して、プロテクトモードでは３２ビッ
ト（〜４ＧＢ）となり、当然アドレッシング方法も異な
る。従って、どの動作モードでＮＭＩ処理が行われても
プログラムが正常に動作するようにプログラムを組む必
要が生じ、プログラムの開発が困難になる。即ち、プロ
グラムの中で１６ビットから３２ビットあるいは３２ビ
ットから１６ビットにアドレッシングを変更するにはｐ
ｒｅｆｉｘを使用すればよい。しかし、各々の動作モー
ドにおいて１６ビット、３２ビットのいずれのアドレッ
シングを基本にするかをｐｒｅｆｉｘに対して設定する
必要がある。そして、このモード設定を行うには、ＣＰ
Ｕの内部レジスタのＥＦＩＡＧのＶＭビットにデータを
書き込む必要がある。しかし、このＶＭビットには特権
レベルによる保護がかかっており、最上位特権レベルで
なければこのＶＭビットにデータを書き込むことができ
ない。そして、ＮＭＩの処理を最上位の特権レベルに設
定するには、ＩＤＴ（インタラプトディスクリプタテー
ブル）のＤＰＬ値を指定する必要があり、処理が更に複
雑になる。

【０１１２】一方、ＳＭＩでは、割り込み前のＣＰＵの
制御モードに依存せず、必ず疑似リアルモードと呼ばれ
るＳＭＭモードに入り、ＳＭＭ内では同一の命令体系に
よるＳＭＭハンドラが使用できるため、上記したような
問題が全く生じないという利点がある。

【０１１３】更に、ＮＭＩには、プロテクトモード時に
ＮＭＩ処理でＩ／Ｏアクセスを行おうとすると、Ｉ／Ｏ
トラップ（ＤＭＡ、ＨＤＤ等のＩ／Ｏ）がかかってる可
能性があるため、特権レベルが最上位でないと正しくＩ
／Ｏアクセスができないという問題がある。そして、特
権レベルを最上位にするためには、上述のようにＩＤＴ
のＤＰＬ値を指定する処理が必要になる。

【０１１４】（２）また、ＮＭＩでは、割り込みスター
トのためのジャンプアドレス（割り込みに対応した処理
を行うルーチンが格納されたアドレス）が、アプリケー
ションプログラム、ＯＳ等により容易に書き替えできる
アドレス位置、例えば（０００８Ｈ〜０００ＢＨ）に格
納されている。従って、アプリケーションプログラム等
により、このアドレス位置が書き換えられてしまうと、
割り込み処理が不可能になるという問題がある。これに
対して、ＳＭＩでは、ジャンプアドレスはＣＰＵ内のレ
ジスタであるＳＭＢＡＳＥに設定される。そして、ＳＭ
Ｉが開始されるとこのＳＭＢＡＳＥにより設定された開
始アドレスにジャンプし処理が実行されることになる。
この場合、このＳＭＢＡＳＥの変更はＳＭＭからＲＳＭ
命令により復帰する際にのみ可能であり、従い、ジャン
プアドレスの変更は、ＳＭＭハンドラでなければ、つま
りＳＭＭに入っていなければ行うことができない。この
点で、ＳＩＭはＮＭＩに対して大きな優位点をもつ。こ
れを更に詳しく説明すれば以下のようになる。

【０１１５】例えば、図４（Ａ）には、リアルモード時
におけるＮＭＩ処理の動作が示され、図４（Ｂ）にはそ
のフローチャート図が示される。ＮＭＩが受け付けられ
（ステップＡ１）、ベクトル２が発生すると（ステップ
Ａ２）、メインＲＡＭ上の割り込みポインタテーブルの
０００８Ｈ〜０００ＢＨから、ベクトル２の割り込みス
タートアドレス（ジャンプアドレス）が読み出される
（ステップＡ３）。そして、戻りアドレスをメインＲＡ
Ｍ上のスタックにストアした後（ステップＡ４）、割り
込みスタートアドレスにジャンプし（ステップＡ５）、
この割り込みスタートアドレスに格納されるルーチンに
したがってＮＭＩ処理を実行することになる。なお、Ｎ
ＭＩでは、ＣＰＵのレジスタ内容についてはＳＭＩと異
なりスタックに自動的にストアされない。

【０１１６】一方、図５（Ａ）には、プロテクトモード
時におけるＮＭＩ処理の動作が示され、図５（Ｂ）には
そのフローチャート図が示される。ここで、メインＲＡ
Ｍ上に格納されるＩＤＴ（インタラプトディスクリプタ
テーブル）の先頭アドレスはＣＰＵの内部レジスタであ
るＩＤＴＲにより指定され、同じくメインＲＡＭ上に格
納されるＧＤＴ／ＬＤＴ（ディスクリプタテーブル）の
先頭アドレスはＣＰＵの内部レジスタであるＧＤＴＲ／
ＬＤＴＲにより指定される。そして、ＩＤＴには、ＮＭ
Ｉにより発生するベクトル２用のオフセット及びセレク
タが格納されており、このセレクタによりＧＤＴ／ＬＤ
Ｔに格納されるディスクリプタが指定される。そして、
このディスクリプタにより指定される上位アドレスとＩ
ＤＴ上のオフセットにより指定される下位アドレスとに
より、ＮＭＩ処理を行うルーチンが格納されるアドレ
ス、即ちエントリーポイントが指定されることになる。
プロテクトモード時の動作は以下のようになる。即ち、
ＮＭＩが受け付けられ（ステップＢ１）、ベクトル２が
発生すると（ステップＢ２）、ＩＤＴ内のセレクタによ
りＧＤＴ／ＬＤＴ内のディスクリプタが指定され、読み
出される（ステップＢ３）。次に、戻りアドレスがスタ
ックにストアされ（ステップＢ４）、ステップＢ３で読
み出されたディスクリプタ及びＩＤＴ内のオフセットに
より指定されるエントリーポイントにジャンプし、ＮＭ
Ｉ処理が実行されることになる。

【０１１７】以上の説明から理解されるように、リアル
モード時においては、割り込みスタートアドレス（ジャ
ンプアドレス）を（０００８Ｈ〜０００ＢＨ）に正しく
書きこんでおかなければ所望のアドレスからＮＭＩ処理
をスタートさせることができないが、この割り込みスタ
ートアドレスはメインＲＡＭ上に格納されておりアプリ
ケーションプログラム、ＯＳにより簡単に書き換え可能
である。そして、ＮＭＩでは割り込みスタートアドレス
の格納される位置は固定されており、この位置をアプリ
ケーションプログラム、ＯＳがアクセスできないような
位置に変更することはできない。

【０１１８】また、プロテクトモードでは、ＩＤＴ、Ｇ
ＤＴ／ＬＤＴは、ＣＰＵ内のＩＤＴＲ、ＧＤＴＲ／ＬＤ
ＴＲで指し示すアドレスに配置されており、これらのＩ
ＤＴ、ＧＤＴ／ＬＤＴ及びＩＤＴＲ、ＧＤＴＲ／ＬＤＴ
Ｒはアプリケーションプログラム、ＯＳにより自由に設
定され、また、自由に変更され得る。即ち、例えば、マ
ルチタスクが可能なＯＳであるマイクロソフト社製のＭ
Ｓ−Ｗｉｎｄｏｗｓでは、各々のタスク（ウインドウ）
で、ＩＤＴ等の値が異なる場合がある。従って、システ
ム側がエミュレート処理を行うために、このＩＤＴが格
納されている場所をアプリケーションプログラム等がア
クセスできないアドレス位置に変更しようとしても、シ
ステム側はどのようなＯＳが使用されているかを認識で
きないため、そのような変更処理は不可能である。ま
た、仮に、そのアドレス位置を変更したとしても、その
後に、アプリケーションプログラム等により該アドレス
位置が書き換えられるという事態も生じる。以上より、
ＮＭＩにより、本発明のようなエミュレート処理を実現
することはほとんど不可能である。

【０１１９】一方、ＳＭＩにおいては、電源投入又はリ
セット直後においては、ＳＭＩ処理のスタートアドレス
は、ＣＰＵの内部レジスタであるＳＭＢＡＳＥのデフォ
ルト値３８０００Ｈに固定されている。このＳＭＢＡＳ
Ｅのデフォルト値３８０００Ｈはアプリケーションプロ
グラム等により書き換えることができないものである。
即ち、この３８０００Ｈを変更するためには、ＳＭＭに
入り前述のＳＭＢＡＳＥのリロケート機能を用いなけれ
ばならない。そして、ＳＭＩは、ＳＭＩ信号というハー
ドウェア信号でのみ発生可能であるため、システム以外
のアプリケーションプログラム等がＳＭＭに入ることは
できない。従って、ＳＭＩ処理のスタートアドレスがア
プリケーションプログラム等で書き換えられることはな
く、この点において、ＳＭＩは本発明のエミュレート処
理に使用される割り込みとして最適なものである。

【０１２０】（３）ＳＭＭへの移行時にＣＰＵのステー
タス（内部レジスタ内容）がＳＭＲＡＭのステート・セ
ーブ領域にセーブされ、ＲＳＭ命令によりその内容がＣ
ＰＵの内部レジスタに自動的にリストアされる。これに
よりＣＰＵを元の状態に自動的に復帰できる。更に、こ
のステート・セーブ領域の一部のレジスタは、ＳＭＭハ
ンドラが読み出して変更し、この変更した値をＲＳＭ命
令によりＣＰＵの内部レジスタにリストアすることもで
きる。これにより、ＳＭＭハンドラにより変更した内容
をＣＰＵの内部レジスタに設定することも可能となる。

【０１２１】これに対して、ＮＭＩでは、戻りアドレス
は自動的にスタック領域にスタックされるが、内部レジ
スタ等のデータが自動的にスタックされることはない。
また、ＮＭＩでは、スタック領域に、戻りアドレス等を
スタックする場合に以下の問題がある。

【０１２２】例えば、図５（Ｃ）に示すように、スタッ
ク領域ではスタックポインタ（ＳＰ）の示すアドレスか
ら、アドレスの小さい方に向かって順次データがスタッ
クされてゆく。このスタック領域は、ＮＭＩのみなら
ず、他のプログラム等によっても使われている場合があ
る。一方、プログラムデータ領域に格納されるプログラ
ムは、図５（Ｃ）に示すようにアドレスの小さい方から
走る。この場合、もし、スタック領域とプログラムデー
タ領域との間の余裕（△Ｄ）が、４バイトよりも小さく
なった時にＮＭＩが発生すると、プログラムデータ領域
に格納されるデータが破壊される可能性がある。このよ
うなスタック領域とプログラムデータ領域の衝突は、例
えばスタックポインタ（ＳＰ）の位置を衝突が生じない
ような位置に設定することにより避けることもできる。
しかし、図５（Ｃ）に示すように、他のプログラム等に
よりスタック領域が使用され、領域間の余裕が少ない場
合にＮＭＩが発生した場合には、このような衝突の事態
を避けることはできない。

【０１２３】また、スタックポインタ（ＳＰ）は、他の
アプリケーションプログラム等で容易に書き換えること
ができ、バグ等により誤った値にスタックポインタが書
き換えられる場合もある。また、例えばＣＰＵの内部レ
ジスタに定数を書き込む手法として次のような手法が考
えられる。即ち、スタック領域をＲＯＭ等に設定し、
（ｐｏｐＡ、ｐｏｐＢ・・）等の命令によりスタック領
域として設定されたＲＯＭからデータを読み出し、これ
らのデータをＣＰＵの内部レジスタＡ、Ｂ・・・等に設
定する手法である。ここで「ｐｏｐＡ」の命令は、スタ
ック領域にスタックされたデータを読み出しＣＰＵのＡ
レジスタに書き込む命令を意味する。この命令によれ
ば、「ｍｏｖｅ」等の命令を用いた場合に比べ、プログ
ラムを簡易にできる。しかし、この手法を用いた場合に
は、スタック領域はＲＯＭに設定されている。従って、
この状態でＮＭＩによる割り込みが発生すると、ＲＯＭ
は書き込み不可のメモリであるため、戻りアドレスを書
き込めず、従って、ＮＭＩから復帰できずプログラムが
暴走するおそれがある。また、スタック領域がＲＡＭに
設定されていた場合であっても、ＮＭＩ処理によりＲＡ
Ｍに書き込まれていたデータが破壊されるおそれがあ
る。

【０１２４】これに対して、ＳＭＩでは、ＣＰＵの内部
レジスタの内容は、ＳＭＩ専用のメモリであるＳＭＲＡ
Ｍに格納されるため、上記のＮＭＩで起きた問題は生じ
ない。

【０１２５】（４）ＮＭＩ（ノンマスカブルインタラプ
ト）や通常の割り込み（ＩＮＴ）は第２のアーキテクチ
ャに対応するアプリケーションプログラムが使用してい
る場合が想定され、むやみに他の機能を割り当てること
は互換性の維持に反するのに対し、ＳＭＩは歴史が浅く
アプリケーションプログラムが使用する可能性はゼロで
ある。また、ＳＭＩはＮＭＩや通常の割り込みよりも優
先順位が高い。

【０１２６】（５）ＳＭＩが発生するとＳＭＩＡＣＴ＃
信号がＣＰＵにより出力され、ハードウェア的にＳＭＩ
ルーチンに入ったことを検出できる。このため、任意の
アドレスにＳＭＩ用のＲＡＭであるＳＭＲＡＭを配置で
きるとともに、ハードウェア的な処理をＳＭＩＡＣＴ＃
信号をトリガーにして行うこともできる。次に、図６を
用いて本第１の実施例に則したＳＭＩ処理の動作原理を
説明する。Ｓ１０で要因（Ｉ／Ｏ命令）が発生すると、
Ｓ１１でＩ／Ｏ受付手段３０がそれを受け取り、ハード
ウェアロジックによって、ＳＭＩステータス２８中の要
因レジスタに要因をセットし、Ｓ１２でＳＭＩを発生す
る。Ｓ１３でＳＭＭモードに移行し、ＳＭＭハンドラ２
６（図１参照）が要因レジスタを読み取り（要因レジス
タはすべてのＣＰＵモードからＲ／Ｗできるようマッピ
ングしておく）、要因に応じた処理を行い、Ｓ１４でＲ
ＳＭ命令によって復帰する。

【０１２７】３．サブコントローラについての説明 図７には、サブコントローラ２５内のＩ／Ｏ受付手段３
０、ＳＭＩマスク手段２９、ＳＭＩステータス２８、Ｓ
ＭＩ発生手段２７の回路構成の一例が示される。Ｉ／Ｏ
受付手段３０は、アドレスラッチデコーダ２００、タイ
ミング回路２０２、ＡＮＤ回路２０４、２０６を含む。
そして、アドレスデコーダラッチ２００にはアドレス信
号ＡＤ１５〜ＡＤ０（実際には、アドレスとデータがマ
ルチプレクサされた信号）が入力され、ＡＤ１５〜ＡＤ
０により指定されるアドレスが２００Ｈの場合に信号２
１４が”１”に、３００Ｈの場合に信号２１６が”１”
になる。また、タイミング回路２０２には、ＦＲＡＭＥ
信号、ＣＢＥ３〜０信号、ＰＣＩＣＬＫが入力され、所
定のタイミングで所定幅のＩＯＷＣ信号が出力される。
即ち、ＣＰＵからの命令がＩ／Ｏ命令であり、しかも書
き込みモードである場合にＩＯＷＣ信号は”１”とな
る。そして、このＩＯＷＣ信号と信号２１４、２１６と
によりＩＯＷ２００信号、ＩＯＷ３００信号が生成され
る。これによりＩＯＷ２００信号、ＩＯＷ３００信号
は、ＣＰＵから入力されるアドレスが各々２００Ｈ又は
３００Ｈであり、Ｉ／Ｏ書き込み命令である場合にアサ
ートされることになる。

【０１２８】ＳＭＩマスク手段２９は、マスクレジスタ
２０８及びＡＮＤ回路２１０、２１２を含む。マスクレ
ジスタ２０８は、ＳＭＩをマスクするための信号を格納
するレジスタであり、ＣＫ端子にはタイミング回路２０
２から書き込み信号２１７が入力され、この書き込み信
号２１７に基づいてＡＤ０、ＡＤ１からのデータを取り
込む。また、Ｒ端子に入力されるＰＣＩＲＳＴによりリ
セットされる。マスクレジスタ２０８の出力はＡＮＤ回
路２１０、２１２に入力され、これによりＩＯＷ２００
信号、ＩＯＷ３００信号が後段に伝わるのをマスクする
ことができる。ＳＭＩステータス２８は、論理回路２２
２〜２２８、要因レジスタ２３０、２３２、トライステ
ートバッファ２３４、２３６を含む。要因レジスタ２３
０、２３２は、Ｉ／Ｏ受付手段３０からＳＭＩマスク手
段２９を介して入力されたデータを要因データとして格
納するレジスタである。例えば、ＩＯＷ２００信号が”
１”で、マスクがかかっていない場合、即ちマスクレジ
スタ２０８の出力Ｑ０が”１”の場合には、要因レジス
タ２３０に”１”が書き込まれる。これは、ＣＰＵによ
りアドレス２００Ｈにデータ書き込み命令が発行された
という要因が設定されたことを意味する。一方、この要
因をクリアーする場合には、タイミング回路２０２の出
力信号２１８を”１”にし、ＡＤ０、ＡＤ１により”
１”のデータを書き込めばよい。本実施例によれば、要
因レジスタ２３０、２３２の各々について要因をクリア
ーすることもでき、また、全ての要因をクリアーするこ
ともできる。これらの要因レジスタ２３０、２３２の出
力２３８、２４０は、トライステートバッファ２３４、
２３６を介して、要因判別ポートからのＩＯＲＣ４０信
号により制御されて、ＰＣＩバス２３上に出力される。
また、要因レジスタ２３０、２３２の出力２３８、２４
０は、ＳＭＩ発生手段２７にも出力される。

【０１２９】ＳＭＩ発生手段２７は、論理回路２５０〜
２５４、ＳＭＩ発生レジスタ２５６を含む。このＳＭＩ
発生レジスタ２５６は、要因レジスタ２３０、２３２の
いずれか一方に要因が設定された場合に、ＳＭＩ信号３
１をアサートし、これによりＣＰＵ１に割り込みがかけ
られる。また、ＮＡＮＤ回路２２２、２２４の出力２４
２、２４４は、論理回路２５０、２５４を介してＳＭＩ
発生レジスタ２５６に入力される。これにより要因レジ
スタ２３０、２３２の要因がクリアーされた場合に、Ｓ
ＭＩ信号３１もクリアーされることになる。なお、ＳＭ
Ｉ発生レジスタ２５６のＲ端子にはＰＣＩＲＳＴ信号が
入力されリセット可能となっている。

【０１３０】以上のように、サブコントローラ２５で
は、ＣＰＵ１から対応するポートに対するＩ／Ｏ命令が
発行されると、このＩ／Ｏ命令が要因データとして要因
レジスタ２３０、２３２に格納されるとともに、ＳＭＩ
信号が発生される。次に、このＳＭＩ信号により起動さ
れたＳＭＭハンドラ（実行手段）２６が、要因判別ポー
トによりＩＯＲＣ４０信号を制御し、これらの要因デー
タを読む。そして、ＳＭＭハンドラ２６は、これらの要
因データを読み、更にＩ／Ｏアドレス２００Ｈ等のポー
トのデータを読み、詳細な要因を判断する。そして、こ
れらの要因データ、ポートに書き込まれたデータに対応
した処理を行うことになる。

【０１３１】さて、本実施例において要因レジスタに設
定される要因の種類としては、大別して次のものがあ
る。

【０１３２】要因ａ：表示モードの切替のエミュレーシ
ョン、ＲＡＭウィンドウのエミュレーション、拡張ＲＯ
Ｍ領域をＲＡＭに切替えるエミュレーション等を行うた
めのＩ／Ｏポートアクセス処理 要因ｂ：ＣＰＵのスピード切替え処理 要因ｃ：ＣＰＵのリセット（ＲＥＳＥＴ、ＩＮＩＴ）処
理 要因ｄ：電源断（あるいはパワーフェール）処理 上記要因は、図８（Ａ）に示すように、第１の要因レジ
スタ群により判別される。そして、要因ａがセットされ
た場合には、第２の要因レジスタ群により更に詳細な要
因（ｅ〜ｈ）を調べることができる。同様に、要因ｃが
セットされた場合には、第３の要因レジスタ群により更
に詳細な要因（ｉ、ｊ）を調べることができる。このよ
うに、本実施例では、要因レジスタは、第１の要因レジ
スタ群の下位に第２、第３のレジスタ群が配置されると
いうような階層構造となっており、これにより要因の検
索を高速に行うことができる。即ち、全ての要因が並列
に配列されていると、１回目の検索で全ての要因を調べ
なければならないが、本実施例では１回目の検索で４個
の要因を調べればよいので、検索を高速に行うことがで
きる。

【０１３３】また、本実施例では、図８（Ｂ）に示すよ
うに、マスクレジスタについても要因レジスタの個々の
要因に対応しており、階層構造となっている。例えば、
第１のマスクレジスタでａの要因をマスク（ＳＭＩ禁
止）すると、ｅ〜ｈの要因も全てマスクされる。一方、
第１のマスクレジスタでａの要因のみマスクを解除（Ｓ
ＭＩ許可）すると、第２のマスクレジスタで許可された
ビットに対応した要因のみがＳＭＩを発生することにな
る。

【０１３４】図９、図１０には、上記のように、要因レ
ジスタ、マスクレジスタを階層構造とした場合の回路構
成の一例が示される。また、図１１（Ａ）〜（Ｃ）に
は、リセット検出手段７３、スピード切替検出手段７
４、電源断検出手段７５の具体的回路構成の一例が示さ
れる。なお、表示切替検出手段７６については図示しな
いが、これらの検出手段と同様の構成となる。

【０１３５】ＣＰＵ１が、所定のＩ／Ｏポートにアクセ
スすると、次のようにして要因ａ及び要因ｅ〜ｈの設定
が行われ、これらの要因に基づくＳＭＩパルスが発生す
る。即ち、図９に示すように、アドレスラッチデコーダ
回路２００からのアドレスデコード信号とタイミング回
路２０２からのＩ／ＯライトパルスＩＯＷＣとがＡＮＤ
回路６２２〜６２５に入力され、要因ｅ〜ｈによるＳＭ
Ｉパルスである信号６０６〜６０９が生成される。そし
て、図１０に示すように、これらの信号６０６〜６０９
と、第２のマスクレジスタ６６１の出力とがＡＮＤ回路
６７５〜６７８に入力され、信号７０１〜７０４が生成
されると共に、これらの信号がＯＲ回路６７９に入力さ
れ要因ａによるＳＭＩパルスが生成される。これによ
り、第２のマスクレジスタ６６１を用いて要因ｅ〜ｈ毎
にマスクすることが可能となる。また、要因ｅ〜ｈのい
ずれかによるＳＭＩパルスが発生すると、要因ａによる
ＳＭＩパルスも発生する。そして、信号７０１〜７０４
は、図９に示すように、論理回路６４４〜６４７を介し
て第２の要因レジスタ群６５４〜６５７に入力され、こ
れにより要因ｅ〜ｈについての設定が行われる。一方、
図１０に示すように、要因ａによるＳＭＩパルスと第１
のマスクレジスタ６６０の出力はＡＮＤ回路６７０に入
力され、信号７０６が生成される。これにより要因ａが
マスクされると要因ｅ〜ｈについてもマスクされること
になる。そして、信号７０６は、図９に示すように、論
理回路６４０を介して第１の要因レジスタ群の１つであ
る要因レジスタ６５０に入力され、これにより要因ａの
設定が行われる。即ち、要因ｅ〜ｈが設定されると要因
ａについても設定されることになる。

【０１３６】図１１（Ｂ）において、スピード切替スイ
ッチ７３８が閉じる、あるいは開き、スピード切替処理
が開始されると、Ｄ−フリップフロップ（以下、ＤＦＦ
と呼ぶ）７４０、７４２及び論理回路７４４により、要
因ｂによるＳＭＩパルスである信号７２１が生成され
る。図１０に示すように、この信号７２１と第１のマス
クレジスタ６６０の出力はＡＮＤ回路６７１に入力さ
れ、信号７０７が生成される。即ち、要因ｂについても
マスクレジスタによりマスクすることができる。そし
て、信号７０７は、図９に示すように、論理回路６４１
を介して第１の要因レジスタ群の１つである要因レジス
タ６５１に入力され、これにより要因ｂの設定が行われ
る。

【０１３７】図１１（Ａ）において、リセットスイッチ
７３０が閉じ、ハードリセット処理が開始されると、Ｄ
ＦＦ７３２、７３６及び論理回路７３６により、要因ｉ
によるＳＭＩパルスである信号７２０が生成される。一
方、ソフトリセットについてのＩ／Ｏライト処理が行わ
れると、図９に示すように、アドレスラッチデコーダ２
００からのアドレスデコーダ信号とタイミング回路２０
２からのＩ／ＯライトパルスＩＯＷＣとにより、要因ｊ
によるＳＭＩパルスである信号６０５が生成される。図
１０に示すように、これらの信号７２０、６０５と第３
のマスクレジスタ６６２の出力はＡＮＤ回路６８０、６
８１に入力され、信号７１０、７１１が生成されると共
に、これらの信号がＯＲ回路６８２に入力され要因ｃに
よるＳＭＩパルスが生成される。これにより、第３のマ
スクレジスタ６６２を用いて、要因ｉ、ｊ毎にマスクす
ることが可能となる。また、要因ｉ、ｊのいずれかによ
るＳＭＩパルスが発生すると、要因ｃによるＳＭＩパル
スも発生する。そして、これらの信号７１０、７１１
は、図９に示すように、論理回路６４８、６４９を介し
て第３の要因レジスタ６５８、６５９に入力され、これ
により要因ｉ、ｊについての設定が行われることにな
る。一方、図１０に示すように、要因ｃによるＳＭＩパ
ルスと第１のマスクレジスタ６６０の出力はＡＮＤ回路
６７２に入力され、信号７０８が生成される。これによ
り要因ｃがマスクされると要因ｉ、ｊについてもマスク
されることになる。そして、信号７０８は、図９に示す
ように、論理回路６４２を介して第１の要因レジスタ群
の１つである要因レジスタ６５２に入力され、これによ
り要因ｃの設定が行われる。即ち、要因ｉ、ｊが設定さ
れると要因ｃについても設定されることになる。

【０１３８】図１１（Ｃ）において、電源ユニットから
のＰｏｗｅｒ−ｏｋ信号が立ち下がり、電源断処理が開
始されると、ＤＦＦ７４８、７５０及び論理回路７５２
により、要因ｄによるＳＭＩパルスである信号７２２が
生成される。図１０に示すように、この信号７２２と第
１のマスクレジスタ６６０の出力はＡＮＤ回路６７３に
入力され、信号７０９が生成される。そして、信号７０
９は、図９に示すように、論理回路６４３を介して第１
の要因レジスタ群の１つである要因レジスタ６５３に入
力され、これにより要因ｄの設定が行われる。

【０１３９】最後に、図１０に示すように、信号７０６
〜７０９はＯＲ回路６７４、論理回路６９１を介してＳ
ＭＩ発生レジスタ６９２に入力され、これによりＳＭＩ
信号３１が出力される。なお、図９に示す要因レジスタ
６５０〜６５９の要因のクリアーは、Ｉ／Ｏライトパル
スＩＯＷＣ１００、ＩＯＷＣ２００、ＩＯＷＣ３００を
ＮＡＮＤ回路６３０〜６３９を介して入力することで行
うことができる。そして、図１０に示すように、要因ａ
〜ｄについてのクリアーが行われると、信号６０１〜６
０４が入力される論理回路６９０により、ＳＭＩ発生レ
ジスタ６９２についてもクリアーされ、ＳＭＩ信号３１
がディアサートされる。更に、第１〜第３のマスクレジ
スタ６６０〜６６２へのマスクデータの設定は、マスク
書き込みのためのＩ／Ｏライトパルス信号であるＩＯＷ
Ｃ４００〜ＩＯＷＣ６００により行われることになる。

【０１４０】図１２（Ａ）、（Ｂ）には、以上の処理に
ついてのフローチャート図が示される。例えば、要因ｅ
についてのＩ／Ｏライト処理が行われると（ステップＣ
１）、マスクされていなければＳＭＩステータスに要因
ｅ及びａが共にセットされ（ステップＣ２）、これによ
りＳＭＩが発生し、ＳＭＭへ移行する（ステップＣ９、
Ｃ１０）。要因ｆ、ｇ、ｈについてのＩ／Ｏライト処理
についても同様である。また、要因ｂのスピード切替検
出処理が行われると（ステップＤ１）、マスクされてい
なければＳＭＩステータスに要因ｂが設定され（ステッ
プＤ２）、これによりＳＭＩが発生し、ＳＭＭへ移行す
る（ステップＤ９、Ｄ１０）。また、リセットスイッチ
検出処理が行われると（ステップＤ３）、マスクされて
いなければＳＭＩステータスに要因ｉ及びｃが共に設定
され（ステップＤ４）、これによりＳＭＩが発生し、Ｓ
ＭＭへ移行する（ステップＤ９、Ｄ１０）。ＣＰＵソフ
トリセット処理、電源断処理についても同様である。

【０１４１】以上のように、本実施例では、要因レジス
タを階層構造とし、各々の要因についてマスクできる構
成とすることで以下のような効果を得ることができる。
第１に、最初の要因検索は要因ａ〜ｄについてのみ行え
ばよいので、要因検索を高速化できる。第２に、階層構
造となったこれらの要因をマスクすることで、要因及び
ＳＭＩの発生について優先順位を設定することができ
る。これにより、後述するように、電源断等のシステム
の動作環境の変化についてのエミュレート処理を、Ｉ／
Ｏポートのアクセス処理のエミュレート処理よりも優先
度の高いものとすることができる。第３に、コンピュー
タシステムのモードによっては、動作させてはならない
エミュレート処理があり（例えばハイレゾ表示の場合の
ＶＲＡＭ、ＩＰＦ）、このような場合に、本実施例によ
れば、該当する要因をマスクすることで、上記エミュレ
ート処理が動作するのを防止できる。

【０１４２】図１３には、要因データの設定についての
タイミング図の一例が示される。ＦＲＡＭＥ信号がアサ
ートされＰＣＩバスアクセスサイクルが開始されると、
１クロック目でアドレスラッチデコーダ２００、タイミ
ング回路２０２によりアドレス信号ＡＤ０〜３１及びコ
マンド信号ＣＢＥ０〜３がラッチされ、ＩＲＤＹ信号が
アサートされる。すると、２クロック後に、タイミング
回路２０２により、Ｉ／ＯライトパルスＩＯＷＣ信号が
アサートされ、これにより要因レジスタに要因が設定さ
れると共に、ＳＭＩ信号３１がアサートされ、ＳＭＩ処
理が開始される。そして、ＩＲＤＹ及びＴＲＤＹ信号が
共にアサートされると、当該バスアクセスサイクルは終
了する。図１３では、次のバスアクセスサイクルにおい
て要因がクリアーされる処理が行われ、これによりＳＭ
Ｉ信号３１がディアサートされることになる。

【０１４３】４．システム全体の動作の説明 図１４、図１５には、ＳＭＭモードに入った後の本実施
例の動作についてのフローチャートが示される。まず、
ステップＥ１でＳＭＭモードに入り、ＳＭＭハンドラ２
６が起動すると、ＰＣＭＣ１１のｃｏｎｆｉｇレジスタ
をオープンし、ＰＣＭＣ１１のＤｅｔｕｒｂｏ機能を禁
止する設定をする。即ち、ホールドウェイト制御手段１
２からＣＰＵ１に対してウェイト（ＨＯＬＤ信号７）を
入れないモードにして、ＣＰＵ１を高速に動作させる。
これにより、以降のエミュレート処理においてＣＰＵ１
は最高速度で動作することになり、処理の高速化を図れ
る。ＣＰＵ１の動作スピード切替スイッチは、高速では
動作不可能なアプリケーションプログラム、あるいは、
高速動作すると不都合のあるアプリケーションプログラ
ム（例えばアクションゲーム）等のために設けられたス
イッチであるが、エミュレート処理においては、ＣＰＵ
１の動作スピードは速ければ速いほどよいので、本実施
例ではこのような設定をしている。なお、本実施例で
は、システムの動作環境を変更するものとしてＣＰＵ１
の動作スピードの変更について説明したが、本発明はこ
れに限られるものではない。例えば、このような動作環
境の変更としては、エミュレート処理の間、メーカのシ
ステム独自のＩ／Ｏポートを見えるようにする変更等、
種々のものが考えられる。即ち、エミュレート処理の間
は、ユーザの使用するアプリケーションプログラム等は
割り込みにより動作が中断されている。このため、この
間、メーカのシステム独自のＩ／Ｏポートを見えるよう
にしても、このＩ／Ｏポートがアプリケーションプログ
ラム等によりアクセスされることはない。そして、この
ようにメーカのシステム独自のＩ／Ｏポートを見えるよ
うにすることで、エミュレート処理中に使用できるＩ／
Ｏポートの数を増やすことができ、エミュレートシステ
ムの設計の自由度を高めることができる。なお、以上説
明した、エミュレート処理の間においてシステムの動作
環境を変更する手法は、第２のコンピュータシステムに
第１のデバイス制御手段を混在させるという本発明のエ
ミュレートシステムに限らず、他の手法によるエミュレ
ートシステムにも広く適用できる。また、この場合に
は、エミュレート処理に入る割り込みも、ＳＭＩに限ら
ず、ＮＭＩでもかまわない。

【０１４４】次に、ステップＥ４に示すように、ＳＭＭ
ハンドラ２６による要因レジスタ（ステータス）の読み
出し処理が行われる。次に、ステップＥ５で、読み出さ
れた要因が電源断の要因ｄであるか否かが判断される。
即ち、本実施例では、エミュレーションに入った後に処
理しなければならない要因に優先順位を設定しており、
電源断の要因を最優先の要因としている。この場合、要
因の優先度の設定は、本実施例のように物理的なレジス
タ等の並びで設定してもよいし、ソフトウェアの処理順
序等により設定してもよい。

【０１４５】このような電源断が生じた場合には、これ
を優先して処理しなければ致命的なシステムエラーにつ
ながる。そこで、本実施例では、エミュレーション処理
をマスクする手段を設けたり、要因レジスタを階層構造
とすること等により、要因間の優先順位の設定を容易に
行うことができる構成とし、電源断処理をＩ／Ｏエミュ
レート処理よりも優先するようにして、システムエラー
が生じる事態を防止している。

【０１４６】ステップＥ５で電源断の要因が検出される
とステップＥ６に移行し、ＨＤＤ等のデータの退避等の
処理が行われる。このような電源断の要因としては、例
えば携帯用のパーソナルコンピュータでは、バッテリー
の消耗による電源断が考えられる。また、電源スイッチ
をオフにした後、データを喪失しないようにシステムを
設計する場合にも、このような電源断の検出処理が必要
になる。データの退避等の処理が行われた後、ステップ
Ｅ７で電源ユニットに対して電源ＯＦＦコマンドが発行
され、システムの電源が落ちることになる。

【０１４７】次に、ステップＥ８で、リセット検出の要
因ｃが読み出され（リセット検出が電源断検出の次に優
先順位の高い要因となる）、リセットが検出されるとス
テップＥ９に移行する。ステップＥ９以降の処理につい
ては図１５に示される。まず、ステップＦ１で次の階層
の要因レジスタ（図９の要因レジスタ６５８、６５９）
が読み出される。そして、要因がｉの場合（ハードリセ
ット）はステップＦ３に、要因がｊの場合にはステップ
Ｆ９に移行する。

【０１４８】ハードリセットの場合は、システム全体が
初期化されることになるため、ＨＤＤ等のデータを退避
する処理が行われる（ステップＦ３）。その後、キャッ
シュメモリ上のデータをＷＢＩＮＶＤコマンドでキャッ
シュフラッシュしデータを退避する処理が行われる（ス
テップＦ４）。ＢＡＳＩＣのウォームブートでは、ハー
ドリセット時にも、メインＲＡＭ上のデータが保存され
ていなければならないが、ライトバックキャッシュ（Ｃ
ＰＵから書き込み命令があった場合にキャッシュメモリ
の中だけを書き換えて、メインＲＡＭ上のデータを書き
換えないメモリ）を使用しているシステムでは、ハード
リセットをかけると、キャッシュのライトバックができ
なくなり、ウォームブートが不可能になるという問題が
ある。更に、ＨＤＤ等の装置内にライトバックキャッシ
ュメモリを使用する場合もあり、本実施例では、このよ
うな問題を解決するためにステップＦ４に示すような処
理を行っている。そして、次に、ステップＦ５でリセッ
トレジスタ１４にＲＥＳＥＴコマンドを設定した後、Ｐ
ＣＭＣ１１のＣｏｎｆｉｇレジスタをクローズしＲＭＳ
を発行すると、ＣＰＵ１に対してＲＥＳＥＴ信号８が出
力される（ステップＦ６〜Ｆ８）。

【０１４９】一方、ソフトリセットは、Ｉ／Ｏポート
（ＦＯＨ）に対するライト動作により行われる。第１の
コンピュータシステムでは、キーボードコントローラに
同様のポートがあるが別ポートになっており、ＰＣＭＣ
１１のリセットレジスタ１４の機能を利用してない。本
実施例では、ＰＣＭＣの機能を利用するため、ソフトリ
セットについてもＳＭＩによりエミュレート処理を行っ
ている。さて、ソフトリセットの場合には、ＣＰＵ１の
みを初期化すればよいので、データの退避処理は必要な
く、ステップＦ９でリセットレジスタ１４にＩＮＩＴコ
マンドを設定される。そして、ＰＣＭＣ１１のＣｏｎｆ
ｉｇレジスタをクローズしＲＭＳを発行すると、ＣＰＵ
１に対してＩＮＩＴ信号９が出力されることになる（ス
テップＦ１０〜Ｆ１２）。

【０１５０】図１４の説明に戻る。リセット検出の要因
ｃの読み出し後、スピード切替の要因ｄが読み出され、
スピード切替が検出されるとステップＥ１７に移行す
る。そして、スピードスイッチの状態が読み出され、低
速に設定されていた場合にはステップＥ１８に移行し、
ＰＣＭＣ１１のＤｅｔｕｒｂｏを許可する処理（ＣＰＵ
１にウェイトを入れ、低速にする処理）が行われる。一
方、高速に設定された場合にはそのままステップＥ１９
に移行し、ＲＳＭ命令により復帰する。

【０１５１】ステップＥ５、Ｅ８、Ｅ１０で、電源断等
の動作環境に変化がなかった場合に初めて、ステップＥ
１１に示すようにＩ／Ｏポートライトについての要因ａ
が読み出される。そして、要因ａがセットされていた場
合には、次の階層の要因レジスタ、即ち図９の要因レジ
スタ６５４〜６５７から要因ｅ〜ｈが読み出される。そ
して、セットされた要因に基づくエミュレート処理が行
われる（ステップＥ１３〜Ｅ１６）。次に、ステップＥ
１７に移行し、スピードスイッチの状態が読み出され
る。これは、ステップＥ２、Ｅ３によりＣＰＵ１が高速
動作の状態になっているため、これをスピードスイッチ
により設定された状態に戻すために必要な処理である。

【０１５２】さて、本実施例では、外部スイッチの切替
を、電源断検出手段７５、リセット検出手段７３、スピ
ード切替検出手段７４、表示切替検出手段７６により検
出し、この検出結果に基づいて電源断処理、リセット処
理、スピード切替処理、表示モード切替処理についての
エミュレート処理を実行している。従来においては、図
５４に示すコントローラ５０７が、これらの外部スイッ
チの切り替えに関する外部入力端子を有しており、従っ
て、これらの外部スイッチの切り替えに関するエミュレ
ーション処理を行う必要はなかった。これに対して、第
１のデバイス制御手段であるＰＣＭＣ１１はこのような
外部入力端子を有していない。従って、本実施例のよう
に、第２のコンピュータシステムに第１のデバイス制御
手段を混在させるエミュレートシステムにおいては、こ
れらの外部スイッチ切り替えに関してエミュレート処理
を行う必要が生じる。即ち、第２のデバイス制御手段で
はサポートされていたが、第１のデバイス制御手段では
サポートされていない外部入力があった場合に、これら
の外部入力をエミュレートする手法が必要になるのであ
る。本実施例では、このエミュレート処理を実現するた
めに、まず、サブコントローラ内に検出手段（検出手段
はどこに配置してもかまわない）を設け、この検出結果
に基づいて要因を設定し、ＳＭＩハンドラ等によりこの
要因に対応した処理を行わせる。即ち、第２のデバイス
制御手段の機能を利用してこれらの電源断等の処理を実
行できるように、エミュレート処理を行うのである。こ
のような外部スイッチの切替に関するエミュレート処理
は、単に第２のコンピュータシステム上で第１のプログ
ラムを動作させることを目的とする従来のエミュレート
処理においては全く考慮されていなかった処理であり、
第１のコンピュータシステムに第２のデバイス制御手段
を混在させることを目的とする本実施例のエミュレート
処理においてのみ考慮される処理である。

【０１５３】なお、このような外部スイッチ切替に対す
るエミュレート処理としては、例えば携帯用のパーソナ
ルコンピュータ等における表示ユニットのコントラスト
調整、明るさ調整のスイッチ等が考えられる。

【０１５４】また、本発明のエミュレート処理の対象と
なるのは、このような外部スイッチの切り替えに関する
ものに限られるものではない。即ち、第１のコンピュー
タシステムに第２のデバイス制御手段を混在させた場合
において、第１のコンピュータシステムではサポートさ
れていた外部入力が第２のデバイス制御手段に存在しな
い場合には、この外部入力に関して本発明のエミュレー
ト処理を適用できる。例えばブリッジ回路３９を置き換
えて第１のアーキテクチャのデバイス制御手段を採用し
た場合において、ブリッジ回路３９でサポートされてい
たが第１のデバイス制御手段でサポートされていない外
部入力が存在する場合には、この外部入力に関して本発
明のエミュレート処理を適用できることになる。

【０１５５】なお、このような外部入力としては、上記
実施例で説明した外部スイッチからの入力のみならず、
例えばサブＣＰＵ、コントロールデバイス、温度検出端
子からの外部入力等、種々のものが考えられる。

【０１５６】次に、Ｉ／Ｏライトのエミュレート処理の
動作について図１６、図１７（Ａ）〜（Ｃ）を用いて説
明する。Ｉ／Ｏアドレス３００Ｈは第１の表示モード
（標準解像度）と第２の表示モード（高解像度）をハー
ドウェア的に切り替える命令を出すポートである。な
お、表示モードの切替の検出は、サブコントローラ２５
内の表示切替検出手段７６により行う。

【０１５７】図１６のステップＳ２０でＩ／Ｏアドレス
３００Ｈに表示モードを切り替える命令が出力される
と、図１７（Ｂ）、（Ｃ）で示される表示モード１ある
いは表示モード２のメモリマップのようにＲＡＭ２１、
ＶＲＡＭ３３、ＲＯＭ４３のマッピングをする動作に入
る。ステップＳ２１で、ＶＲＡＭ切替手段３５およびＲ
ＯＭ切替手段４５は従来と同様にＣＰＵ１のＩ／Ｏ命令
を直接受け取り、それぞれＶＲＡＭ３３、ＲＯＭ４３の
マッピングを切り替える。さらにサブコントローラ２５
がＩ／Ｏ受付手段３０によって命令を受け、ＳＭＩステ
ータス２８に表示モード切り替えを示す要因をハードウ
ェア的にセットし、ＳＭＩを発生する。ステップＳ２６
でＳＭＭに移行し、ステップＳ２７でＳＭＭハンドラ２
６がＳＭＩステータス２８を読み取り、表示モード切り
替えの動作に入る。

【０１５８】ここで図１７（Ａ）〜（Ｃ）により表示モ
ード１、表示モード２のメモリマップ、およびそれに対
応するメモリコントローラ１１（ＰＣＭＣ）のメモリ設
定レジスタ１７（ＰＣＭＣに対し各種設定を行うｃｏｎ
ｆｉｇレジスタの一部である）について説明する。第２
のアーキテクチャにおいては、表示モード１と２によっ
てメモリアドレスの０Ｈ〜１０００００Ｈ番地までが図
１７（Ｂ）、（Ｃ）のように大きく変化する。図１７
（Ａ）にはメモリ設定レジスタ１７のメモリ設定部分に
対応するレジスタが示されており、左側が表示モード１
に対応した設定、右側が表示モード２に対応した設定で
ある。図１７（Ｂ）、（Ｃ）において、ＲＡＭは図１の
ＲＡＭ２１に、Ｇ−ＶＲＡＭ（グラフィックＶＲＡＭ）
とＴ−ＶＲＡＭ（テキストＶＲＡＭ）を合わせたものが
ＶＲＡＭ３３に、ＲＯＭがＲＯＭ４３に相当している。
表示モード１の０Ｈ〜Ａ００００ＨにはＲＡＭがあり、
メモリ設定レジスタにはＲＡＭに対応してＣ（キャッシ
ュ）、Ｗ（ライト）、Ｒ（リード）を可能とするフラグ
が立てられる。（ＲＡＭコントローラ１５はＷ、Ｒを設
定したメモリアドレス＝ＲＡＭと判断し自動的にデコー
ドしてＲＡＭ２１を割り付ける機能も有している） Ａ００００〜Ｃ００００ＨとＥ００００〜Ｅ８０００Ｈ
はＶＲＡＭが４プレーン分、割り当てられており、メモ
リ設定レジスタ１７でＰＣＩバス２３へのアクセスを指
定することにより、あらかじめ表示モード１のマッピン
グに切り替えられたＶＲＡＭ３３にアドレスする。Ｃ０
０００〜Ｅ００００Ｈ、Ｅ８０００〜１０００００Ｈの
ＲＯＭにもメモリ設定レジスタ１７でＰＣＩバス２３へ
のアクセスが指定され、ＲＯＭ４３がアドレスされる。
表示モード２においても各ＲＡＭ、ＶＲＡＭ、ＲＯＭの
アドレスに対応してメモリ設定レジスタ１７の設定を行
う。

【０１５９】なおモード２のＧ−ＶＲＡＭは高解像度分
の容量を確保するため４プレーンがバンク切り替え方式
となっているが、デコーダと共にバンク切り替え制御手
段を設けることにより、支障なくアクセスが可能であ
る。

【０１６０】図１６の説明に戻る。ステップＳ２８でＣ
ＰＵ１がＰＣＭＣのｃｏｎｆｉｇレジスタをＯｐｅｎ
し、ステップＳ２９で表示モード１あるいは表示モード
２の状態にセットする（図では状態Ａ）。ステップＳ３
０でｃｏｎｆｉｇレジスタをＣｌｏｓｅし、ステップＳ
３７でＲＳＭ命令を発行し、ＳＭＭを抜ける。以上によ
って （１）ＶＲＡＭ切替手段３５によってＶＲＡＭ３３のマ
ッピング変更 （２）ＲＯＭ切替手段４５によってＲＯＭ４３のマッピ
ング変更 （３）メモリコントローラ１１によって、ＲＡＭ２１の
マッピングの変更と、メモリアドレスに対する設定の変
更が実行され、Ｉ／Ｏ命令に対して第２のアーキテクチ
ャに対応した結果が得られることになる。

【０１６１】以上に説明したＩ／Ｏ命令の他のＩ／Ｏ命
令についても同様の手法でエミュレートできることは明
らかである。従ってメモリコントローラ１１（ＰＣＭ
Ｃ）のように第２のアーキテクチャのＩ／Ｏ命令をサポ
ートしないデバイス制御手段を使用したシステムであっ
ても、サブコントローラ２５によって命令を受け、ＳＭ
Ｉによって対応する制御を行えば、十分に第２のアーキ
テクチャの互換性を維持することができる。

【０１６２】以上のように、本第１の実施例によれば、
第１のアーキテクチャの設計思想に沿ったデバイス制御
手段を、他のアーキテクチャのコンピュータシステムに
転用することが可能になり、しかもエミュレート処理の
多くがハードウェアロジックによって行われるため、非
常に高速な処理が可能になる。

【０１６３】さらにサブコントローラがＰＣＩバスに接
続されているため、中速のデバイスで回路が実現でき、
ＣＰＵからメモリコントローラ（他の機能のコントロー
ラも同様）へ供給される信号の遅延を増加させることも
ない。よってメモリコントローラ本体の機能をフルに利
用することが可能となる。

【０１６４】５．バスアービタの説明 次に、バスアービタ７０について説明する。バスアービ
タ７０では、ＰＣＩバス２３へのアクセス権の決定処理
（アービトレーション）が行われる。この決定処理は、
メモリコントローラ１１及びＰＣＩ上のバスマスタ（Ｈ
ＤＤ３７）及びブリッジ回路３９からのリクエスト信号
であるＲＥＱ−ＣＰＵ、ＲＥＱ−ＰＣＩ、ＲＥＱ−ＢＲ
Ｇを受け取ると共に、許可信号であるＧＮＴ−ＣＰＵ、
ＧＮＴ−ＰＣＩ、ＧＮＴ−ＢＲＧをこれらに出力するこ
とにより行われる。

【０１６５】ＳＭＩ処理の際には、ＣＰＵ１のＰＣＩバ
ス２３へのバスアクセス権の優先順位を高めることが望
ましい。そのようにしないと、例えばＳＭＩ処理の際に
ＨＤＤ３７等によりＰＣＩバス２３がアクセスされた場
合に、バスアクセス権がＣＰＵ１からＨＤＤ３７等に移
行してしまい、エミュレート処理の速度が低下してしま
うおそれがあるからである。このようにＳＭＩ処理の際
のＣＰＵ１のバスアクセス権の優先順位を高める手法と
して例えば次の２つの手法が考えられる。

【０１６６】第１の手法は、図１８に示すように、バス
アービター７０に入力されるＲＥＱ−ＢＲＧ、ＲＥＱ−
ＰＣＩを、論理回路７６０、７６２を用いてＳＭＩ信号
によりマスクする手法である。これによりＲＥＱ−ＢＲ
Ｇ、ＲＥＱ−ＰＣＩはバスアービタ７０により受け付け
られず、ＣＰＵ１からのＲＥＱ−ＣＰＵが優先されるこ
とになる。この場合、ＳＭＩ信号３１を直接に論理回路
７６０、７６２に入力してもよいし、ＳＭＩ処理の際に
ＳＭＭハンドラ２６により所定のレジスタに値をセット
して、このレジスタの出力を論理回路７６０、７６２に
入力してもよい。このようにすれば、ソフトウェアによ
りアービトレーションの優先順位を変更するタイミング
を制御する等の処理が可能となる。

【０１６７】第２の手法によるバスアービタ７０は、図
１９に示すように論理回路７７２〜７９０、ＤＦＦ７９
２〜７９６を含み、図２０にはこの回路の状態遷移図が
示される。この状態遷移図に示すように、この回路には
ＩＤＬＥ、Ｓ１、Ｓ２、Ｓ３の４つの状態がある。ＩＤ
ＬＥ状態は、ＰＣＩＲＳＴによるリセット直後の状態で
あり、ＲＥＱ−ＢＲＧ、ＲＥＱ−ＰＣＩ、ＲＥＱ−ＣＰ
Ｕ、ＧＮＴ−ＢＲＧ、ＧＮＴ−ＰＣＩ、ＧＮＴ−ＣＰＵ
は全て”１”になっている。そして、Ｓ１、Ｓ２、Ｓ３
は、各々、ＲＥＱ−ＢＲＧ＝０、ＲＥＱ−ＰＣＩ＝０、
ＲＥＱ−ＣＰＵ＝０の場合に、ＧＮＴ−ＢＲＧ＝０、Ｇ
ＮＴ−ＰＣＩ＝０、ＧＮＴ−ＣＰＵ＝０を返すという状
態を表す。本実施例では、ＳＭＩ信号（上記のようにＳ
ＭＭハンドラ２６によりレジスタをセットして処理を行
ってもよい）により、優先順位を次のように変化させ
る。即ち、ＳＭＩ＝１（ディアサート）の場合、優先順
位はＲＥＱ−ＢＲＧ、ＲＥＱ−ＰＣＩ、ＲＥＱ−ＣＰＵ
の順になり、ＲＥＱ−ＢＲＧの優先順位が一番高い。こ
れに対して、ＳＭＩ＝０（アサート）になると、優先順
位はＲＥＱ−ＣＰＵ、ＲＥＱ−ＢＲＧ、ＲＥＱ−ＰＣＩ
の順になり、ＲＥＱ−ＣＰＵの優先順位が一番高くな
る。例えば、図２０の＃８に示すように、ＳＭＩ＝０の
場合はＲＥＱ−ＣＰＵが最優先となるため、ＲＥＱ−Ｃ
ＰＵ＝０であればすぐにＳ３に状態が遷移する。そし
て、ＲＥＱ−ＣＰＵ＝０である限りにおいてＧＮＴ−Ｃ
ＰＵ＝０となる（＃１２）。即ち、ＣＰＵ１のバスアク
セスが許可される。そして、ＲＥＱ−ＣＰＵ＝１となる
と（＃９）、ＩＤＬＥ状態に戻る。一方、ＳＭＩ＝１の
場合（＃７）は、優先順位は通常通りＢＲＧ、ＰＣＩ、
ＣＰＵの順になるので、ＲＥＱ−ＢＲＧ＝ＲＥＱ−ＰＣ
Ｉ＝１で、かつ、ＲＥＱ−ＣＰＵ＝０の場合に限り、Ｓ
３状態に移行する。

【０１６８】Ｓ２状態への以降は次に様になる。即ち、
ＳＭＩ＝０の場合（＃６）には、ＲＥＱ−ＣＰＵの優先
順位が最も高くなるため、ＲＥＱ−ＰＣＩ＝０であって
も、ＲＥＱ−ＣＰＵ及びＲＥＱ−ＢＲＧが共に１でない
限りＳ２に移行しない。Ｓ２に移行した場合には、ＧＮ
Ｔ−ＰＣＩ＝０とする。一方、ＳＭＩ＝１の場合（＃
５）には、通常の優先順位となるため、ＲＥＱ−ＢＲＧ
＝１で、かつ、ＲＥＱ−ＰＣＩ＝０であれば、ＲＥＱ−
ＣＰＵの値に無関係にＳ２状態に移行する。Ｓ１状態へ
の移行も、上記と全く同様になる。

【０１６９】なお、バスアービタ７０は、ブリッジ回路
３９に内蔵させてもよい。

【０１７０】６．電源投入又はリセット直後のＳＭＭ領
域の変更処理 ＳＭＩ処理においては、電源投入又はリセット直後、Ｂ
ＩＯＳにより、ＳＭＩ処理用プログラムがＲＡＭ上のＳ
ＭＭ領域にロードされる。Ｐｅｎｔｉｕｍ等では、初期
状態（電源投入又はリセット直後）では、ＳＭＩ処理プ
ログラムがロードされるＳＭＭ領域のアドレスはＳＭＢ
ＡＳＥのデフォルト値である３８０００Ｈに固定されて
いる。この領域は、メインＲＡＭ上の領域であるため、
アプリケーションプログラムがロードされない領域にＳ
ＭＭのアドレス位置を変更する必要がある。但し、別の
メモリデバイスを用意し、３８０００Ｈに対応する領域
に裏ＲＡＭを設けバンク切替を行えばその必要はない
が、このように別のメモリデバイスを用意することはコ
スト等の面で問題がある。そこで、本実施例では、例え
ばＶＲＡＭ（ＡＯＯＯＯＨ〜ＢＦＦＦＦＨ）領域の中の
６４Ｋバイトの領域にＳＭＭのアドレス位置を変更す
る。このアドレス位置は、通常動作の際には、図２１
（Ａ）に示すようにＰＣＩバス２３上のＶＲＡＭの裏の
領域となって隠れており、従って、アプリケーションプ
ログラムはアクセスすることはできない。これに対し
て、図２１（Ｂ）に示すように、ＳＭＭに移行した際に
は、ＳＭＩＡＣＴ＃を受け取ったＰＣＭＣ１１が、ＶＲ
ＡＭの領域をＲＡＭの領域に変更する。従って、この領
域（Ａ００００〜Ｂ００００）がＳＭＲＡＭのアドレス
位置になるように設定すれば、アプリケーションプログ
ラムがロードされない領域にＳＭＲＡＭのアドレス位置
を設定することができ、かつ、ＲＡＭ上にロードされた
ＳＭＩ処理用プログラムによりＳＭＩ処理を正常に動作
させることが可能となる。このアドレス位置の変更は次
のような手順で行われる。

【０１７１】（１）電源投入又はリセット後、ＢＩＯＳ
がメインＲＡＭの３８０００ＨにＳＭＢＡＳＥリロケー
ト用のハンドラをロードする。この時、ＢＩＯＳは、Ｖ
ＲＡＭをバンク切り替えし、ＶＲＡＭの裏ＲＡＭにＳＭ
Ｍハンドラをロードする。

【０１７２】（２）次に、ダミーのＳＭＩを発生する。
このダミーのＳＭＩは、ＳＭＩ発生の要因となる適当な
Ｉ／Ｏライト命令を実行することで発生される。そし
て、このダミーのＳＭＩでは、ＣＰＵ内のＳＭＢＡＳＥ
のデフォルト値にしたがって、３８０００Ｈにジャンプ
する。そして、上記（１）で３８０００Ｈにロードされ
たＳＭＭハンドラによって、ＳＭＢＡＳＥのリロケーシ
ョン機能を用い、ＶＲＡＭからＳＭＭが開始されるよう
にＳＭＢＡＳＥの設定をＲＳＭ時に書き換える。

【０１７３】（３）その後のＳＭＩは、ＳＭＢＡＳＥに
設定されたＶＲＡＭのアドレスから処理をスタートす
る。ＶＲＡＭ領域には通常ＶＲＡＭが出ているが、ＳＭ
Ｉ発生と同時にバンク切り替えが行われ、ＳＭＲＡＭが
出た状態となる。これによりＳＭＩ処理を開始すること
が可能となる。

【０１７４】上記（２）において、ダミーのＳＭＩを発
生する理由は、ＳＭＲＡＭが設定されるアドレス位置変
更のためには、ＳＭＩ処理に入り、ＳＭＩのＳＭＢＡＳ
Ｅのリロケーション機能を利用しなければならないから
である。即ち、このアドレス位置変更は、ＮＭＩの場合
と異なり、アプリケーションプログラム等がこれを行う
ことはできない。また、アドレス位置変更後は、ＳＭＲ
ＡＭはＶＲＡＭの裏にあるため、ＳＭＲＡＭのデータが
アプリケーションプログラム等により書き換えられるこ
とはない。

【０１７５】さて、以上のような手順を踏んだ後、初め
て本来のＳＭＩ処理の受付が可能となる。逆に、このよ
うな手順を踏む前に、別のＳＭＩ処理が実行されると、
システムが誤動作するおそれがある。

【０１７６】そこで、本実施例では、ＳＭＩのマスク機
能を持たせ、即ち前述のようにＳＭＩマスク手段２９を
設けて、このような誤動作が生じるのを防止している。
即ち、電源投入又はリセット後、本来のＳＭＩ処理の正
常な受付が可能になるまでの間、ＳＭＩが発生しないよ
うに（あるいは要因が設定されないように）、ＳＭＩの
発生をマスクしている。

【０１７７】なお、図２１（Ｃ）には、ＮＭＩによりエ
ミュレート処理を行う場合のメモリマップが示される。
同図に示すようにＮＭＩ処理用のプログラムは、ＢＩＯ
Ｓの管理下に置かれなければなく、また、アプリケーシ
ョンプログラムがロードされない領域に置かれなければ
ならないため、ＢＩＯＳ領域に格納される。このＢＩＯ
Ｓ領域は、その領域の大きさも小さく、他のプログラム
が格納されているため、空き領域が少ない。従って、Ｎ
ＭＩを使用してエミュレート処理を行おうとすると、そ
れに使用されるプログラムの大きさは限られたものにな
る。これに対して、ＳＭＩを使用する場合は、ＳＭＩ処
理用のプログラムは十分な空き領域を有するＳＭＲＡＭ
上に格納されるため、このような問題は起きず、従って
長いプログラムであっても格納でき、複雑なエミュレー
ト処理も可能となる。また、ＮＭＩでは、ＮＭＩ用の割
り込みベクターが、図２１（Ｃ）に示すようにメインＲ
ＡＭ上にあり、これがアプリケーションプログラム等に
より自由に書き換えられてしまうと、ＮＭＩ処理開始が
不能になるという問題がある。これに対して、ＳＭＩで
は、電源投入後等には、ＳＭＲＡＭのアドレス位置は３
８０００Ｈに固定されており、また、このアドレス位置
を変更するには、ＳＭＩ処理に入らなければ不可能であ
る。従って、アプリケーションプログラム等により、Ｓ
ＭＲＡＭ領域のアドレス位置が変更されることもなく、
また、ＳＭＲＡＭ領域を図２１（Ａ）、（Ｂ）に示すよ
うにアプリケーションプログラム等のアクセスできない
領域に設定できる。この結果、安全性の非常に高いエミ
ュレート処理を実現できる。更に、ＮＭＩにおいては、
戻りアドレスはメインＲＡＭ上のスタック領域に置か
れ、このため、アプリケーションプログラム等によりこ
の戻りアドレスが書き換えられるおそれがある。これに
対して、ＳＭＩでは、戻りアドレス及びＣＰＵの内部レ
ジスタの内容は、ＳＭＲＡＭ領域に退避（スタック）さ
れ、これがアプリケーションプログラム等により書き換
えられることがないという利点を持っている。

【０１７８】７．その他 ＰＣＭＣ１１を第２のコンピュータシステムに混在させ
るにあたり、本実施例のサブコントローラ２５は次のよ
うな制御も行っている。例えば、ＰＣＭＣ１１はライト
バッファと呼ばれる機能を有している。これは、例えば
ＣＰＵ１の命令が８ビット幅であり、ＶＲＡＭ３３にお
けるデータ幅が３２ビット幅であった場合に、このライ
トバッファが、ＣＰＵ１からの命令を例えば４回蓄積
し、この蓄積されたデータを一度にＶＲＡＭ３３に出力
するための機能である。さて、ＰＣＭＣ１１はこのよう
な機能を有しているが、本実施例では、バスのアービト
レーションはバスアービタ７０により行われている。そ
して、このライトバッファを利用する場合、ライトバッ
ファに蓄積されたデータが全て排出される前に、バスの
アクセス権が他のデバイスに移行されるのを防止する必
要がある。このため、本実施例では、サブコントローラ
２５により、ＰＣＭＣ１１内のライトバッファのデータ
排出を制御し、上記問題を解決している。本実施例で
は、この他にも、例えば上限レジスタ、サイドバンド信
号等のＰＣＭＣ１１の機能もサポートし、ＰＣＭＣ１１
を第２のコンピュータシステムに混在させた場合の互換
性を維持している。 （第２の実施例）第１の実施例は、第２のコンピュータ
システムに混在させる第１のデバイス制御手段としてＰ
ＣＭＣ１１を例に取り説明を行った。しかし、混在させ
る第１のデバイス制御手段はこれに限られない。例え
ば、これ以外にも、ブリッジ回路３９についても標準品
である第１のデバイス制御手段を使用することができ
る。そして、ブリッジ回路３９について第１のデバイス
制御手段を使用した場合には、これにともないキーボー
ドコントローラ４８、シリアルコントローラ５０等のデ
バイス制御手段も、第１のアーキテクチャのものを使用
する必要が生じる。以下に説明する第２〜第５の実施例
は、これらのデバイス制御手段を混在させた場合の、Ｉ
／Ｏ命令の変換のエミュレーションについて説明する実
施例である。

【０１７９】さて、前述したようにＳＭＩは、本来は、
電源制御用の割り込みとして提供されたものであり、動
作スピードの面では問題がある。そこで、本発明者は、
この動作スピードの問題を解決すべく、命令の種類に応
じて次に述べる４種類の変換方式を使い分けることとし
た。

【０１８０】１．第１の変換方式 第１の変換方式は、命令の種類が、Ｉ／Ｏ書き込み命令
であり処理を高速に行わなければならない命令である場
合に採用される変換方式である。以下、この変換方式を
図２２に示すフローチャートに基づいて説明する。

【０１８１】まず、ステップＡ１に示すように、ＣＰＵ
により第２のアーキテクチャに適合したＩ／Ｏ書き込み
命令が発行されると、ステップＡ２に示すようにＣＰＵ
のバスへのアクセスが終了、禁止される。次に、ステッ
プＡ３に示すように本発明の要部であるサブコントロー
ラがバスマスターとしてバスを占有する。なお、この場
合のサブコントローラの構成は、上記第１の実施例にお
けるサブコントローラと異なるが、その構成の詳細につ
いては後述する。

【０１８２】次に、ステップＡ４に示すように、サブコ
ントローラにより、変換されたＩ／Ｏ書き込み命令が実
行される。この場合のＩ／Ｏ書き込み命令の変換は例え
ばサブコントローラに内蔵された命令変換手段により行
われる。具体的には、この命令変換手段が、ＣＰＵによ
り発行されたＩ／Ｏ書き込み命令（Ｉ／Ｏアドレス、デ
ータ、バスイネーブル等）を格納（ラッチ）し、この格
納したＩ／Ｏ書き込み命令を第１のアーキテクチャに適
合するように変換する。そして、この変換されたＩ／Ｏ
書き込み命令が第１のアーキテクチャのデバイス制御手
段、デバイスに発行させることになる。

【０１８３】なお、第１のアーキテクチャと第２のアー
キテクチャとではＩ／Ｏ命令の形態が異なっており、１
回のＩ／Ｏ命令では、エミュレート処理を完全に終了で
きない場合がある。例えば、第２のアーキテクチャでは
１つのＩ／Ｏ（ポート）アドレスに割り当てられるＩ／
Ｏ命令が、第１のアーキテクチャでは２つのＩ／Ｏアド
レスに割り当てられている場合がある。このような場合
には、ステップＡ４に示すようにして、１又は複数回の
Ｉ／Ｏ書き込み命令（又はＩ／Ｏ読み出し命令）が実行
されることになる。

【０１８４】最後に、ステップＡ６に示すようにバスが
解放され、Ｉ／Ｏ書き込みが終了する。

【０１８５】このように第１の変換方式によれば、ＣＰ
Ｕから発行された第２のアーキテクチャに適合したＩ／
Ｏ書き込み命令を第１のアーキテクチャに適合するよう
に変換して命令の対象となるデバイス制御手段、デバイ
スに発行することが可能となる。そして、この方式にお
けるエミュレート処理は全てハードウェアロジックによ
り行われるため、高速性が要求される処理に最適なもの
となる。

【０１８６】２．第２の変換方式 第２の変換方式は、命令の種類が、Ｉ／Ｏ書き込み命令
であり、例えばＩ／Ｏ読み出し命令が更に必要である場
合等の処理が大変複雑な場合に採用される変換方式であ
る。このような場合には、第１の変換方式によるとサブ
コントローラ等の回路が非常に大規模化、複雑化してし
まうため、図２３のフローチャートに示すようなＳＭＩ
処理を用いた第２の変換方式を採用することになる。

【０１８７】まず、ステップＢ１に示すように、ＣＰＵ
により第２のアーキテクチャに適合したＩ／Ｏ書き込み
命令が発行されると、ステップＢ２に示すように、この
Ｉ／Ｏ書き込み命令（Ｉ／Ｏアドレス、Ｉ／Ｏデータ、
バスイネーブル等）が格納（ラッチ）される。また、ス
テップＢ３に示すようにサブコントローラによりＳＭＩ
信号が発生され、ステップＢ５以降のＳＭＩ処理が開始
される。なお、この場合のＳＭＩ信号の発生は、ＣＰＵ
が次のＩ／Ｏ命令サイクルに移行する前に行われる。

【０１８８】次に、ステップＢ６では、格納されたＩ／
Ｏ書き込み命令が解析される。そして、この解析結果に
基づいた所定の処理、即ち変換されたＩ／Ｏ書き込み命
令の実行（ステップＢ８）、あるいは、場合によっては
Ｉ／Ｏ読み出し命令の実行（ステップＢ７）等の処理が
行われる。その後、ステップＢ９のＲＳＭ命令によりＳ
ＭＩ処理を終了する。

【０１８９】このように第２の変換方式によれば、Ｉ／
Ｏ命令に応じた処理が、独自の命令体系で動作するＳＭ
Ｍハンドラにより実行される。従って、第１、第２のア
ーキテクチャ間でのＩ／Ｏ命令の変換が非常に複雑であ
る場合等に特に有効な変換方式となる。

【０１９０】３．第３の変換方式 第３の変換方式は、命令の種類が、Ｉ／Ｏ読み出し命令
であり処理を高速に行わなければならない命令である場
合に採用される変換方式である。以下、この変換方式を
図２４に示すフローチャートに基づいて説明する。

【０１９１】まず、ステップＣ１に示すように、ＣＰＵ
により第２のアーキテクチャに適合したＩ／Ｏ読み出し
命令が発行されると、ステップＣ２に示すようにＣＰＵ
のＩ／Ｏ読み出し処理が中断される。この中断は、例え
ばバスがＰＣＩバスの場合にはリトライ処理を行うこと
により、また、例えばＶＬバスと呼ばれるローカルバス
の場合には、ＣＰＵのＢａｃｋｏｆｆ端子の入力信号を
アサートすることにより行われる。次に、ステップＣ３
に示すようにサブコントローラがバスを占有する。その
後、ステップＣ４に示すように、第１のアーキテクチャ
に適合されるように変換されたＩ／Ｏ読み出し命令が実
行され、この命令により読み出されたデータが所定の格
納手段に格納される。この場合、ステップＣ５に示すよ
うに、場合によっては１又は複数回のＩ／Ｏ読み出し
（又は書き込み）命令が実行される。

【０１９２】なお、ステップＣ４（又はＣ５）で実行さ
れるＩ／Ｏ読み出し命令は、ＣＰＵにより発行されたＩ
／Ｏ命令（Ｉ／Ｏアドレス、バスイネーブル）を格納
（ラッチ）し、この格納したＩ／Ｏ読み出し命令を第１
のアーキテクチャに適合するように変換したものであ
る。

【０１９３】次に、ステップＣ６に示すようにバスが解
放された後、ステップＣ７に示すようにＣＰＵのＩ／Ｏ
読み出し処理が再実行される。そして、このＣＰＵの処
理の再実行の際に、ステップＣ８に示すように、ステッ
プＣ４にて格納されたデータがＣＰＵ（バス）に出力さ
れる。これによりＣＰＵは正常に読み出し動作を終了す
ることができる。

【０１９４】このように第３の変換方式によれば、ＣＰ
Ｕから発行されたＩ／Ｏ読み出し命令を変換して命令の
対象となるデバイス制御手段、デバイスに発行すると共
に、この変換されたＩ／Ｏ命令により読み出されたデー
タをＣＰＵが正常に読み出すことが可能となる。そし
て、この方式におけるエミュレート処理は第１の変換方
式と同様に全てハードウェアロジックにより行われるた
め、高速性が要求される処理に最適なものとなる。

【０１９５】４．第４の変換方式 第４の変換方式は、命令の種類が、Ｉ／Ｏ読み出し命令
であり、この読み出し命令による処理が大変複雑である
場合に採用される変換方式である。以下、この変換方式
を図２５に示すフローチャートに基づいて説明する。

【０１９６】ステップＤ１〜Ｄ３に示すように、第２の
アーキテクチャに適合したＩ／Ｏ読み出し命令が発行さ
れると、このＩ／Ｏ読み出し命令（Ｉ／Ｏアドレス、バ
スイネーブル等）が格納されると共に、サブコントロー
ラによりＳＭＩ信号が発生される。これによりステップ
Ｄ５以降のＳＭＩ処理が開始される。

【０１９７】次に、ステップＤ６〜Ｄ８に示すように、
格納された命令が解析され、この解析結果に基づいた所
定の処理、即ち変換されたＩ／Ｏ読み出し命令の実行、
あるいは、場合によっては複数回のＩ／Ｏ読み出し命令
の実行が行われる。次に、ステップＤ９に示すように、
Ｉ／Ｏ読み出し命令により読み出されたデータが、ＳＭ
ＲＡＭ上のステート・セーブ領域にセーブ（スタック）
される。そして、ステップＤ１０に示すようにＲＳＭが
発行されると、このステート・セーブ領域に格納された
データが、ＣＰＵの内部レジスタにリストアされる共
に、ＳＭＩ処理が終了する。

【０１９８】このように第４の変換方式によれば、Ｉ／
Ｏ命令に応じた処理がＳＭＭハンドラにより実行される
ため、変換処理が非常に複雑である場合等に特に有効な
変換方式となる。

【０１９９】更に、第４の変換方式では、読み出された
データをステート・セーブ領域にセーブすることで、読
み出されたデータを自動的にＣＰＵの内部レジスタにリ
ストアすることが可能となるため、処理が非常に単純化
される。

【０２００】即ち、第４の変換方式では、ステップＤ３
でＳＭＩが発生された後、ステップＤ４でＣＰＵによる
Ｉ／Ｏ読み出し処理が一応終了する。このことは、ＣＰ
Ｕが何等かのデータ、例えばバス上の不定のデータを読
み込むことを意味する。そして、ＳＭＩ処理に入ると、
この不定のデータが前述のようにＳＭＲＡＭ上のステー
トセーブ領域にセーブされる。その後、ステップＤ５〜
Ｄ８に示す所定の処理により正常に読み出されたデータ
が、ステップＤ９に示すようにしてステートセーブ領域
にセーブされる。これにより、ステートセーブ領域にセ
ーブされていた不定のデータが書き換えられ、正常な読
み出しデータがステートセーブ領域にセーブされること
になる。そして、ステップＤ１０でＲＳＭが発行される
と、ステートセーブ領域にセーブされた正常な読み出し
データが、前述のようにＣＰＵの内部レジスタにリスト
アされる。これにより、ＣＰＵに対して、ステップＤ１
〜Ｄ４の処理であたかも正常な読み出し処理を行ったよ
うに認識させることが可能となる。

【０２０１】図２６は、本第２の実施例のハードウェア
を説明するブロック図である。サブコントローラ１００
およびその周辺以外は図１で説明した本第１の実施例と
同様の構成となっている。

【０２０２】本第２の実施例のサブコントローラ１００
は、命令変換手段１０４、バスアービタ９７０、ＳＭＩ
発生手段９２７、ＳＭＩステータス９２８、ＳＭＩマス
ク手段９２９、Ｉ／Ｏ受付手段９３０、ＰＣＩバスイン
ターフェース９７１、リセット検出手段９７３、スピー
ド切替検出手段９７４、電源断検出手段９７５、表示切
替検出手段９７６を含んでおり、命令変換手段１０４が
設けられた以外は、第１の実施例とほぼ同様の構成とな
っている。

【０２０３】なお、ＣＰＵ１より発行された命令に対し
て、上記の第１〜４変換方式の中のいずれの変換方式を
採用するか否かの判断は、Ｉ／Ｏ受付手段９３０で命令
を受け付け、この受け付けられた命令の種類を判断する
ことにより行われる。

【０２０４】また、命令変換手段１０４では、ＣＰＵ１
からのＩ／Ｏ命令を第１のアーキテクチャに適合した命
令に変換する等の処理が行われる。更に、バスアービタ
９７０では、ＰＣＩバス２３へのアクセス権の決定処理
（アービトレーション）が行われる。

【０２０５】ＰＣＩバス２３上には、ＡＤ０〜３１、Ｃ
／ＢＥ０〜３、ＦＲＡＭＥ、ＴＲＤＹ、ＩＲＤＹ、ＳＴ
ＯＰ、ＤＥＶＳＥＬ等の信号が流れる。そして、タイミ
ング回路９０２を内蔵するＩ／Ｏ受付手段９３０は、こ
れらの信号（ＦＲＡＭＥ、ＴＲＤＹ、ＳＴＯＰ、ＤＥＶ
ＳＥＬ信号等）を生成したり、命令変換手段へのタイミ
ング信号を生成したりする機能を有する。

【０２０６】次に、これらのＰＣＩバス２３上を流れる
信号（信号ライン）の意味について説明する。

【０２０７】ＡＤ０〜３１（３２ビット）信号のライン
には多重化されたアドレス信号、データ信号が流れ、ア
ドレスフェイズではアドレス信号が、データフェイズで
はデータ信号が流れる。ＰＣＩバス２３においては、ア
ドレス信号の転送は、アクセス開始後の最初のフェイズ
であるアドレスフェイズにおいて行われる。また、デー
タ信号の転送はこのアドレスフェイズに続くデータフェ
イズにおいて行われる。

【０２０８】Ｃ／ＢＥ０〜３（４ビット）信号はバスコ
マンド／バイト・イネーブル信号という意味であり、こ
の信号のラインにはアドレスフェーズではバスコマンド
信号が、データフェーズではバイトイネーブル信号が流
れる。ここで、バスコマンド信号はＡＤ０〜３１に流れ
るアドレス信号の種類を表す信号である。即ち、このバ
スコマンド信号に基づいて、アドレス信号がＩ／Ｏ書き
込み命令（以下Ｉ／Ｏライトと呼ぶ）なのか、Ｉ／Ｏ読
み出し命令（以下Ｉ／Ｏリードと呼ぶ）なのか、メモリ
リード、メモリライトなのか等を判断することができ
る。一方、バイトイネーブル信号は、ＡＤ０〜３１に流
れるデータ信号の中で、どのバイト・レーンが有効なデ
ータを運ぶのかを決定する信号である。

【０２０９】ＦＲＡＭＥ、ＴＲＤＹ、ＩＲＤＹ、ＳＴＯ
Ｐ、ＤＥＶＳＥＬは双方向の信号（信号ライン）であ
る。ＦＲＡＭＥ信号は、アクセスの開始とその期間とを
示す信号である。また、ＴＲＤＹ信号はターゲットがレ
ディ状態となったことを示す信号であり、ＩＲＤＹ信号
はバスマスタ（イニシエータ）がレディ状態となったこ
とを示す信号である。なお、ＰＣＩバス２３上にけるデ
ータ転送では、一方がバスマスターとなって他方のター
ゲットとの間でデータ転送を行うことになる。

【０２１０】また、ＳＴＯＰ信号は、現在のターゲット
がバスマスタに対して現在の処理を停止することを要求
する信号である。更に、ＤＥＶＳＥＬ信号は、デバイス
が選択されたことを示す信号であり、ターゲットとして
選択されたデバイスが、このＤＥＶＳＥＬ信号をアサー
トする。

【０２１１】図２７には、サブコントローラ１００内の
詳細なブロック図が示される。図２７において、ＢＥラ
ッチレジスタ（Ｒ−Ｂｅ）１２８は、Ｃ／ＢＥ０〜３か
ら入力されるバイトイネーブル信号、バスコマンド信号
をラッチするものである。また、アドレスラッチ１３
０、アドレスラッチレジスタ（Ｒ−Ａｄｒ）１３２は、
ＡＤ０〜３１から入力されるアドレス信号をラッチする
ものである。ラッチされたアドレス信号はアドレス変換
部１２４により第１のアーキテクチャに適合するように
変換されて、変換アドレスラッチ１３４にラッチされ
る。また、同様に、データラッチレジスタ（Ｒ−Ｄａｔ
ａ）１３６は、ＡＤ０〜３１から入力されるデータ信号
をラッチするものである。ラッチされたデータ信号はデ
ータ変換部１２６により変換されて、変換データラッチ
１３８にラッチされることになる。なお、アドレス信号
をラッチするものとして、アドレスラッチ１３０とアド
レスラッチレジスタ１３２とを２つ設けたのは以下の理
由による。即ち、ＰＣＩバス２３上では、アドレス信号
が有効になるのは１クロック期間内だけである。従っ
て、有効となったアドレス信号をアドレスラッチ１３０
により毎回ラッチしておけば、アドレス信号をデコード
するのに時間を要する場合にも、余裕をもってデコード
動作を行うことが可能となるからである。

【０２１２】デコーダ１２０では、Ｃ／ＢＥ０〜３（バ
スコマンド）信号とアドレス信号とがデコードされ、入
力されたＩ／Ｏ命令がＳＭＩによる変換方式を用いるも
のか否かが判別される。即ち、ＣＰＵ１から発行された
Ｉ／Ｏ命令が、上記第１、第３の変換方式と上記第２、
第４の変換方式のどちらを用いるものかが判別される。
そして、デコーダ１２０は、この判別結果に基づいて、
Ｉ／Ｏ命令変換処理等の一連のシーケンスをスタートす
るためのシーケンススタート信号１６０をＩ／Ｏ受付手
段９３０に対して出力する。例えば、３０ＨへのＩ／Ｏ
ライト、Ｉ／Ｏリードを変換するためのシーケンススタ
ート信号１６０として、各々ＳＴ３０Ｗ、ＳＴ３０Ｒ等
の信号がＩ／Ｏ受付手段９３０に出力される。なお、シ
ーケンススタート信号１６０等のタイミング形成のため
に、デコーダ１２０にはＦＲＡＭＥ信号も入力されてい
る。

【０２１３】また、デコーダ１２０では、アドレス変換
部１２４、データ変換部１２６をコントロールするため
のコントロール信号１６２の生成も行われる。即ち、ア
ドレス変換部１２４、データ変換部１２６は、Ｉ／Ｏ命
令（アドレス）により変換の方法や変換の有無が決ま
る。そこで、デコーダ１２０では、Ｃ／ＢＥ０〜３信号
とアドレス信号とがデコードされ、これらの変換回路の
コントロール信号１６２が生成される。

【０２１４】また、デコーダ１２０では、アドレス信号
とＣ／ＢＥ０〜３信号とのデコードによりＣＳＸ０〜２
信号の生成も行われる。これらのＣＳＸ０〜２信号は、
各々、ＢＥラッチレジスタ１２８、アドレスラッチレジ
スタ１３２、データラッチレジスタ１３６に対するチッ
プセレクト信号であり、ＣＳＸ０信号はＯＲ回路１４２
を介してスリーステートバッファ１４０に、また、ＣＳ
Ｘ１、ＣＳＸ２信号はスリーステートバッファ１４４、
１４８に入力される。そして、ＣＳＸ０信号をアサート
することにより、ＳＭＩ発生時のバイトイネーブルとバ
スコマンドの状態を、ＢＥラッチレジスタ１２８からＣ
ＰＵ１が読み出すことが可能となる。また、同様にＣＳ
Ｘ１、ＣＳＸ２信号をアサートすることにより、ＳＭＩ
発生時のアドレス信号、データ信号の状態を、アドレス
ラッチレジスタ１３２、データラッチレジスタ１３６か
らＣＰＵ１が読み出すことが可能となる。

【０２１５】出力イネーブル信号１６４は、サブコント
ローラ１００がバスマスターとなってＰＣＩバス２３を
駆動するときに、スリーステートバッファ１４０、１４
６、１５０、１５２、１５４をイネーブルするための信
号である。出力イネーブル信号１６４をアサートするこ
とにより、ＢＥラッチレジスタ１２８、変換アドレスラ
ッチ１３４、変換データラッチ１３８にラッチされたバ
イトイネーブル（バスコマンド）信号、変換後のアドレ
ス信号、データ信号が、ＰＣＩバス２３上に出力される
ことになる。また、出力イネーブル信号１６４をアサー
トすることにより、Ｉ／Ｏ受付手段９３０により生成さ
れたＣ／ＢＥ０〜３信号、ＦＲＡＭＥ信号等がＰＣＩバ
ス２３上に出力されることになる。

【０２１６】Ｉ／Ｏ受付手段９３０は、内蔵するタイミ
ング回路９０２により、デコーダ１２０からのシーケン
ススタート信号１６０をトリガーにしてＴＲＤＹ、ＤＥ
ＶＳＥＬ、ＳＴＯＰ、ＦＲＡＭＥ等の信号を生成する。
また、ＣＰＵ１からのＩ／Ｏ命令を受け付け、要因を解
析し、ＳＭＩステータス９２８中の要因レジスタに要因
をセットするとともに、ＳＭＩ発生手段９２７によりＳ
ＭＩ信号をＣＰＵ１に出力する。これにより、ＳＭＭハ
ンドラ（実行手段）２６が起動し、所定のＳＭＩ処理が
行われる。但し、Ｉ／Ｏ命令がＳＭＩ処理を必要としな
いものである場合には（上記変換方式１、３の場合）、
ＳＭＩ信号は発生されない。また、Ｉ／Ｏ受付手段９３
０は、信号１６６を生成しアドレス変換部１２４に出力
し、これによりアドレス変換が、１つのＩ／Ｏ命令に対
して複数回必要な場合の制御も行っている。更に、Ｉ／
Ｏ受付手段９３０は、内蔵するタイミング回路９０２に
より、変換手段１０４内の各ラッチのラッチ信号の生成
も行っている。なお、Ｉ／Ｏ受付手段９３０（タイミン
グ回路９０２）における各信号の生成は複雑であるが、
例えばマイクロコード等を利用した論理演算手段により
実現できる。

【０２１７】バスアービタ９７０の入力であるＲＥＱ−
ＰＣＩ、ＲＥＱ−ＢＲＧ、ＲＥＱ−ＣＰＵ信号は、各
々、ＨＤＤ３７、Ｉ／Ｏブリッジ３９、メモリコントロ
ーラ１１（ＣＰＵ１）がＰＣＩバス２３を使用したいこ
とを示す信号である。また、バスアービタ９７０の出力
であるＧＮＴ−ＰＣＩ、ＧＮＴ−ＢＲＧ、ＧＮＴ−ＣＰ
Ｕ信号は、各々、ＰＣＩバス２３上のバスマスタ、Ｉ／
Ｏブリッジ３９、メモリコントローラ１１（ＣＰＵ１）
に対してバスへのアクセスが許可されていることを示す
信号である。

【０２１８】図２８には、このバスアービタ９７０の回
路構成の一例が示される。図２８において、バスアービ
タ９７０は、ＤＦＦ１７０〜１８０、ＡＮＤ回路１８２
〜１９０、ＮＯＲ回路１９２、インバータ回路１９４〜
１９７を含んでいる。そして、ＰＣＩバス２３上のエー
ジェントからのリクエスト信号であるＲＥＱ−ＰＣＩ、
ＲＥＱ−ＣＰＵ、ＲＥＱ−ＢＲＧ信号は、ＰＣＩＣＬＫ
（ＰＣＩバス２３上の基準クロック）により駆動される
ＤＦＦ１７０〜１７４に入力され、保持される。また、
ＰＣＩバス２３上のエージェントへのバスアクセス許可
信号であるＧＮＴ−ＰＣＩ、ＧＮＴ−ＣＰＵ、ＧＮＴ−
ＢＲＧ信号は、ＤＦＦ１７６〜１８０により保持され
る。そして、論理回路１８２〜１９７により、これらの
信号の間での優先順位が決められている。例えば、図２
８に示す例では、ＲＥＱ−ＰＣＩの優先順位が高くＲＥ
Ｑ−ＢＲＧの優先順位が低く設定されている。なお、バ
スアービタ９７０における優先順位は任意に設定でき
る。

【０２１９】以上の構成の本第２の実施例により、上記
の第１〜第４の変換方式を実現できる。具体的に各デバ
イス制御手段、デバイスに対して発行された命令に対し
て、どのようにして命令変換を行うかについては以下に
述べる第３〜第５の実施例により説明する。（第３の実
施例）第３の実施例は、Ｉ／ＯデバイスがＲＳ２３２Ｃ
インターフェイス５２（以下、単にＲＳ２３２Ｃと呼
ぶ）でありデバイス制御手段がシリアルコントローラ５
０である場合に本発明を適用した実施例である。この場
合には、第１のアーキテクチャで使用されるシリアルコ
ントローラ、例えばナショナルセミコンダクタ社製のＮ
Ｓ１６５５０Ａを、第２のアーキテクチャのＩ／Ｏ命令
により動作するようにエミュレーションする必要があ
る。

【０２２０】さて、第２のアーキテクチャではシリアル
コントローラとして例えばインテル社製の８２５１Ａを
使用している。図２９（Ａ）、（Ｂ）には、ＮＳ１６５
５０Ａと８２５１Ａに内蔵されるレジスタの種類と、こ
れらのレジスタのＩ／Ｏ（ポート）アドレスが示され
る。図２９（Ａ）、（Ｂ）に示すように、ＮＳ１６５０
Ａと８２５１Ａとでは、Ｉ／Ｏアドレス及びビットの配
置が異なっている。特に、８２５１Ａでは、コマンドレ
ジスタ（モードレジスタ）とステータスレジスタとが１
つのＩ／Ｏアドレス３２Ｈに配置されるのに対して、Ｎ
Ｓ１６５５０Ａでは、複数のＩ／Ｏアドレス３Ｆ９Ｈ〜
３ＦＥＨに配置されている。従って、このように構成の
異なるレジスタを持つ第１のアーキテクチャのシリアル
コントローラ（ＮＳ１６５５０Ａ）を、如何にして第２
のアーキテクチャに適合させるかが課題となる。

【０２２１】１．ＲＳ２３２Ｃへのデータ送信のエミュ
レーション シリアルコントローラ５０は、ＣＰＵ１から入力された
パラレルデータをシリアルデータに変換しＲＳ２３２Ｃ
を介して外部装置にデータ送信を行う、あるいは、ＲＳ
２３２Ｃにから入力されたシリアルデータをパラレルデ
ータに変換しＣＰＵ１へのデータ受信を行うという２つ
の機能を有する。ここでは、上記のデータ送信について
のエミュレーションについて説明する。

【０２２２】送信バッファレジスタのＩ／Ｏアドレス
は、図２９（Ａ）、（Ｂ）に示すように、８２５１Ａが
３０Ｈであるのに対しＮＳ１６５５０Ａが３Ｆ８Ｈ（Ｄ
ＬＡＢ＝０）であり異なっている。しかし、送信バッフ
ァレジスタの各ビットのもつ意味（機能）は同じであ
り、ＲＳ２３２Ｃは規格化されているため、書き込みＩ
／Ｏアドレスの変換を行うだけでよい。また、送信デー
タの書き込み処理は高速に行う必要があるため、本第３
の実施例では図２２に示す第１の変換方式を採用する。

【０２２３】図３０（Ａ）、（Ｂ）には、従来のハード
ウェア及び本実施例におけるデータ送信のフローチャー
トが示される。従来のハードウェアにおいては、第２の
アプリケーションソフトにより送信データがＩ／Ｏアド
レス３０Ｈにライトされると（ステップＥ１）、この送
信データはそのまま８２５１Ａの送信バッファレジスタ
に書き込まれる（ステップＥ２）。これによりＲＳ２３
２Ｃよりシリアルデータ出力される（ステップＥ３）。
これに対して、本実施例では、送信データがＩ／Ｏアド
レス３０Ｈにライトされると（ステップＦ１）、サブコ
ントローラ１００によりＩ／Ｏアドレスが３０Ｈから３
Ｆ８Ｈへと変換される（ステップＦ２）。そして、次
に、送信データを変換されたＩ／Ｏアドレス３Ｆ８Ｈに
書き込むと（ステップＦ３）、この送信データはＮＳ１
６５５０Ａの送信バッファレジスタに書き込まれ（ステ
ップＦ４）、ＲＳ２３２Ｃにシリアルデータが出力され
ることになる（ステップＦ５）。

【０２２４】図３１（Ａ）には、データ送信のエミュレ
ート処理の更に詳しいフローチャートが示され、図３１
（Ｂ）には、この場合のＰＣＩバス２３上の各信号に対
するタイミング図が示される。ステップＧ１に示すよう
にＣＰＵ１がＩ／Ｏアドレス３０Ｈへの送信データのラ
イトを行うと、ステップＧ２に示すように、送信デー
タ、バイトイネーブル信号が、図２７に示すＲ−ＤＡＴ
Ａ１３６、Ｒ−Ｂｅ１２８にラッチされる。また、アド
レス変換部１２４により３０Ｈから３Ｆ８Ｈに変換され
たＩ／Ｏアドレスが、変換アドレスラッチ１３４にラッ
チされる。

【０２２５】次に、ステップＧ３に示すようにＣＰＵ１
のライト処理を終了させ、バスへのアクセスが禁止され
る。具体的には、図３１（Ｂ）に示すように、サブコン
トローラ１００内のＩ／Ｏ受付手段９３０がＤＥＶＳＥ
ＬとＴＲＤＹを生成し、バスアービタ９７０がＧＮＴ−
ＣＰＵを生成する。そして、ＤＥＶＳＥＬをアサートす
ることにより、ＰＣＩバス２３上の他のエージェント、
即ちＨＤＤ３７、ブリッジ回路３９よりも先に選択され
たことをＣＰＵ１に伝える。また、ＴＲＤＹをアサート
することにより、ＣＰＵ１からのアクセスを終了させ
る。更に、ＧＮＴ−ＣＰＵをディアサートすることによ
り、ＣＰＵ１が次のＩ／Ｏアクセスサイクルに進まない
ようにし、ＣＰＵ１のバスへのアクセスが禁止される。
以上より、ステップＧ４に示すように、ＰＣＩバス２３
がサブコントローラ１００により占有されることにな
る。

【０２２６】次に、ステップＧ５に示すように、Ｉ／Ｏ
アドレス３Ｆ８Ｈに対してＲ−Ｄａｔａ１３６にラッチ
された送信データがライトされる。この場合、送信デー
タの中のどのバイトレーンを選択するかが、Ｒ−Ｂｅ１
２８にラッチされたバイトイネーブル信号により決定さ
れる。また、送信データ自体はデータ変換部１２６を単
に素通りし、送信データに対する変換処理は行われな
い。また、この場合の図３１（Ｂ）におけるＤＥＶＳＥ
Ｌ、ＴＲＤＹのアサートは、シリアルコントローラ５０
が接続されるブリッジ回路３９が行う。

【０２２７】２．シリアルコントローラへのコマンドラ
イトのエミュレーション 図２９（Ａ）、（Ｂ）に示すように、８２５１Ａにおけ
るコマンド設定レジスタ（モードレジスタ、コマンドレ
ジスタ）は１つのＩ／Ｏアドレス３２Ｈに配置されてい
るのに対して、ＮＳ１６５５０におけるコマンド設定レ
ジスタは、４つのＩ／Ｏアドレス３Ｆ９Ｈ〜３ＦＣＨに
分かれている。また、図３３、図３４には、ＮＳ１６５
５０Ａと８２５１Ａの各レジスタの各ビットに割り当て
られた機能の比較が示されるが、同図から明らかなよう
に、これらの各ビットの機能も大きく異なっている。更
に、８２５１Ａにおけるコマンドは、同一Ｉ／Ｏアドレ
スが８２５１Ａのコマンドモードにより、モードインス
トラクション（モードレジスタ）とコマンドインストラ
クション（コマンドレジスタ）とに分かれている。以上
のように、コマンドライトについての変換処理は非常に
複雑になるため、本実施例では、図２３に示す第２の変
換方式でエミュレーションを行う。なお、第２のアーキ
テクチャのハードウェアでは、８２５１Ａの同期モード
は使用していないため、同期モードについてのエミュレ
ーションは行わない。

【０２２８】図３２（Ａ）〜（Ｃ）には、８２５１Ａの
モードレジスタ、コマンドレジスタ、ステータスレジス
タの各ビットに割り当てられた機能が示される。ＣＰＵ
１により８２５１Ａにセットされたパラレルデータは、
モード命令で指定されるフォーマットのシリアルデータ
に変換され、ＲＳ２３２Ｃに出力される。例えば、図３
２（Ａ）に示すように、モードレジスタのビット０、１
でボーレート、ビット２、３でキャラクタ長が指定され
る。また、データの転送における制御は、図３２（Ｂ）
に示すコマンドレジスタにより行う。例えば、コマンド
レジスタのビット０により、送信なのか受信なのかが決
定され、ビット１によりデータターミナルがレディか否
かが設定される。また、ステータスレジスタは、データ
転送時における送信、受信の状態の確認のために使用さ
れる。例えば、ビット０、ビット１により送信バッファ
レジスタ、受信バッファレジスタが空になったか否かを
確認できる。

【０２２９】さて、図３５（Ａ）にはコマンドライトの
場合のエミュレート処理のフローチャートが示され、図
３５（Ｂ）にはこの場合のタイミング図が示される。図
３５（Ａ）に示すように、Ｉ／Ｏアドレス３２Ｈ（コマ
ンドレジスタ、モードレジスタ）へのライトが行われる
と（ステップＨ１）、アドレス、データ、バイトイネー
ブルがＲ−Ａｄｒ１３２、Ｒ−Ｄａｔａ１３６、Ｒ−Ｂ
ｅ１２８にラッチされ（ステップＨ２）、ＳＭＩ信号が
発生し（ステップＨ３）、ライト終了後（ステップＨ
４）、ＳＭＩ処理が開始される（ステップＨ５）。この
場合、図３５（Ｂ）に示すようにＳＭＩ信号は、ＴＲＤ
Ｙがアサートされるのと同時にあるいはその数クロック
前にアサートされる。これによりＣＰＵ１がＩ／Ｏアク
セスを終了して次の命令サイクルに入るのが防止され
る。

【０２３０】図３６、図３７には、ＳＭＩ処理の具体例
が示される。ＳＭＩ処理スタート後（ステップＩ１）、
まず、ＳＭＭハンドラ２６によりＳＭＩステータス９２
８がリードされる（ステップＩ２）。そして、ＳＭＩス
テータス９２８にセットされた要因データにより、Ｉ／
ＯエミュレーションによるＳＭＩか否かが判断され（ス
テップＩ３）、異なる場合には他のＳＭＩ処理が実行さ
れる（ステップＩ４）。

【０２３１】次に、Ｒ−Ａｄｒ１３２にラッチされたア
ドレスが３２Ｈか否かが判断され（ステップＩ５）、異
なる場合には他のＩ／Ｏ命令のエミュレート処理が実行
される（ステップＩ６）。次に、Ｒ−Ｂｅ１２８にラッ
チされたＣ／ＢＥ０〜３（バスコマンド）をリードし
て、当該命令がＩ／Ｏライトか否かが判断され（ステッ
プＩ７）、異なる場合にはＩ／Ｏリード３２Ｈについて
のエミュレート処理が行われる（ステップＩ８）。

【０２３２】次に、Ｍｏｄｅ＝１か否か、即ち当該Ｉ／
Ｏ命令がモードインストラクションか否かが判断され
（ステップＩ９）、Ｍｏｄｅ＝１の場合にはモードイン
ストラクションについてのエミュレート処理に移行する
（ステップＩ１０、図３８参照）。なお、８２５１Ａで
は、リセット直後はＭｏｄｅ＝１に設定され、モードイ
ンストラクション処理が終了するとＭｏｄｅ＝０とな
る。また、コマンドインストラクションでＩＲ＝１とす
ると再びＭｏｄｅ＝１に設定される。これらのＭｏｄｅ
についてのフラッグはＳＭＲＡＭの所定アドレスにスト
アされることになる。

【０２３３】次に、図３５（Ａ）のステップＨ２でＲ−
Ｄａｔａ１３６にラッチされたデータ、即ちＣＰＵ１に
より発行されたＩ／Ｏ命令のデータ（コマンド命令の内
容）が、ＣＰＵ１の内部レジスタに格納される（ステッ
プＩ１１）。

【０２３４】以上の処理終了後、フロー８００、８０
２、８０４、８０６、８０８に示す処理が実行される。
これらのフロー８００〜８０８の処理は、各々、図３
３、図３４における９００〜９０８に示す処理に対応し
ている。

【０２３５】フロー８００の処理（図３４の９００に対
応）では、まず、ＡＬのビット６が”１”か否かが判断
される（ステップＩ１２）。そして、”１”の場合に
は、コマンド命令にＩＲ＝１がセットされたと判断さ
れ、Ｍｏｄｅ＝１に設定される（ステップＩ１３）。次
に、Ｒ−ＤａｔａとＯＬＤ−ＣＭＤとの排他的論理和
（ＸＯＲ）がとられ、その結果がＡＬに格納される（ス
テップＩ１４）。ここでＯＬＤ−ＣＭＤとは前回のコマ
ンドデータの内容を示す。このように排他的論理和をと
ることにより、変化のあったビットのみを書き換えるこ
とができる。

【０２３６】フロー８０２の処理（図３４の９０２に対
応）では、まず、ＡＬのビット３が”１”か否かが判断
される（ステップＩ１５）。そして、”１”の場合に
は、ＳＢＲＫが発生したと判断され、ＮＳ１６５５０Ａ
の３ＦＢＨのレジスタ内容をＡＬに格納する（ステップ
Ｉ１６）。次に、ビット６をＲ−Ｄａｔａのビット３に
書き換え（ステップＩ１７）、ＡＬの内容をＮＳ１６５
５０Ａの３ＦＢＨに書き戻し（ステップＩ１８）、その
後、ステップＩ１９の処理を行う。これによりＮＳ１６
５５０Ａの３ＦＢＨのレジスタ内容が書き変わる。

【０２３７】フロー８０４の処理（図３３の９０４に対
応）では、ＡＬのビット０又はビット２が”１”か否か
が判断され（ステップＩ２１）、”１”の時はＲ−Ｄａ
ｔａのビット２、０の内容がＡＬのビット０、１に格納
される（ステップＩ２２）。その後、ＡＬの内容が３Ｆ
９Ｈに出力され、ステップＩ２４の処理を行う。これに
よりＮＳ１６５５０Ａの３Ｆ９Ｈのレジスタ内容が書き
変わる。

【０２３８】フロー８０６の処理（図３４の９０６に対
応）は、ビット１又はビット５が”１”の場合の処理で
あり、フロー８０４と同様の処理が行われる（ステップ
Ｉ２５〜Ｉ２８）。これによりＮＳ１６５５０Ａの３Ｆ
ＣＨのレジスタ内容が書き変わる。

【０２３９】フロー８０８の処理（図３４の９０８に対
応）では、ビット４が”１”か否かが判断され（ステッ
プＩ２９）、”１”の場合には３ＦＤＨの内容がＡＬに
リードされる（ステップＩ３０）。ＮＳ１６５５０Ａで
は３ＦＤＨをリードすることによりエラーフラグがリセ
ットされるため、上記処理が行われる。最後に、Ｒ−Ｄ
ａｔａの内容がＯＬＤ−ＣＭＤに設定され（ステップ１
３１）、ＲＳＭが発行される（ステップＩ３２）。な
お、コマンドレジスタのビット７については同期モード
の時のみ意味があるため、ここではエミュレート処理を
行わない。

【０２４０】次に、モードインストラクションのエミュ
レート処理について図３８のフローチャートにより説明
する。モードインストラクションの場合には、図３４の
９１０に示す変換処理を行う必要がある。このため、ス
テップＪ２に示すように、Ｒ−Ｄａｔａのビット２、
３、７、４、５の内容がＡＬのビット０、１、２、３、
４に格納され、次に、ＡＬの内容がＮＳ１６５５０Ａの
３ＦＢＨのレジスタに出力される（ステップＪ３）。こ
れによりＮＳ１６５５０Ａに所望のモードインストラク
ション処理を行わせることが可能となる。また、ステッ
プＪ４では、Ｒ−Ｄａｔａのビット０、１が”０”、”
１”であるか否か、即ちボーレートファクタが１６倍で
あるか否かが判断される（図３２（Ａ）参照）。そし
て、１６倍でないと判断された場合には、ＤＬＡＢ＝１
にした後（ステップＪ５）、ステップＪ６に示すように
設定したいボーレートとクロック倍率が計算され、Ｄｅ
ｖｉｓｏｒラッチ（ＤＬＡＢ＝１で書き込み可能）の再
設定が行われる（３Ｆ８Ｈ、３Ｆ９ＨにＩ／Ｏライ
ト）。これは、ＮＳ１６５５０Ａではクロックに対する
送受信のボーレートが１６倍で固定されているため、８
２５１Ａで１倍、６４倍に設定された場合には、Ｄｅｖ
ｉｓｏｒラッチの内容を変更し、ＮＳ１６５５０Ａのク
ロックを制御する必要があるからである。そして、Ｄｅ
ｖｉｓｏｒラッチの変更後、ステップＪ７、Ｊ８の処理
が行われ、Ｍｏｄｅを”１”に戻した後（ステップＪ
９）、ＲＳＭで復帰する（ステップＪ１０）。

【０２４１】以上の処理により、コマンドライトのエミ
ュレーションが可能となる。

【０２４２】３．ＲＳ２３２Ｃからのデータ受信のエミ
ュレーション 受信バッファレジスタのＩ／Ｏアドレスは、８２５１Ａ
が３０ＨでありＮＳ１６５５０Ａが３Ｆ８Ｈ（ＤＬＡＢ
＝０）である。しかし、受信バッファレジスタの各ビッ
トのもつ意味は同じであるためＩ／Ｏアドレスの変換を
行うだけでよい（図３３の９１７参照）。また、受信デ
ータの読み出し処理は高速に行う必要があるため、図２
４に示す第３の変換方式を採用する。

【０２４３】図３９（Ａ）、（Ｂ）には、従来のハード
ウェア及び本実施例におけるデータ受信のフローチャー
トが示される。図３９（Ａ）と図３９（Ｂ）とで異なる
のは、第２のアプリケーションソフトにより３０Ｈから
Ｉ／Ｏリードされると、サブコントローラ１００がアド
レスを３０Ｈから３Ｆ８Ｈに変換して、変換されたアド
レス３Ｆ８Ｈから受信データがＩ／Ｏリードされるとこ
ろである。

【０２４４】図４０には、データ受信のエミュレート処
理の更に詳しいフローチャートが示され、図４１にはこ
の場合の各信号のタイミング図が示される。ＣＰＵ１が
Ｉ／Ｏアドレス３０Ｈから受信データのリードを行うと
（ステップＭ１）、バイトイネーブル信号及び３０Ｈか
ら３Ｆ８Ｈに変換されたアドレス信号が、各々Ｒ−Ｂｅ
１２８、変換アドレスラッチ１３４にラッチされる（ス
テップＭ２）。

【０２４５】次に、ステップＭ３に示すようにＣＰＵ１
のリード処理が一時中断される。具体的には、図４１に
示すようにサブコントローラ１００がＳＴＯＰ、ＤＥＶ
ＳＥＬ、ＴＲＤＹをアサートしてリトライ処理を行うこ
とによりリード処理が中断される。このリトライ処理は
ＤＥＶＳＥＬをアサートしたままでＳＴＯＰをアサート
することによっても行うことができる。なお、ＰＣＩバ
スではなくＶＬバスの場合には、Ｂａｃｋｏｆｆをアサ
ートしてＩ／Ｏリードを見かけ上終了し、ＣＰＵ１に再
度同じＩ／Ｏリードを行わせることでこの中断処理を実
現する。

【０２４６】次に、ＧＮＴ−ＣＰＵをディアサートして
サブコントローラ１００がバスを占有し（ステップＭ
４）、ＮＳ１６５５０Ａの３Ｆ８Ｈのレジスタから受信
データがリードされＲ−Ｄａｔａ１３６にラッチされる
（ステップＭ５）。この場合、バイトイネーブルはＲ−
Ｂｅ１２８より、アドレスは変換アドレスラッチ１３４
より出力される。次にＧＮＴ−ＣＰＵをアサートしてバ
スを解放し（ステップＭ６）、ＣＰＵ１がＩ／Ｏリード
を再実行する（ステップＭ７）。すると、Ｒ−Ｄａｔａ
１３６にラッチされたデータは、ＰＣＩバス２３上に出
力され（ステップＭ８）、Ｉ／Ｏリードが正常終了する
（ステップＭ９）。

【０２４７】４．シリアルコントローラからのステータ
スリードのエミュレーション 図２９（Ａ）、（Ｂ）、図３３、図３４に示すように８
２５１Ａのステータスレジスタの各ビットに対応するも
のがＮＳ１６５５０Ａでは２つのアドレス３ＦＤＨ、３
ＦＥＨに別れており、ビットの並びも異なる。しかし、
ステータスレジスタからのリード処理は高速であること
が望ましい。これは、シリアルコントローラ５０では、
ステータの変化を随時見ながらデータの送受信を行うた
め、ステータスリードが遅いと、データの抜け等の問題
が生じるからである。そこで、回路は少し複雑になるが
図２４に示す第３の変換方式を採用する。

【０２４８】図４２にはステータスリードのエミュレー
ト処理のフローチャートが示される。まず、図４０に示
すデータ受信の場合と同様にステップＮ１〜Ｎ４の処理
を行う。次に、ＮＳ１６５５０Ａの３ＦＤＨにあるライ
ンステータスレジスタからステータスデータをリード
し、データ交換処理を行ってＲ−Ｄａｔａ１３６にラッ
チする（ステップＮ５）。この場合のデータの交換処理
はデータ変換部１２６により行われ、具体的には図３４
の９１２、９１４に示すようなデータ交換処理を行う。
次に、３ＦＥＨにあるモデムステータスレジスタからリ
ードされたステータスデータに対してデータの交換処理
を行い、ステップＮ５でＲ−Ｄａｔａ１３６にラッチさ
れたデータとＯＲ処理を行い１つのデータとし、その結
果を再びＲ−Ｄａｔａ１３６にラッチする（ステップＮ
６）。この場合は２１の９１６に示すようなデータの交
換処理を行う。その後、図４０の場合と同様にステップ
Ｎ７〜Ｎ１０の処理を行い、ステータスリードを終了す
る。

【０２４９】以上の（１）〜（４）の処理により、本第
３の実施例では、第１のアーキテクチャで使用されるデ
バイス制御手段（ＮＳ１６５５０Ａ）、デバイスを第２
のアーキテクチャのシステムに適合させることが可能と
なる。（第４の実施例）第４の実施例は、Ｉ／Ｏデバイ
スがキーボード（ＫＢ）４９でありデバイス制御手段が
キーボードコントローラ４８である場合に本発明を適用
した実施例である。第１のアーキテクチャではキーボー
ドコントローラとしてインテル社製の８０４２が使用さ
れる。また、第２のアーキテクチャではＲＳ２３２Ｃの
場合と同様に例えばインテル社製の８２５１Ａが使用さ
れる。図４３、図４４には、８０４２と８２５１ＡのＩ
／Ｏアドレス及び各ビットの機能の対比が示されてい
る。同図に示すように８０４２と８２５１ＡとではＩ／
Ｏアドレス及び各ビットの配置が異なり、また、キーボ
ードから送られてくるキーボード入力データも異なって
いる。従って、エミュレート処理によりこれらのアドレ
ス、データを変換する必要がある。

【０２５０】１．キーボードへのコマンド送信のエミュ
レーション。

【０２５１】キーボード４９へのコマンド送信のエミュ
レーションでは、アドレス、データ共に変換しなければ
ならず、パラメータの区別も必要なため比較的処理が複
雑である。更に、コマンド送信の頻度が低いため、図２
３に示す第２の変換方式を採用する。

【０２５２】図４５（Ａ）、（Ｂ）には、従来のハード
ウェア及び本実施例におけるキーボード４９へのコマン
ドデータ送信のフローチャートが示される。ここでは、
キーボード４９へ送信するコマンドとしてＬＥＤ ＯＮ
／ＯＦＦコマンドを例にとり説明するが、これ以外の例
えばリピート間隔の設定等のコマンドも同様の手法によ
りエミュレート処理できる。

【０２５３】キーボード上のＬＥＤをＯＮ／ＯＦＦする
ためには第２のアーキテクチャでは図４５（Ａ）のステ
ップＮ１〜Ｎ１２に示すように以下の処理が行われる。
即ち、まず、データ送信が可能か否かを確認した後、第
２のアプリケーションソフトにより９ＤＨ（キーボード
へコマンドを転送するときのキーになるコード）がＩ／
Ｏアドレス４１ＨにＩ／Ｏライトされる。そして、この
Ｉ／Ｏライトがアクノリッジされると、データ送信が可
能か否かを確認した後、第２のアプリケーションソフト
により命令実行のためのパラメータがＩ／Ｏアドレス４
１ＨにＩ／Ｏライトされる。そして、このＩ／Ｏライト
がアクノリッジされると、ＬＥＤがＯＮ／ＯＦＦされる
ことになる。

【０２５４】本第４の実施例では、上記の処理を図４５
（Ｂ）に示すようにエミュレート処理している。

【０２５５】図４５（Ｂ）において、まず、第２のアプ
リケーションソフトで４３ＨがＩ／Ｏリードされ（ステ
ップＰ１）、ビット０又はビット２が”１”か否か、即
ち送信が可能か否かが判断される（ステップＰ２）。こ
の場合、本第３の実施例では、サブコントローラ１００
によりアドレス、データが変換処理され（ステップＰ
２）、これにより８０４２の６４Ｈからステータスがリ
ードされる（ステップＰ３）。これによりＴＸＲＤＹ
（送信レディ）、ＴＸＥ（送信バッファレジスタが空）
が”１”か否かの判断が可能となる（ステップＰ４、図
３２（Ｃ）参照）。そして、送信可能と判断され、第２
のアプリケーションソフトにより９ＤＨが４１Ｈへとラ
イトされると（ステップＰ５）、図４５（Ａ）の従来の
場合と異なり、ＳＭＩ処理によるアドレス、データの変
換処理が開始される（ステップＰ６、図４６参照）。図
４６に示すように、このＳＭＩ処理では、まずコマンド
の判別が行われ、この判別結果に応じたアドレス、デー
タの変換処理が行われる（ステップＱ３）。そして、９
ＤＨを第１のアーキテクチャに適合するように変換して
得られたＥＤＨの内容が６０ＨへとＩ／Ｏライトされる
（ステップＱ４）。その後、図４５（Ｂ）のステップＰ
７に示すように、キーボード４９に内蔵されたキーボー
ドユニットコントローラ５５からキーボードコントロー
ラ４８へとデータが入力されると、ステップＰ８でＡＣ
Ｋ（アクノリッジ、０Ｆ８Ｈ）のコードが転送されたか
否かが判断される。そして、転送されなかった場合には
エラーと判断される（ステップＰ９）。以上により、キ
ーボード４９へのコマンド転送処理が行われる。

【０２５６】次に、ステップＰ１〜Ｐ４と同様に、デー
タの送信が可能か否か判断される（ステップＰ１０〜Ｐ
１３）。そして、可能と判断されると、ステップＰ１４
〜Ｐ１７に示すように、コマンドを実行するためのパラ
メータの転送処理が行われる。このパラメータの転送処
理は、ステップＰ５〜Ｐ８と同様に行われる。但し、こ
の場合にはＳＭＩ処理の際に、パラメータの判別が行わ
れ、この判別結果に基づいてアドレス、データの変換処
理が行われる。

【０２５７】以上の処理を行うことにより、キーボード
上のＬＥＤをＯＮ、ＯＦＦすることが可能となる。

【０２５８】２．キーボードコントローラへのコマンド
ライトのエミュレーション キーボードコントローラ４８へのコマンドライトのエミ
ュレーションでは、８２５１Ａへの１回の書き込み動作
に対応して、８０４２では複数回書き込み動作を行わな
ければならず大変複雑である（図４３、図４４の９２
０、９２４参照）。更に、コマンドライトについては実
行される頻度も低いため図２３に示す第２の変換方式を
採用する。また、本実施例では、８０４２では存在しな
い８２５１Ａのコマンドビット及び８２５１Ａのモード
インストラクションについてはエミュレート処理を行わ
ないこととする（図４３、図４４の９２６、９２８参
照）。図４７（Ａ）、（Ｂ）には、従来のハードウェア
及び本実施例におけるコマンドライトのフローチャート
が示される。従来では（ステップＲ１、Ｒ２）、第２の
アプリケーションソフトにより４３ＨへＩ／Ｏライトが
行われると、そのまま８２５１Ａにコマンドが書き込ま
れた。これに対して、本実施例（ステップＳ１〜Ｓ３）
では、４３ＨへのＩ／Ｏライトが行われると、ＳＭＩ処
理によりアドレス、データの交換が行われ、８０４２へ
のコマンドの書き込みが行われる。

【０２５９】３．キーボードからのデータ入力の受信の
エミュレーション キーボード４９からのデータ入力は、Ｉ／Ｏアドレスが
異なるとともに入力されたデータを全て変換しなければ
ならなく大変複雑である。そこで、図２５に示す第４の
変換方式を採用する。

【０２６０】図４８（Ａ）、（Ｂ）には、従来のハード
ウェア及び本実施例におけるデータ入力受信のフローチ
ャートが示される。ステップＵ１〜Ｕ４の処理により、
ステータスレジスタのビット１が”１”か否か、即ちデ
ータ受信がレディか否かが判断される（図３２（Ｃ）参
照）。この場合、図４８（Ａ）の従来の場合と異なりス
テップＵ２の処理によりアドレス、データが変換され
る。データ受信がレディで、第２のアプリケーションソ
フトにより４１ＨがＩ／Ｏリードされると（ステップＵ
５）、ＳＭＩ処理が開始されアドレス、データが変換さ
れる（ステップＵ６、図４９参照）。これにより、８０
４２よりキーボード入力データを受信することが可能と
なる（ステップＵ７）。

【０２６１】図４９には、この場合のＳＭＩ処理の詳細
が示される。このＳＭＩ処理により図４４の９３０に示
す変換処理が実行される。ステップＶ１〜Ｖ４によりＳ
ＭＩ処理が開始すると（ステップＶ５）、ＲーＡｄｒ１
３２にラッチされたＩ／Ｏアドレスが４１Ｈか否かが判
断され（ステップＶ６）、４１Ｈではない場合には、他
のＩ／Ｏエミュレート処理が実行される（ステップＶ
７）。次に、Ｉ／Ｏリードか否かがＲ−Ｂｅ１２８にラ
ッチされたバスコマンドにより判断され（ステップＶ
８）、Ｉ／Ｏリードでない場合には、キーボードのコマ
ンドライトのエミュレート処理が実行される（ステップ
Ｖ９）。次に、Ｉ／Ｏアドレス６０ＨからＩ／Ｏリード
され（ステップＶ１０）、ＳＭＲＡＭに格納された所定
の変換テーブルにしたがって、読み出されたデータが変
換される（ステップＶ１１）。次に、ＣＰＵ１の内部レ
ジスタＡＬが格納されるステートセーブ領域に、ステッ
プＶ１１で変換されたデータがセーブされる（ステップ
Ｖ１２）。その後、ＲＳＭが発行され、ＳＭＲＡＭに退
避されたＣＰＵ１の内部レジスタの内容が戻される（ス
テップＶ１３）。

【０２６２】以上のようにして本第３の実施例では、キ
ーボードからのデータ入力の受信のエミュレート処理が
行われる。そして、この場合、ＳＭＩ処理により変換さ
れたデータは、ＲＳＭ命令により自動的にＣＰＵ１の内
部レジスタに戻されるため、処理が非常に単純化され
る。

【０２６３】４．キーボードコントローラからのステー
タスリードのエミュレーション ステータスリードのエミュレート処理は、図４３の９３
２に示すように、Ｉ／Ｏアドレスを４３Ｈから６４Ｈに
変換し、データのビット変換を行えばよい。また、図４
４の９３４に示すように、８２５１Ａの４３Ｈのビット
４、３（ＦＥ、ＯＥ）は８０４２にはない機能なのでエ
ミュレート処理は行わない。また、ステータスリードは
高速である必要があるため、図２４に示す第３の変換方
式を採用する。

【０２６４】図５０（Ａ）、（Ｂ）には、従来のハード
ウェア及び本実施例におけるステータスリードのフロー
チャートが示される。図５０（Ｂ）に示すように、従来
の場合と異なり、本実施例では、第２のアプリケーショ
ンソフトで４３Ｈがリードされると（ステップＸ１）、
サブコントローラ１００がアドレス、データを変換して
（ステップＸ２）、変換されたアドレス６４Ｈからビッ
ト変換されたデータがＩ／Ｏリードされる（ステップＸ
３）。これにより、８０４２からステータスをリードす
ることが可能となる（ステップＸ４）。

【０２６５】以上の（１）〜（４）の処理により、本第
４の実施例では、第１のアーキテクチャで使用されるデ
バイス制御手段（８０４２）を第２のアーキテクチャの
システムに適合させることが可能となる。

【０２６６】（第５の実施例）本第５の実施例は割り込
みベクトルの変換に関する実施例である。互換性を維持
するためには割り込みベクトルについても変換すること
が望ましい。図５１に示すように、第１のアーキテクチ
ャと第２のアーキテクチャとでは、各Ｉ／Ｏデバイス
（タイマー、キーボード等）からの割り込みの各割り込
みベクトルに対する割り当てが異なっている。従って、
割り込みコントローラ５４に関しては単にそのＩ／Ｏア
ドレスを変換するだけでなく、各割り込み線の配置につ
いても変換する必要がある。

【０２６７】割り込み線の変換は以下の手法により簡単
に実現できる。例えば図５２（Ｂ）に示すように、割り
込みコントロール部２５０の前にセレクタ２５２を設け
る。そして、モード切り替え信号２５４により、第１の
（アーキテクチャ）のモードか、第２の（アーキテクチ
ャ）のモードかで割り込み線を切り替える。これによ
り、ＩＲＱ０〜ＩＲＱ１５からＩＲＱ’０〜ＩＲＱ’１
５への割り込み線の切り替え可能となる。

【０２６８】しかし、割り込み要因発生部と割り込みコ
ントロール部とが１つのＩＣの中に共に内蔵されている
場合には、上記の手法を用いることはできない。割り込
み要因発生部と割り込みコントロール部とが１つのＩＣ
に内蔵されていると、外部に割り込み線が出てこなくな
り、割り込み線の交換が不可能となるからである。とこ
ろが、第１のアーキテクチャのハードウェア構成では、
割り込み要因発生部と割り込みコントロール部とは１つ
のＩＣに内蔵されている。そこで、本第５の実施例で
は、割り込みアクノリッジサイクルでＣＰＵ１が割り込
みベクトルを取り込む際に、ＰＣＩバス２３（又はＶＬ
バス等）上で割り込みベクトルを変換する処理を行う。
ここで、ＰＣＩにおける割り込みアクノリッジサイクル
の発生は、Ｃ／ＢＥ０〜３とＦＲＡＭＥ信号をドライブ
することにより実現される。

【０２６９】図５２（Ａ）には、このエミュレート処理
のフローチャートが示され、図５３には各信号のタイミ
ング図が示される。このエミュレート処理は、図２４に
示す第３の変換方式と似た変換方式である。ＣＰＵ１が
割り込みアクノリッジサイクルを発生すると（ステップ
Ｙ１）、サブコントローラ１００によりアクノリッジサ
イクルが中断される（ステップＹ２）。これは、図５３
に示すように、サブコントローラ１００がＳＴＯＰ、Ｄ
ＥＶＳＥＬ、ＴＲＤＹをアサートして、リトライ処理を
行うことにより実現される。次に、ＧＮＴ−ＣＰＵをデ
ィアサートして、サブコントローラ１００がバスを占有
する（ステップＹ３）。その後、今度はサブコントロー
ラ１００が割り込みアクノリッジを発生し、割り込みコ
ントローラから割り込みベクトルをリードし、これを所
定の割り込みベクトルに変換する（ステップＹ４）。次
に、バスが解放され（ステップＹ５）、ＣＰＵ１が再び
割り込みアクノリッジサイクルを発生する（ステップＹ
６）。そして、この時にサブコントローラ１００が変換
された割り込みベクトルをＰＣＩバス２３上に出力する
ことにより（ステップＹ７）、割り込みアクノリッジサ
イクルが正常に終了する（ステップＹ８）。

【０２７０】以上の処理により、図５２（Ｂ）に示すよ
うな手法を用いずに、割り込みベクトルの変換が可能と
なる。この場合、例えば、図５１のＦＤＤコントローラ
等、第２のアーキテクチャには存在しないものもある。
この場合には、例えば割り込みコントロールするための
専用のハードウェアをサブコントローラ１００内に設け
ることで対処できる。

【０２７１】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。

【０２７２】例えば、上記実施例では、第１のコンピュ
ータアーキテクチャとしてハードウェア、ソフトウェア
の占める市場規模が世界的に非常に大きいものを考え、
第２のコンピュータアーキテクチャとしてこれらの市場
規模が比較的中規模だがソフトウェアの資産を尊重した
いものを考えた。しかし、本発明における第１、第２の
コンピュータアーキテクチャはこれらに限らず、上記と
逆の関係にある場合であっても本発明を当然に適用でき
る。この場合には、例えばシリアルインターフェイスの
エミュレート処理については、８２５１Ａ上で所定のア
プリケーションが実行できるようにエミュレート処理を
行えばよい。また、キーボードについてのエミュレート
処理についても、８２５１Ａ上で所定のアプリケーショ
ンが実行できるようにエミュレート処理を行えばよい。
そして、この場合のエミュレート処理は上記実施例で説
明したのと同様の手法により行えることは明らかであ
る。また、本発明における第２のコンピュータアーキテ
クチャとは、第１のコンピュータアーキテクチャとは異
なる１又は複数のコンピュータアーキテクチャという意
味である。同様に、第１のコンピュータアーキテクチャ
とは、第２のコンピュータアーキテクチャとは異なる１
又は複数のコンピュータアーキテクチャという意味であ
る。

【０２７３】また、本発明における命令の解析、要因デ
ータの設定の手法は、上記実施例に限られず、あらゆる
種類のものを考えることができる。

【０２７４】また、上記実施例では、バスアービタはサ
ブコントローラに内蔵されていたが、本発明はこれに限
らず、サブコントローラの外部にバスアービタを配置し
ても構わない。

【０２７５】また、サブコントローラも装置の本体に内
蔵するものに限らず、オプションスロットに挿入される
オプションボード上にサブコントローラ等を配置する構
成としても構わない。この場合は、第１のアーキテクチ
ャの情報処理装置、例えば第１のアーキテクチャのパー
ソナルコンピュータシステムのオプションスロットにオ
プションボードを挿入する。そして、ＳＭＭハンドラ
は、例えばオプションボード上の記憶装置、あるいは、
フロッピーディスク、ＣＤＲＯＭ等の外部記憶装置に格
納しておき、これをパーソナルコンピュータシステムの
ＲＡＭ上にロードして、ＳＭＭハンドラによる所定の処
理を実行することになる。また、ＳＭＲＡＭについて
は、第１のアーキテクチャのパーソナルコンピュータシ
ステムのＲＡＭを転用する、あるいは、ボード上に独自
の記憶装置を設け、これをＳＭＲＡＭとして使用すれば
よい。

【０２７６】また、上記実施例では、ＣＰＵとしてパイ
プライン処理の機能を備えたＰｅｎｔｉｕｍを使用して
いるが、これ以外のＣＰＵ（例えば、ＳＬ Ｅｎｈａｎ
ｃｅｄ４８６等）も当然用いることができる。また、こ
のＰｅｎｔｉｕｍでは、ＳＭＩが発生した際に、パイプ
ライン等でＣＰＵの処理が次命令に進んでいるという可
能性がある。このような場合には、ＣＰＵにリトライさ
せ、ＳＭＩが所望の命令の次に発生するようにすればよ
い。

【０２７７】またメモリコントローラ１１等の第１のア
ーキテクチャの制御デバイスは、その仕様によってＲＡ
Ｍ等の外部接続デバイスのアドレス設定を、第２のアー
キテクチャの使用アドレスに合致させられない場合も想
定されるが、適切なデコーダ回路を挿入すれば十分に対
応は可能である。

【０２７８】また、本発明では、選択するアーキテクチ
ャによっては処理が非常に複雑で高速性の要求からエミ
ュレート処理することが困難である場合がある。このよ
うな場合では、情報処理装置内に最低限必要なハードウ
ェアを複数設ければよい。例えば、ビデオコントロー
ラ、ＦＤＤコントローラ等については、複数のアーキテ
クチャのものを情報処理装置内に内蔵すればよい。

【０２７９】また上記実施例では割り込み手段としてＳ
ＭＩを用いたが、今後開発される割り込み手段であって
も、前述で説明したＳＭＩの特徴と同様の特徴を備える
ものであれば、同じ様に用いることが可能である。

【０２８０】

【発明の効果】請求項１又は２０の発明によれば、第２
のアーキテクチャにしたがった命令をサポートしていな
いデバイス制御手段、デバイスを、第２のアーキテクチ
ャのシステムにおいて有効利用することが可能となる。
これによりハードウェアの開発日程の短縮、工数の削減
ができる。

【０２８１】また、請求項２の発明によれば、独自の制
御モードでメモリ管理を行うことが可能となり、変換テ
ーブルを用いなければならないような複雑な処理を簡易
に実現できる。

【０２８２】また、請求項３の発明によれば、アプリケ
ーションプログラム等により、所定の処理に必要なデー
タが格納されるアドレス位置が書き換えられ該所定の処
理の実行が不可能となるという事態を有効に防止でき
る。

【０２８３】また、請求項４の発明によれば、例えば、
エミュレート処理により変換された命令により読み出さ
れたデータ等を自動的に中央制御手段の内部レジスタに
リストアすることが可能となり、処理が非常に単純化さ
れる。

【０２８４】また、請求項５の発明によれば、誤動作が
生じにくく互換性の高いエミュレートシステムを実現で
き、システムの信頼性を高めることができる。

【０２８５】また、請求項６の発明によれば、プログラ
ムの開発を容易にすることができ、プログラムの開発コ
スト、開発期間を少なくすることが可能となる。

【０２８６】また、請求項７の発明によれば、ＮＭＩや
通常の割り込みＩＮＴを使用する必要がなくなり、互換
性が高く、信頼性の高いシステムを提供できる。

【０２８７】また、請求項８の発明によれば、要因の検
索を高速にできるとともに、要因間に優先順位を設定す
ることも容易となり、システムの性能を向上させること
ができる。

【０２８８】また、請求項９又は２１の発明によれば、
単に異なるアーキテクチャのアプリケーションプログラ
ムを動作させるエミュレートシステムでは実現できない
エミュレートシステムを提供できる。

【０２８９】また、請求項１０又は２２の発明によれ
ば、即座に処理をしなければならない動作環境の変化に
対して優先的に処理を施すことができ、システムの信頼
性を高めることができる。

【０２９０】また、請求項１１の発明によれば、電源断
処理、リセット処理の際に、データが損失するのを防止
でき、例えば携帯用のコンピュータシステム、レジュー
ム機能付きのコンピュータシステムに最適のエミュレー
トシステムを提供できる。

【０２９１】また、請求項１２又は２３の発明によれ
ば、第１のデバイス制御手段が有する機能を利用し、該
機能に基づき外部入力に応じた処理が行われるため、第
１のデバイス制御手段を有効利用できる。

【０２９２】また、請求項１３又は２４の発明によれ
ば、無用の割り込みが発生するのを防止でき、処理の無
駄を省ける。

【０２９３】また、請求項１４の発明によれば、誤動作
を生じさせる割り込みの発生を防止でき、システムの信
頼性を高めることができる。

【０２９４】また、請求項１５の発明によれば、ダミー
の割り込みを発生するという簡易な手法で、システムの
誤動作を防止できる。

【０２９５】また、請求項１６又は２５の発明によれ
ば、所定の処理の間、エミュレートシステムを高速化し
たり、エミュレート処理の際にしか見ることのできない
Ｉ／Ｏポートを用意したりすることができ、これにより
エミュレートシステムの性能を向上させることができ
る。

【０２９６】また、請求項１７の発明によれば、所定の
処理の高速化を図れ、エミュレートシステムの性能を向
上させることができる。

【０２９７】また、請求項１８の発明によれば、中央制
御手段が所定の処理を円滑に行うことが可能となり、エ
ミュレートシステムの性能を向上させることができる。

【０２９８】また、請求項１９の発明によれば、第１の
アーキテクチャと第２のアーキテクチャとの間で、メモ
リマップの配置が異なっていても、第１のアーキテクチ
ャで使用されるデバイス制御手段等を第２のアーキテク
チャのシステムにおいて有効利用できる。更に、表示モ
ードが標準解像度モードと高解像度モードというように
複数種類あった場合にも、これらのモード間の切り替え
についても容易に行うことができる。

【０２９９】

【図面の簡単な説明】

【図１】本発明の第１の実施例のハードウェアを説明す
るブロック図である。

【図２】メモリマッピングを切り替えるためのハードウ
ェア構成を説明する図である。

【図３】本発明の概念を説明する図である。

【図４】図４（Ａ）は、リアルモード時におけるＮＭＩ
処理の動作を示す図であり、図４（Ｂ）は、そのフロー
チャート図である。

【図５】図５（Ａ）は、プロテクトモード時におけるＮ
ＭＩ処理の動作を示す図であり、図５（Ｂ）は、そのフ
ローチャート図である。また、図５（Ｃ）はスタック領
域について説明する図である。

【図６】ＳＭＩ処理の動作原理を説明するフローチャー
トである。

【図７】サブコントローラ内のＩ／Ｏ受付手段、ＳＭＩ
マスク手段、ＳＭＩステータス、ＳＭＩ発生手段の回路
構成の一例である。

【図８】図８（Ａ）、（Ｂ）は、要因レジスタ、マスク
レジスタの階層構造を説明するための図である。

【図９】要因レジスタ、マスクレジスタを階層構造とし
た場合の回路構成の一例である。

【図１０】要因レジスタ、マスクレジスタを階層構造と
した場合の回路構成の一例である。

【図１１】図１１（Ａ）〜（Ｃ）は、リセット検出手
段、スピード切替検出手段、電源断検出手段の回路構成
の一例である。

【図１２】図１２（Ａ）、（Ｂ）は、階層構造となった
サブコントローラの動作を示すフローチャート図であ
る。

【図１３】要因データの設定についてのタイミング図の
一例である。

【図１４】ＳＭＭモードに入った後の本実施例の動作に
ついて示すフローチャート図である。

【図１５】リセット処理についてのフローチャート図で
ある。

【図１６】Ｉ／Ｏライトのエミュレート処理の動作につ
いて示すフローチャート図である。

【図１７】２つに表示モードに対応するメモリマップ及
びメモリ設定レジスタの設定状態の一部を示す図であ
る。

【図１８】バスアービタの構成の一例を示す図である。

【図１９】バスアービタの構成の一例を示す図である。

【図２０】バスアービタの動作を示す状態遷移図であ
る。

【図２１】図２１（Ａ）〜（Ｃ）は、ＳＭＩ処理及びＮ
ＭＩ処理について説明するためのメモリマップ図であ
る。

【図２２】第１の変換方式のフローチャートである。

【図２３】第２の変換方式のフローチャートである。

【図２４】第３の変換方式のフローチャートである。

【図２５】第４の変換方式のフローチャートである。

【図２６】本発明の第２の実施例のハードウェアを説明
するブロック図である。

【図２７】サブコントローラの詳細なブロック図であ
る。

【図２８】バスアービタの回路構成の一例である。

【図２９】図２９（Ａ）、（Ｂ）は、シリアルコントロ
ーラに内蔵されるレジスタの種類とＩ／Ｏポートアドレ
スを示す図である。

【図３０】図３０（Ａ）、（Ｂ）は、従来のハードウェ
ア及び第３の実施例におけるデータ送信のフローチャー
トである。

【図３１】図３１（Ａ）は、データ送信のエミュレート
処理のフローチャートであり、図３１（Ｂ）は、この場
合の各信号のタイミング図である。

【図３２】図３２（Ａ）〜（Ｃ）は、モードレジスタ、
コマンドレジスタ、ステータレジスタの内容を示す図で
ある。

【図３３】２つのシリアルコントローラの各レジスタの
配置及び内容の比較を表す図である。

【図３４】２つのシリアルコントローラの各レジスタの
配置及び内容の比較を表す図である。

【図３５】図３５（Ａ）はコマンドライトのエミュレー
ト処理のフローチャートであり、図３５（Ｂ）はこの場
合の各信号のタイミング図である。

【図３６】コマンドライトのエミュレート処理の詳細な
フロチャートである。

【図３７】コマンドライトのエミュレート処理の詳細な
フロチャートである。

【図３８】モードインストラクションのエミュレート処
理の詳細なフロチャートである。

【図３９】図３９（Ａ）、（Ｂ）は、従来のハードウェ
ア及び第３の実施例におけるデータ受信のフローチャー
トである。

【図４０】データ受信のエミュレート処理の詳細なフロ
ーチャートである。

【図４１】データ受信のエミュレート処理の各信号のタ
イミング図である。

【図４２】ステータスリードのエミュレート処理のフロ
ーチャートである。

【図４３】８０４２、８２５１Ａの各レジスタの配置及
び内容の比較を表す図である。

【図４４】８０４２、８２５１Ａの各レジスタの配置及
び内容の比較を表す図である。

【図４５】図４５（Ａ）、（Ｂ）は、従来のハードウェ
ア及び本実施例におけるキーボードへのコマンド送信の
フローチャートである。

【図４６】コマンド送信のエミュレート処理の詳細なフ
ロチャートである。

【図４７】図４７（Ａ）、（Ｂ）は、従来のハードウェ
ア及び第４の実施例におけるコマンドライトのフローチ
ャートである。

【図４８】図４８（Ａ）、（Ｂ）は、従来のハードウェ
ア及び第４の実施例におけるデータ受信のフローチャー
トである。

【図４９】データ受信のエミュレート処理の詳細なフロ
チャートである。

【図５０】図５０（Ａ）、（Ｂ）は、従来のハードウェ
ア及び第４の実施例におけるステータスリードのフロー
チャートである。

【図５１】第１のアーキテクチャと第２のアーキテクチ
ャとの割り込みベクトルの比較を示す図である。

【図５２】図５２（Ａ）は、割り込みベクトル変換のエ
ミュレート処理のフロチャートであり、図５２（Ｂ）
は、モード切り替えにより割り込みベクトルの切り替え
を行う場合の手法を説明するための図である。

【図５３】割り込みベクトル変換のエミュレート処理に
おける各信号のタイミング図である。

【図５４】従来のハードウェアの構成を示す図である。

【図５５】従来のハードウェアにおいて２つの表示モー
ドを切り替える動作を示すフローチャートである。

【符号の説明】

１ ＣＰＵ ３ キャッシュメモリ ５ ＣＰＵバス ７ ＨＯＬＤ信号 ８ ＲＥＳＥＴ信号 ９ ＩＮＩＴ信号 １１ メモリコントローラ １２ ホールドウェイト制御 １３ キャッシュコントローラ １４ リセットレジスタ １５ ＲＡＭコントローラ １７ メモリ設定レジスタ １９ ＰＣＩバスインターフェース ２１ ＲＡＭ ２３ ＰＣＩバス ２５ サブコントローラ ２６ ＳＭＭハンドラ ２７ ＳＭＩ発生手段 ２８ ＳＭＩステータス ２９ マスクレジスタ ３０ Ｉ／Ｏ受付手段 ３１ ＳＭＩ信号 ３３ ＶＲＡＭ ３５ ＶＲＡＭ切替手段 ３７ ＨＤＤ ３９ ブリッジ回路 ４１ 従来バス ４３ ＲＯＭ ４５ ＲＯＭ切替手段 ４７ ＦＤＤ ４８ キーボードコントローラ ４９ キーボード ５０ シリアルコントローラ ５２ ＲＳ２３２Ｃインターフェイス ５４ 割り込みコントローラ ５５ キーボードユニットコントローラ ６０ スイッチ手段 ６２ デコーダ１ ６４ デコーダ２ ６６ ＲＯＭ本体 ７０ バスアービタ ７１ ＰＣＩバスインターフェース ７３ リセット検出手段 ７４ スピード切替手段 ７５ 電源断検出手段 ７６ 表示切替検出手段 ８０ アプリケーションプログラム ８２ ＯＳ ８４ ハードウェア ８６ エミュレート手段 ８８ ハード変更部分 １００ サブコントローラ １０４ 命令変換手段 １２０ デコーダ １２４ アドレス変換部 １２６ データ変換部 １２８ ＢＥラッチレジスタ（Ｒ−Ｂｅ） １３０ アドレスラッチ １３２ アドレスラッチレジスタ（Ｒ−Ａｄｒ） １３４ 変換アドレスラッチ １３６ データラッチレジスタ（Ｒ−Ｄａｔａ） １３８ 変換データラッチ ９０２ タイミング回路 ９２７ ＳＭＩ発生手段 ９２８ ＳＭＩステータス ９２９ ＳＭＩマスク手段 ９３０ Ｉ／Ｏ受付手段 ９７０ バスアービタ ９７１ ＰＣＩバスインターフェース ９７３ リセット検出手段 ９７４ スピード切替手段 ９７５ 電源断検出手段 ９７６ 表示切替検出手段

Claims (25)

【特許請求の範囲】
1. 【請求項１】 第１のコンピュータアークテクチャに適
   合した命令体系により制御される第１のデバイス制御手
   段と、 前記第１のコンピュータアークテクチャとは異なる第２
   のコンピュータアーキテクチャに適合した命令体系によ
   り制御される第２のデバイス制御手段と、 前記第２のコンピュータアーキテクチャに適合した命令
   体系によって命令を発行する中央制御手段とを含むエミ
   ュレートシステムであって、 前記中央制御手段からの命令発行先として前記第２のデ
   バイス制御手段又は該第２のデバイス制御手段の制御対
   象が存在する場合には、該命令を前記第２のデバイス制
   御手段又は該第２のデバイス制御手段の制御対象にその
   まま伝える手段と、 前記中央制御手段からの命令発行先として前記第２のデ
   バイス制御手段又は該第２のデバイス制御手段の制御対
   象が存在しない場合には、該命令を受け取ると共に該命
   令を解析し、命令の種類を示す要因データを設定し、前
   記中央制御手段に対して割り込みを発生する手段と、 前記割り込みによって起動され、前記要因に対応した所
   定の処理を、少なくとも前記第１のデバイス制御手段又
   は該第１のデバイス制御手段の制御対象に対して実行す
   る手段とを含むことを特徴とするエミュレートシステ
   ム。
2. 【請求項２】 請求項１において、 前記割り込みにより前記中央制御手段の制御モードが所
   定システムにより管理される制御モードに移行され、該
   制御モード専用のメモリ領域に前記所定の処理のために
   必要なデータが格納されることを特徴とするエミュレー
   トシステム。
3. 【請求項３】 請求項２において、 前記メモリ領域において前記所定の処理のために必要な
   データが格納されるアドレスの位置が、前記制御モード
   においてのみ変更可能であることを特徴とするエミュレ
   ートシステム。
4. 【請求項４】 請求項１乃至３のいずれかにおいて、 前記割り込みにより前記中央制御手段の制御モードが所
   定システムにより管理される制御モードに移行され、該
   制御モード専用のメモリ領域に前記中央制御手段の内部
   レジスタの内容が格納されるとともに、前記制御モード
   の終了の際に、格納された内部レジスタの内容が前記中
   央制御手段に戻されることを特徴とするエミュレートシ
   ステム。
5. 【請求項５】 請求項４において、 前記メモリ領域において前記内部レジスタの内容が格納
   されるアドレスの位置が、前記制御モードにおいてのみ
   変更可能であることを特徴とするエミュレートシステ
   ム。
6. 【請求項６】 請求項１乃至５のいずれかにおいて、 前記割り込みにより前記中央制御手段の制御モードが所
   定システムにより管理される制御モードに移行され、割
   り込み前の中央制御手段の制御モードに依存しない命令
   体系により前記実行手段による前記所定の処理が行われ
   ることを特徴とするエミュレートシステム。
7. 【請求項７】 請求項１乃至６のいずれかにおいて、 前記割り込みが、前記中央制御手段をＳＭＭモードに移
   行させるためのＳＭＩ割り込みであることを特徴とする
   エミュレートシステム。
8. 【請求項８】 請求項１乃至７のいずれかにおいて、 前記要因データを格納するための複数の要因格納手段を
   含み、各々の要因格納手段に格納される要因データにつ
   いての更に詳細な要因データが該要因格納手段よりも階
   層が下位の要因格納手段に格納されていることを特徴と
   するエミュレートシステム。
9. 【請求項９】 請求項１乃至８のいずれかにおいて、 システムの動作環境変化を検出すると共に該動作環境変
   化を解析し、該動作環境変化の種類を示す要因データを
   設定し、前記中央制御手段に対して前記実行手段を起動
   するための前記割り込みを発生する手段を含むことを特
   徴とするエミュレートシステム。
10. 【請求項１０】 請求項９において、 前記動作環境変化に基づいて設定される前記要因として
    少なくとも電源断処理又はリセット処理についての要因
    が含まれ、該要因が、前記中央制御手段により発行され
    た命令に基づく要因よりも優先順位の高い要因として設
    定されていることを特徴とするエミュレートシステム。
11. 【請求項１１】 請求項９又は１０のいずれかにおい
    て、 前記動作環境変化に基づいて設定される前記要因として
    少なくとも電源断処理又はリセット処理についての要因
    が含まれ、該要因に基づく処理の際に、前記実行手段
    が、前記第１又は第２のデバイス制御手段の制御対象の
    １つである記憶手段に記憶されるデータを保持又は退避
    する処理を行うことを特徴とするエミュレートシステ
    ム。
12. 【請求項１２】 請求項１乃至１１のいずれかにおい
    て、 前記要因として、少なくとも前記第１のデバイス制御手
    段ではサポートされていない外部からの入力に関する要
    因が含まれ、該外部入力が検出された場合に前記第１の
    デバイス制御手段が該外部入力に応じた処理を行うよう
    に、前記実行手段による前記所定の処理が行われること
    を特徴とするエミュレートシステム。
13. 【請求項１３】 請求項１乃至１２のいずれかにおい
    て、 前記要因に基づく前記割り込みの発生の一部又は全部を
    マスクする手段を含むことを特徴とするエミュレートシ
    ステム。
14. 【請求項１４】 請求項１３において、 電源投入処理又はリセット処理開始後、少なくとも前記
    実行手段による前記所定の処理の正常な実行が可能とな
    るまでの間、前記マスク手段により前記割り込み発生が
    マスクされることを特徴とするエミュレートシステム。
15. 【請求項１５】 請求項１４において、 電源投入処理又はリセット処理開始後、前記マスク手段
    によりマスクされないダミーの割り込みが発生され、該
    ダミーの割り込みにより起動される前記実行手段によ
    り、前記所定の処理を正常に実行させるための処理が行
    われることを特徴とするエミュレートシステム。
16. 【請求項１６】 請求項１乃至１５のいずれかにおい
    て、 前記実行手段が前記所定の処理を実行する間、システム
    の動作環境を所定の状態に変更する手段を含むことを特
    徴とするエミュレートシステム。
17. 【請求項１７】 請求項１６において、 前記動作環境の変更が、中央制御手段の処理速度を高速
    に設定する変更であることを特徴とするエミュレートシ
    ステム。
18. 【請求項１８】 請求項１乃至１７のいずれかにおい
    て、 バスのアービトレーションを行うバスアービタ手段を含
    み、該バスアービタ手段が、前記割り込みが発生した場
    合には、中央制御手段によるバスアクセスの優先順位が
    最も高くなるようにバスアービトレーション処理を行う
    ことを特徴とするエミュレートシステム。
19. 【請求項１９】 請求項１乃至１８のいずれかにおい
    て、 前記第１のデバイス制御手段としてメモリデバイスを制
    御する手段を含み、該メモリデバイスのメモリマップを
    第２のコンピュータアーキテクチャに適合したメモリマ
    ップに変換する手段を含むことを特徴とするエミュレー
    トシステム。
20. 【請求項２０】第１のコンピュータアークテクチャに適
    合した命令体系により制御される第１のデバイス制御手
    段と、前記第１のコンピュータアークテクチャとは異な
    る第２のコンピュータアーキテクチャに適合した命令体
    系により制御される第２のデバイス制御手段とが混在す
    る情報処理装置に使用されるエミュレート方法であっ
    て、（Ａ）前記第２のコンピュータアーキテクチャに適
    合した命令体系による命令が中央制御手段により発行さ
    れる工程と、（Ｂ）前記工程（Ａ）における命令の発行
    先として前記第２のデバイス制御手段又は該第２のデバ
    イス制御手段の制御対象が存在する場合には、該命令を
    前記第２のデバイス制御手段又は該第２のデバイス制御
    手段の制御対象にそのまま伝え、前記工程（Ａ）におけ
    る命令の発行先として前記第２のデバイス制御手段又は
    該第２のデバイス制御手段の制御対象が存在しない場合
    には、命令の種類を示す要因データを設定し、前記中央
    制御手段に対して割り込みを発生する工程と、（Ｃ）前
    記工程（Ｂ）の前記割り込みによって起動され、前記要
    因に対応した所定の処理を少なくとも前記第１のデバイ
    ス制御手段又は該デバイス制御手段の制御対象に対して
    実行する工程と、 を含むことを特徴とするエミュレート方法。
21. 【請求項２１】 請求項２０において、 前記工程（Ｂ）の際に、システムの動作環境変化を検出
    すると共に該動作環境変化を解析し、該動作環境変化の
    種類を示す要因データを設定し、前記中央制御手段に対
    して割り込みが発生されることを特徴とするエミュレー
    ト方法。
22. 【請求項２２】 請求項２１において、 前記動作環境変化に基づいて設定される前記要因として
    少なくとも電源断処理又はリセット処理についての要因
    が含まれ、該要因が、前記中央制御手段により発行され
    た命令に基づく前記要因よりも優先順位の高い要因とし
    て設定されていることを特徴とするエミュレート方法。
23. 【請求項２３】 請求項２０乃至２２において、 前記要因として、少なくとも前記第１のデバイス制御手
    段ではサポートされていない外部からの入力に関する要
    因が含まれ、該外部入力が検出された場合に前記第１の
    デバイス制御手段が該外部入力に応じた処理を行うよう
    に、前記工程（Ｃ）における前記所定の処理が行われる
    ことを特徴とするエミュレート方法。
24. 【請求項２４】 請求項２０乃至２３のいずれかにおい
    て、 前記工程（Ｂ）において発生される前記割り込みの一部
    又は全部がマスク手段によりマスクされることを特徴と
    するエミュレート方法。
25. 【請求項２５】 請求項２０乃至２４のいずれかにおい
    て、 前記工程（Ｃ）の所定の処理を実行する間、システムの
    動作環境が所定の状態に変更されることを特徴とするエ
    ミュレート方法。