JPH07334552A - 接続検証方法 - Google Patents
接続検証方法Info
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- JPH07334552A JPH07334552A JP6122574A JP12257494A JPH07334552A JP H07334552 A JPH07334552 A JP H07334552A JP 6122574 A JP6122574 A JP 6122574A JP 12257494 A JP12257494 A JP 12257494A JP H07334552 A JPH07334552 A JP H07334552A
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- test
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】機能マクロを搭載したＬＳＩにおいて、ＬＳＩ
外部端子と機能マクロ入力端子との接続の正当性を検証
する接続検証方法を提供する。 【構成】外部端子に接続された機能素子を検証の対象と
する接続検証方法において、外部端子から機能素子の規
格に満たない入力信号を供給し、外部端子と機能素子の
入力端子とが正常に接続されている時にアラームを出力
する。
外部端子と機能マクロ入力端子との接続の正当性を検証
する接続検証方法を提供する。 【構成】外部端子に接続された機能素子を検証の対象と
する接続検証方法において、外部端子から機能素子の規
格に満たない入力信号を供給し、外部端子と機能素子の
入力端子とが正常に接続されている時にアラームを出力
する。
Description
【０００１】
【産業上の利用分野】本発明は、機能マクロを用いたＬ
ＳＩの接続検証方法に関し、特に、ＬＳＩ外部端子と機
能マクロの入力端子との接続検証方法に関する。
ＳＩの接続検証方法に関し、特に、ＬＳＩ外部端子と機
能マクロの入力端子との接続検証方法に関する。
【０００２】
【従来の技術】分離テスト機能付きマクロのブロック構
成図を示す図９を参照すると、分離テスト機能付きマク
ロは、入力タイミング検証方法９７により出力されるタ
イミング検証信号の供給を受けるＮ本のノーマル側入力
端子９１とＮ本のテスト側入力端子９２とテスト切り替
え入力端子９３により制御される２入力選択回路９４
と、選択回路９４のＮ本の出力を入力とするマクロロジ
ック部９５と、マクロロジック部９５のＭ本の出力を接
続した出力端子９６とを有している。
成図を示す図９を参照すると、分離テスト機能付きマク
ロは、入力タイミング検証方法９７により出力されるタ
イミング検証信号の供給を受けるＮ本のノーマル側入力
端子９１とＮ本のテスト側入力端子９２とテスト切り替
え入力端子９３により制御される２入力選択回路９４
と、選択回路９４のＮ本の出力を入力とするマクロロジ
ック部９５と、マクロロジック部９５のＭ本の出力を接
続した出力端子９６とを有している。
【０００３】２入力選択回路９４は、テスト切り替え入
力９３により通常動作時にはノーマル側入力端子９１を
選択し分離テスト実行時にはテスト側入力端子９２を選
択するように制御される。また、ノーマル側入力端子９
１の入力タイミング検証方法９７は、マクロロジック部
９５に対するタイミングスペックを規格として判定する
作用を有している。
力９３により通常動作時にはノーマル側入力端子９１を
選択し分離テスト実行時にはテスト側入力端子９２を選
択するように制御される。また、ノーマル側入力端子９
１の入力タイミング検証方法９７は、マクロロジック部
９５に対するタイミングスペックを規格として判定する
作用を有している。
【０００４】入力タイミング検証方法９７の具体例とし
ては、例えば、タイミングアナライザ機能を有する論理
シミュレータで構成され、このタイミングアナライザ機
能は、論理設計の正当性およびテストパタン設計の正当
性のそれぞれを確認するため、機能マクロの端子間のタ
イミングスペックを予め決められた書式により記述して
おき、論理検証実行時にスペック違反を検出すると、違
反時刻と違反内容と違反端子とをアラームとして出力す
る。
ては、例えば、タイミングアナライザ機能を有する論理
シミュレータで構成され、このタイミングアナライザ機
能は、論理設計の正当性およびテストパタン設計の正当
性のそれぞれを確認するため、機能マクロの端子間のタ
イミングスペックを予め決められた書式により記述して
おき、論理検証実行時にスペック違反を検出すると、違
反時刻と違反内容と違反端子とをアラームとして出力す
る。
【０００５】テスト側入力端子９２に入力タイミング検
証方法９７によるタイミング検証信号が供給されていな
いのは、分離テスト実行用のテストパタンはテストパタ
ン長を短縮するために本来のスペックに違反したタイミ
ングを加えているためで、また、そのパタン自体の正当
性の評価も完了しているからである。
証方法９７によるタイミング検証信号が供給されていな
いのは、分離テスト実行用のテストパタンはテストパタ
ン長を短縮するために本来のスペックに違反したタイミ
ングを加えているためで、また、そのパタン自体の正当
性の評価も完了しているからである。
【０００６】分離テスト機能付きマクロブロックを搭載
したＬＳＩのブロック図を示す図１０を参照すると、こ
のＬＳＩは、Ｎ本の外部入力端子１０７を入力とする論
理回路１０９と、論理回路１０９のＮ本の出力をノーマ
ル側入力としＮ本の外部入力端子１０７をテスト側入力
としテスト切り替え入力１０８により制御される分離テ
スト機能付きマクロ１１０と、分離テスト機能付きマク
ロ１１０のＭ本の出力が接続されたテスト出力端子１１
１と、分離テスト機能付きマクロ１１０のＭ本の出力を
入力とする論理回路１１２と、論理回路１１２のＬ本の
出力が接続された外部出力端子１１３とを有している。
したＬＳＩのブロック図を示す図１０を参照すると、こ
のＬＳＩは、Ｎ本の外部入力端子１０７を入力とする論
理回路１０９と、論理回路１０９のＮ本の出力をノーマ
ル側入力としＮ本の外部入力端子１０７をテスト側入力
としテスト切り替え入力１０８により制御される分離テ
スト機能付きマクロ１１０と、分離テスト機能付きマク
ロ１１０のＭ本の出力が接続されたテスト出力端子１１
１と、分離テスト機能付きマクロ１１０のＭ本の出力を
入力とする論理回路１１２と、論理回路１１２のＬ本の
出力が接続された外部出力端子１１３とを有している。
【０００７】テスト切り替え端子１０８は通常動作時に
は分離テスト機能付きマクロ１１０の入力として論理回
路１０９の出力側を、分離テスト実行時には外部入力端
子１０７側を選択するように設定する。分離テスト機能
付きマクロ１１０のノーマル側入力には入力タイミング
を検証する手段が含まれているため、論理検証実行時、
論理回路１０９からの入力がスペック違反を犯していな
い事を確認することができる。
は分離テスト機能付きマクロ１１０の入力として論理回
路１０９の出力側を、分離テスト実行時には外部入力端
子１０７側を選択するように設定する。分離テスト機能
付きマクロ１１０のノーマル側入力には入力タイミング
を検証する手段が含まれているため、論理検証実行時、
論理回路１０９からの入力がスペック違反を犯していな
い事を確認することができる。
【０００８】分離テスト実行時、分離テスト機能付きマ
クロ１１０は外部入力端子１０７から直接信号を与えら
れ、処理結果をテスト出力端子１１１へ出力する。これ
により、分離テスト機能付きマクロ１１０は論理回路１
０９の動作に影響を受けずに単体で機能させることがで
き、ＬＳＩ化した場合でも機能マクロを単体でテストす
ることが可能となり、テスタビリテイを向上することが
できる。このため、分離テスト機能付きマクロをユーザ
ーに提供し、する場合は、ユーザーに対し図１０に示さ
れる分離テスト対応の回路追加を要求している。
クロ１１０は外部入力端子１０７から直接信号を与えら
れ、処理結果をテスト出力端子１１１へ出力する。これ
により、分離テスト機能付きマクロ１１０は論理回路１
０９の動作に影響を受けずに単体で機能させることがで
き、ＬＳＩ化した場合でも機能マクロを単体でテストす
ることが可能となり、テスタビリテイを向上することが
できる。このため、分離テスト機能付きマクロをユーザ
ーに提供し、する場合は、ユーザーに対し図１０に示さ
れる分離テスト対応の回路追加を要求している。
【０００９】図１２に分離機能付きマクロを搭載したＬ
ＳＩの開発フローを示す。
ＳＩの開発フローを示す。
【００１０】入力タイミングを検証する方法として論理
シミュレータのタイミングアナライザ機能を使用する事
を前提とし、機能マクロのノーマル側入力端子に対する
タイミングスペッサをタイミングアナライザの書式によ
り記述する（ステップＳ１２１）。次に、分離テスト機
能付きマクロを含んだＬＳＩの接続情報を作成し（ステ
ップＳ１２２）、分離テスト機能付きマクロのノーマル
側入力端子を用いた論理検証とノーマル側入力端子に対
する入力タイミングの検証とを実行し（ステップＳ１２
３）、分離テスト機能付きマクロの分離テスト機能を用
いた論理検証を実行し（ステップＳ１２４）、分離テス
トでの論理検証結果に期待値不一致がある場合（ステッ
プＳ１２５）はＬＳＩの接続情報解析に戻り、分離テス
トでの論理検証結果に期待値不一致がなけらば設計が完
了する（ステップＳ１２６）。
シミュレータのタイミングアナライザ機能を使用する事
を前提とし、機能マクロのノーマル側入力端子に対する
タイミングスペッサをタイミングアナライザの書式によ
り記述する（ステップＳ１２１）。次に、分離テスト機
能付きマクロを含んだＬＳＩの接続情報を作成し（ステ
ップＳ１２２）、分離テスト機能付きマクロのノーマル
側入力端子を用いた論理検証とノーマル側入力端子に対
する入力タイミングの検証とを実行し（ステップＳ１２
３）、分離テスト機能付きマクロの分離テスト機能を用
いた論理検証を実行し（ステップＳ１２４）、分離テス
トでの論理検証結果に期待値不一致がある場合（ステッ
プＳ１２５）はＬＳＩの接続情報解析に戻り、分離テス
トでの論理検証結果に期待値不一致がなけらば設計が完
了する（ステップＳ１２６）。
【００１１】
【発明が解決しようとする課題】従来、分離テスト機能
付きマクロブロックを搭載したＬＳＩの回路構成はユー
ザー側において作成しており、分離テスト機能付きマク
ロブロックの提供側での受け入れ時に分離テストを実行
するまでは信号経路の正当性は確認できない。
付きマクロブロックを搭載したＬＳＩの回路構成はユー
ザー側において作成しており、分離テスト機能付きマク
ロブロックの提供側での受け入れ時に分離テストを実行
するまでは信号経路の正当性は確認できない。
【００１２】ユーザーは分離テスト機能付マクロブロッ
クを含む回路機能の検証は実質的に行えず、ＬＳＩ外部
端子と分離テスト機能付きマクロとが正しく接続されて
いても端子の順番が間違っていたり、論理が反転したり
する人為的なミスを完全に抑えることはできない。従っ
て、分離テスト実行時に期待値不一致が発生した場合、
原因を切り分けることができないため解析に膨大な時間
を要する問題点があった。
クを含む回路機能の検証は実質的に行えず、ＬＳＩ外部
端子と分離テスト機能付きマクロとが正しく接続されて
いても端子の順番が間違っていたり、論理が反転したり
する人為的なミスを完全に抑えることはできない。従っ
て、分離テスト実行時に期待値不一致が発生した場合、
原因を切り分けることができないため解析に膨大な時間
を要する問題点があった。
【００１３】
【課題を解決するための手段】本発明の接続検証方法
は、外部端子に接続された機能素子の接続検証をする接
続検証方法において、前記外部端子から前記機能素子の
規格に満たない入力信号を供給し、前記外部端子と前記
機能素子の入力端子とが正常に接続されている時にアラ
ーム信号を出力する方法を有する。
は、外部端子に接続された機能素子の接続検証をする接
続検証方法において、前記外部端子から前記機能素子の
規格に満たない入力信号を供給し、前記外部端子と前記
機能素子の入力端子とが正常に接続されている時にアラ
ーム信号を出力する方法を有する。
【００１４】また、本発明の接続検証方法に用いられる
前記機能素子は、入力信号のハイレベル最小パルス幅を
検出する手段を有する第１の機能マクロと、この第１の
機能マクロを含む第１の論理回路とから構成され、前記
規格に満たない入力信号は、前記ハイレベル最小パルス
幅に満たないパルス列で構成された第１の接続検証用テ
ストパタンであり、本発明の接続検証方法は、前記第１
の論理回路の外部端子と前記第１の機能マクロの入力端
子とが正常に接続されている時にアラーム信号を出力す
る方法を有する。
前記機能素子は、入力信号のハイレベル最小パルス幅を
検出する手段を有する第１の機能マクロと、この第１の
機能マクロを含む第１の論理回路とから構成され、前記
規格に満たない入力信号は、前記ハイレベル最小パルス
幅に満たないパルス列で構成された第１の接続検証用テ
ストパタンであり、本発明の接続検証方法は、前記第１
の論理回路の外部端子と前記第１の機能マクロの入力端
子とが正常に接続されている時にアラーム信号を出力す
る方法を有する。
【００１５】さらに、前記規格に満たない入力信号は、
前記ハイレベル最小パルス幅を超えるパルス列で構成さ
れた第２の接続検証用テストパタンであり、本発明の接
続検証方法は、前記第１の論理回路の外部端子と前記第
１の機能マクロの入力端子とが正常に接続されている時
にアラーム信号を出力しない方法を有する。
前記ハイレベル最小パルス幅を超えるパルス列で構成さ
れた第２の接続検証用テストパタンであり、本発明の接
続検証方法は、前記第１の論理回路の外部端子と前記第
１の機能マクロの入力端子とが正常に接続されている時
にアラーム信号を出力しない方法を有する。
【００１６】さらにまた、前記機能素子は、入力信号の
ロウレベル最小パルス幅を検出する手段を有する第２の
機能マクロと、この第２の機能マクロを含む第２の論理
回路とから構成され、前記規格に満たない入力信号は、
前記ロウレベル最小パルス幅に満たないパルス列で構成
された第３の接続検証用テストパタンであり、本発明の
接続検証方法は、前記第２の論理回路の外部端子と前記
第２の機能マクロの入力端子とが正常に接続されている
時にアラーム信号を出力する方法を有する。
ロウレベル最小パルス幅を検出する手段を有する第２の
機能マクロと、この第２の機能マクロを含む第２の論理
回路とから構成され、前記規格に満たない入力信号は、
前記ロウレベル最小パルス幅に満たないパルス列で構成
された第３の接続検証用テストパタンであり、本発明の
接続検証方法は、前記第２の論理回路の外部端子と前記
第２の機能マクロの入力端子とが正常に接続されている
時にアラーム信号を出力する方法を有する。
【００１７】またさらに、前記規格に満たない入力信号
は、前記ロウレベル最小パルス幅を超えるパルス列で構
成された第４の接続検証用テストパタンであり、本発明
の接続方法は、前記第２の論理回路の外部端子と前記第
２の機能マクロの入力端子とが正常に接続されている時
にアラーム信号を出力しない方法を有する。
は、前記ロウレベル最小パルス幅を超えるパルス列で構
成された第４の接続検証用テストパタンであり、本発明
の接続方法は、前記第２の論理回路の外部端子と前記第
２の機能マクロの入力端子とが正常に接続されている時
にアラーム信号を出力しない方法を有する。
【００１８】
【実施例】図１は、本発明による第１の実施例の接続検
証方法の実施に使用するＬＳＩ機能マクロのブロック図
である。図２は本発明の第１の実施例の接続検証方法に
係るフローチャートである。
証方法の実施に使用するＬＳＩ機能マクロのブロック図
である。図２は本発明の第１の実施例の接続検証方法に
係るフローチャートである。
【００１９】このＬＳＩ機能マクロは、入力信号のハイ
レベル最小パルス幅検出方法５を有する機能マクロ１
と、機能マクロ１を含む論理回路２と、ハイレベル最小
パルス幅に満たないパルス列で構成された接続検証用テ
ストパタン３と、ハイレベル最小パルス幅を超えるパル
ス列で構成された接続検証用パタン７とを有し、論理回
路２の外部端子６に接続検証用テストパタン３を供給し
論理回路２の外部端子３と機能マクロ１の入力端子４と
が正常に接続されている時にアラームを出力して、論理
回路２の外部端子６に接続検証用テストパタン７を供給
し、論理回路２の外部端子３と機能マクロ１の入力端子
４とが正常に接続されている時にアラームを出力しな
い。
レベル最小パルス幅検出方法５を有する機能マクロ１
と、機能マクロ１を含む論理回路２と、ハイレベル最小
パルス幅に満たないパルス列で構成された接続検証用テ
ストパタン３と、ハイレベル最小パルス幅を超えるパル
ス列で構成された接続検証用パタン７とを有し、論理回
路２の外部端子６に接続検証用テストパタン３を供給し
論理回路２の外部端子３と機能マクロ１の入力端子４と
が正常に接続されている時にアラームを出力して、論理
回路２の外部端子６に接続検証用テストパタン７を供給
し、論理回路２の外部端子３と機能マクロ１の入力端子
４とが正常に接続されている時にアラームを出力しな
い。
【００２０】機能マクロ１の最大動作周波数の周期を１
０ｎｓと仮定すると、機能マクロ１の入力信号のハイレ
ベル最小パルス幅は１０ｎｓに満たない値に設定する。
これは、機能マクロ１としての論理検証は１０ｎｓ以上
の周期で実行されるためであり、機能マクロ１としての
論理検証実行時にアラームを出力させないためである。
０ｎｓと仮定すると、機能マクロ１の入力信号のハイレ
ベル最小パルス幅は１０ｎｓに満たない値に設定する。
これは、機能マクロ１としての論理検証は１０ｎｓ以上
の周期で実行されるためであり、機能マクロ１としての
論理検証実行時にアラームを出力させないためである。
【００２１】論理回路２の外部端子６からパルス幅５ｎ
ｓでパタン列が構成された接続検証用テストパタン３を
供給すると、外部端子６と機能マクロ１の入力端子４と
が正常に接続されている場合、機能マクロ１の入力端子
４にはパルス幅５ｎｓのハイレベルパルスが供給される
ことになり、機能マクロ１の入力端子４に対しアラーム
を発生する。このアラームを得ることで、外部端子６と
機能マクロ１の入力端子４とが正しく接続されている事
が確認される。
ｓでパタン列が構成された接続検証用テストパタン３を
供給すると、外部端子６と機能マクロ１の入力端子４と
が正常に接続されている場合、機能マクロ１の入力端子
４にはパルス幅５ｎｓのハイレベルパルスが供給される
ことになり、機能マクロ１の入力端子４に対しアラーム
を発生する。このアラームを得ることで、外部端子６と
機能マクロ１の入力端子４とが正しく接続されている事
が確認される。
【００２２】また、論理回路２の外部端子６からパルス
幅１５ｎｓでパタン列が構成された接続検証用テストパ
タン７を供給すると、外部端子６と機能マクロ１の入力
端子４とが正常に接続されている場合、機能マクロ１の
入力端子４にはパルス幅１５ｎｓのハイレベルパルスが
供給されることにより、機能マクロ１の入力端子４に対
しアラームは発生されない。このアラームを得ること
で、外部端子６と機能マクロ１の入力端子４とが正しく
接続されている事が確認される。
幅１５ｎｓでパタン列が構成された接続検証用テストパ
タン７を供給すると、外部端子６と機能マクロ１の入力
端子４とが正常に接続されている場合、機能マクロ１の
入力端子４にはパルス幅１５ｎｓのハイレベルパルスが
供給されることにより、機能マクロ１の入力端子４に対
しアラームは発生されない。このアラームを得ること
で、外部端子６と機能マクロ１の入力端子４とが正しく
接続されている事が確認される。
【００２３】図６に接続検証用テストパタンのタイミン
グチャートを示す。
グチャートを示す。
【００２４】時刻ｔ＝１〜２において全てのテスト入力
端子１〜Ｎにパルス幅１０ｎｓ以上のハイレベルパルス
を供給し、ＬＳＩ外部端子とマクロ入力端子間に微分回
路が存在しない事を確認する。微分回路が存在すると、
時刻ｔ＝１〜２において微分パルスによりアラームを得
ることができる。
端子１〜Ｎにパルス幅１０ｎｓ以上のハイレベルパルス
を供給し、ＬＳＩ外部端子とマクロ入力端子間に微分回
路が存在しない事を確認する。微分回路が存在すると、
時刻ｔ＝１〜２において微分パルスによりアラームを得
ることができる。
【００２５】時刻ｔ＝３〜４においてテスト入力端子１
にパルス幅１０ｎｓに満たないハイレベルパルスを供給
する。ＬＳＩ外部端子とマクロのテスト入力端子１との
接続が正常であれば時刻ｔ＝４にてテスト入力端子１に
対するアラームが得られる。
にパルス幅１０ｎｓに満たないハイレベルパルスを供給
する。ＬＳＩ外部端子とマクロのテスト入力端子１との
接続が正常であれば時刻ｔ＝４にてテスト入力端子１に
対するアラームが得られる。
【００２６】同様に時刻ｔ＝５〜６、時刻ｔ＝７〜８、
時刻ｔ＝９〜１０、時刻ｔ＝１１〜１２において該当す
るテスト入力端子のアラームを得る事で接続の正当性を
確認する。
時刻ｔ＝９〜１０、時刻ｔ＝１１〜１２において該当す
るテスト入力端子のアラームを得る事で接続の正当性を
確認する。
【００２７】時刻ｔ＝３〜１２で、テスト入力端子１〜
Ｎに同時にハイレベルパルスを入力していないのは、１
端子ずつアラームを確認することで複数の端子と共有さ
れている接続ミスが検出可能であり、又、アラームとし
て得られるテスト端子の順番を確認することで外部端子
との接続順番の正当性が確認され、テスト入力端子へ接
続されていない端子を検出することが可能となる。
Ｎに同時にハイレベルパルスを入力していないのは、１
端子ずつアラームを確認することで複数の端子と共有さ
れている接続ミスが検出可能であり、又、アラームとし
て得られるテスト端子の順番を確認することで外部端子
との接続順番の正当性が確認され、テスト入力端子へ接
続されていない端子を検出することが可能となる。
【００２８】即ち、ＬＳＩ外部端子と分離機能付きマク
ロのテスト側入力端子とが正常に接続されている場合、
時刻ｔ＝４、６、８、１０、１２においてテスト入力端
子１、２、３、４、Ｎの順番でアラームが出力される。
ロのテスト側入力端子とが正常に接続されている場合、
時刻ｔ＝４、６、８、１０、１２においてテスト入力端
子１、２、３、４、Ｎの順番でアラームが出力される。
【００２９】また、時刻ｔ＝４、６、８、１０、１２に
おいて一度もアラームが得られない場合、マクロのノー
マル側入力端子とテスト側入力端子の切り替え信号が正
常に接続されていない事を検出できる。
おいて一度もアラームが得られない場合、マクロのノー
マル側入力端子とテスト側入力端子の切り替え信号が正
常に接続されていない事を検出できる。
【００３０】また、テスト入力端子１〜Ｎでハイレベル
最小パルス幅を検証する手段を有しているのは、ＬＳＩ
外部端子からマクロのテスト入力端子迄の信号経路にお
いて論理が反転している場合にアラームを出力せずに接
続の異常を検出するためである。
最小パルス幅を検証する手段を有しているのは、ＬＳＩ
外部端子からマクロのテスト入力端子迄の信号経路にお
いて論理が反転している場合にアラームを出力せずに接
続の異常を検出するためである。
【００３１】図６における時刻ｔ＝１〜２のパタン列は
図１における接続検証用テストパタン７に該当し、図６
における時刻ｔ＝３〜１２のパタン列は図１における接
続検証用テストパタン３に該当する。
図１における接続検証用テストパタン７に該当し、図６
における時刻ｔ＝３〜１２のパタン列は図１における接
続検証用テストパタン３に該当する。
【００３２】次に、本発明の第２の実施例の接続検証方
法の実施に使用する分離テスト機能付きマクロのブロッ
ク図を図４に示す。
法の実施に使用する分離テスト機能付きマクロのブロッ
ク図を図４に示す。
【００３３】この分離テスト機能付きマクロは、入力タ
イミング検証方法４７を有するＮ本のノーマル側入力端
子４１とハイレベル最小パルス幅検証方法４８を有する
Ｎ本のテスト側入力端子４２とを入力としテスト切り替
え入力端子４３により制御される２入力選択回路４４
と、選択回路４４のＮ本の出力を入力とするマクロロジ
ック部４５と、マクロロジック部４５のＭ本の出力を接
続した出力端子４６とを有している。
イミング検証方法４７を有するＮ本のノーマル側入力端
子４１とハイレベル最小パルス幅検証方法４８を有する
Ｎ本のテスト側入力端子４２とを入力としテスト切り替
え入力端子４３により制御される２入力選択回路４４
と、選択回路４４のＮ本の出力を入力とするマクロロジ
ック部４５と、マクロロジック部４５のＭ本の出力を接
続した出力端子４６とを有している。
【００３４】２入力選択回路４４のテスト切り替え入力
４３は、通常動作時にはノーマル側入力端子４１を選択
し分離テスト実行時にはテスト側入力端子４２を選択す
るように制御される。
４３は、通常動作時にはノーマル側入力端子４１を選択
し分離テスト実行時にはテスト側入力端子４２を選択す
るように制御される。
【００３５】ノーマル側入力端子４１の入力タイミング
検証方法４７はマクロロジック部４５に対するタイミン
グスペックを規格として判定し、テスト側入力端子４２
のハイレベル最小パルス幅検証方法４８でのハイレベル
最小パルス幅の規格値はマクロロジック部４５の最大動
作周波数の周期に満たない値に設定する。
検証方法４７はマクロロジック部４５に対するタイミン
グスペックを規格として判定し、テスト側入力端子４２
のハイレベル最小パルス幅検証方法４８でのハイレベル
最小パルス幅の規格値はマクロロジック部４５の最大動
作周波数の周期に満たない値に設定する。
【００３６】入力タイミング検証方法４７および最小パ
ルス幅検証方法４８の例としては、論理シミュレータの
持つタイミングアナライザ機能を用いる方法があり、こ
れは、機能マクロの端子間のタイミングスペックを予め
決められた書式により記述しておき、論理検証実行時に
スペック違反を検出すると、違反時刻と違反内容と違反
端子とをアラームとして出力する機能である。
ルス幅検証方法４８の例としては、論理シミュレータの
持つタイミングアナライザ機能を用いる方法があり、こ
れは、機能マクロの端子間のタイミングスペックを予め
決められた書式により記述しておき、論理検証実行時に
スペック違反を検出すると、違反時刻と違反内容と違反
端子とをアラームとして出力する機能である。
【００３７】テスト側入力端子４２にハイレベル最小パ
ルス幅以外の入力タイミングを検証する手段が含まれて
いないのは、分離テスト実行用のテストパタンはテスト
パタン長を短縮するために本来のスペックに違反したタ
イミングを加えているためで、また、そのパタン自体の
正当性の評価も完了しているからである。
ルス幅以外の入力タイミングを検証する手段が含まれて
いないのは、分離テスト実行用のテストパタンはテスト
パタン長を短縮するために本来のスペックに違反したタ
イミングを加えているためで、また、そのパタン自体の
正当性の評価も完了しているからである。
【００３８】分離テスト機能付きマクロを搭載したＬＳ
Ｉのブロック図を示す図５を参照すると、このＬＳＩ
は、Ｎ本の外部入力端子５７を入力とする論理回路５９
と、論理回路５９のＮ本の出力をノーマル側入力としＮ
本の外部入力端子５７をテスト側入力としテスト切り替
え端子５８により制御される分離テスト機能付きマクロ
５０と、分離テスト機能付きマクロ５０のＭ本の出力が
接続されたテスト出力端子５１と、分離テスト機能付き
マクロ５０のＭ本の出力を入力とする論理回路５２と、
論理回路５２のＬ本の出力が接続された外部出力端子５
３とを有している。
Ｉのブロック図を示す図５を参照すると、このＬＳＩ
は、Ｎ本の外部入力端子５７を入力とする論理回路５９
と、論理回路５９のＮ本の出力をノーマル側入力としＮ
本の外部入力端子５７をテスト側入力としテスト切り替
え端子５８により制御される分離テスト機能付きマクロ
５０と、分離テスト機能付きマクロ５０のＭ本の出力が
接続されたテスト出力端子５１と、分離テスト機能付き
マクロ５０のＭ本の出力を入力とする論理回路５２と、
論理回路５２のＬ本の出力が接続された外部出力端子５
３とを有している。
【００３９】さらに、テスト切り替え端子５８は通常動
作時には分離テスト機能付きマクロ５０の入力として論
理回路５９の出力側を、分離テスト実行時には外部入力
端子５７側を選択するように設定する。分離テスト機能
付きマクロ５０のノーマル側入力には入力タイミングを
検証する手段が含まれているため、論理検証実行時の論
理回路５９からの入力に対するタイミング検証が可能で
ある。
作時には分離テスト機能付きマクロ５０の入力として論
理回路５９の出力側を、分離テスト実行時には外部入力
端子５７側を選択するように設定する。分離テスト機能
付きマクロ５０のノーマル側入力には入力タイミングを
検証する手段が含まれているため、論理検証実行時の論
理回路５９からの入力に対するタイミング検証が可能で
ある。
【００４０】分離テスト実行時、分離テスト機能付きマ
クロ５０は外部入力端子５７から直接信号を与えられ、
処理結果をテスト出力端子５１へ出力する。
クロ５０は外部入力端子５７から直接信号を与えられ、
処理結果をテスト出力端子５１へ出力する。
【００４１】分離テスト機能付きマクロ５０の最大動作
周波数の周期を１０ｎｓとした時、分離テスト実行時の
周波数はマクロ最大動作周波数に満たない１０ｎｓ以上
の周期で実行するため、分離テスト機能付きマクロ５０
のテスト側入力端子のハイレベル最小パルス幅を検証す
る手段で検知されることはない。
周波数の周期を１０ｎｓとした時、分離テスト実行時の
周波数はマクロ最大動作周波数に満たない１０ｎｓ以上
の周期で実行するため、分離テスト機能付きマクロ５０
のテスト側入力端子のハイレベル最小パルス幅を検証す
る手段で検知されることはない。
【００４２】これにより、分離テスト機能付きマクロ５
０は論理回路５９の動作に影響を受けずに単体で機能さ
れることができ、ＬＳＩ化した場合でも分離テスト機能
付きマクロを単体でテストすることが可能となり、テス
タビリテイを向上することができる。このため、分離テ
スト機能付きマクロをユーザーに提供する場合は、ユー
ザーに対し図５に示される分離テスト対応の回路追加を
要求している。
０は論理回路５９の動作に影響を受けずに単体で機能さ
れることができ、ＬＳＩ化した場合でも分離テスト機能
付きマクロを単体でテストすることが可能となり、テス
タビリテイを向上することができる。このため、分離テ
スト機能付きマクロをユーザーに提供する場合は、ユー
ザーに対し図５に示される分離テスト対応の回路追加を
要求している。
【００４３】図２および図３のそれぞれに分離機能付き
マクロを搭載したＬＳＩの接続検証方法のフローを示
す。
マクロを搭載したＬＳＩの接続検証方法のフローを示
す。
【００４４】図２および図３を参照すると、この接続検
証方法は、入力タイミングを検証する手段として論理シ
ミュレータのタイミングアナライザ機能を使用すること
を前提とし、機能マクロのノーマル側入力端子に対する
タイミングスペックと、テスト側端子に対するハイレベ
ル最小パルス幅とを所定の書式により記述する（ステッ
プＳ３１）。次に、分離テスト機能付きマクロを含んだ
ＬＳＩの接続情報を作成し（ステップＳ３２）、分離テ
スト機能付きマクロのノーマル側入力端子を用いた論理
検証とノーマル側入力端子に対する入力タイミングの検
証とを実行する（ステップＳ３３またはステップＳ２
３）。次に、接続検証用テストパタン２８を用いたＬＳ
Ｉ外部端子と分離テスト機能付きマクロのテスト側入力
端子との接続検証を行う。（ステップＳ３４またはステ
ップＳ２４）。
証方法は、入力タイミングを検証する手段として論理シ
ミュレータのタイミングアナライザ機能を使用すること
を前提とし、機能マクロのノーマル側入力端子に対する
タイミングスペックと、テスト側端子に対するハイレベ
ル最小パルス幅とを所定の書式により記述する（ステッ
プＳ３１）。次に、分離テスト機能付きマクロを含んだ
ＬＳＩの接続情報を作成し（ステップＳ３２）、分離テ
スト機能付きマクロのノーマル側入力端子を用いた論理
検証とノーマル側入力端子に対する入力タイミングの検
証とを実行する（ステップＳ３３またはステップＳ２
３）。次に、接続検証用テストパタン２８を用いたＬＳ
Ｉ外部端子と分離テスト機能付きマクロのテスト側入力
端子との接続検証を行う。（ステップＳ３４またはステ
ップＳ２４）。
【００４５】ここで正しくアラームが得られなければ、
接続に異常があるため接続情報や端子対応の確認を行う
（ステップＳ３５またはステップＳ３０）。正しくアラ
ームが得られれば入力側の接続は正しいことが保証さ
れ、次に分離テストを実行する（ステップＳ３６または
ステップＳ２６）。分離テストで期待値不一致が有る場
合、それはマクロ出力端子とＬＳＩ外部端子との接続に
起因するものであり、単純に信号を追跡することで原因
の究明は可能である（ステップＳ３０およびステップＳ
２９）。
接続に異常があるため接続情報や端子対応の確認を行う
（ステップＳ３５またはステップＳ３０）。正しくアラ
ームが得られれば入力側の接続は正しいことが保証さ
れ、次に分離テストを実行する（ステップＳ３６または
ステップＳ２６）。分離テストで期待値不一致が有る場
合、それはマクロ出力端子とＬＳＩ外部端子との接続に
起因するものであり、単純に信号を追跡することで原因
の究明は可能である（ステップＳ３０およびステップＳ
２９）。
【００４６】次に、本発明の第３の実施例の接続検証方
法の実施に使用するＬＳＩ機能マクロのブロック図を図
７に示す。
法の実施に使用するＬＳＩ機能マクロのブロック図を図
７に示す。
【００４７】図７を参照すると、このＬＳＩ機能マクロ
ブロックは、入力信号のロウレベル最小パルス幅検出方
法７８を有する機能マクロ７１と、機能マクロ７１を含
む論理回路７２と、ロウレベル最小パルス幅に満たない
パルス列で構成された接続検証用テストパタン７９と、
ロウレベル最小パルス幅を超えるパルス列で構成された
接続検証用パタン７０とを有し、論理回路７２の外部端
子７６に接続検証用テストパタン７９を供給し論理回路
７２の外部端子７３と機能マクロ７１の入力端子７４と
が正常に接続されている時にアラームを出力して、論理
回路７２の外部端子６に接続検証用テストパタン７０を
供給し論理回路７２の外部端子７３と機能マクロ７１の
入力端子７４とが正常に接続されている時にアラームを
出力しない。
ブロックは、入力信号のロウレベル最小パルス幅検出方
法７８を有する機能マクロ７１と、機能マクロ７１を含
む論理回路７２と、ロウレベル最小パルス幅に満たない
パルス列で構成された接続検証用テストパタン７９と、
ロウレベル最小パルス幅を超えるパルス列で構成された
接続検証用パタン７０とを有し、論理回路７２の外部端
子７６に接続検証用テストパタン７９を供給し論理回路
７２の外部端子７３と機能マクロ７１の入力端子７４と
が正常に接続されている時にアラームを出力して、論理
回路７２の外部端子６に接続検証用テストパタン７０を
供給し論理回路７２の外部端子７３と機能マクロ７１の
入力端子７４とが正常に接続されている時にアラームを
出力しない。
【００４８】機能マクロ７１の最大動作周波数の周期を
１０ｎｓと仮定すると、機能マクロ７１の入力信号のロ
ウレベル最小パルス幅は１０ｎｓに満たない値に設定す
る。これは、機能マクロ７１としての論理検証は１０ｎ
ｓ以上の周期で実行されるためであり、機能マクロ７１
としての論理検証実行時にアラームを出力させないため
である。
１０ｎｓと仮定すると、機能マクロ７１の入力信号のロ
ウレベル最小パルス幅は１０ｎｓに満たない値に設定す
る。これは、機能マクロ７１としての論理検証は１０ｎ
ｓ以上の周期で実行されるためであり、機能マクロ７１
としての論理検証実行時にアラームを出力させないため
である。
【００４９】図７において、論理回路７２の外部端子６
からパルス幅５ｎｓでパタン列が構成された接続検証用
テストパタン７９を供給すると、外部端子７６と機能マ
クロ７１の入力端子７４とが正常に接続されている場
合、機能マクロ７１の入力端子７４にはパルス幅５ｎｓ
のロウレベルパルスが供給されることになり、機能マク
ロ７１の入力端子７４に対しアラームを発生する。
からパルス幅５ｎｓでパタン列が構成された接続検証用
テストパタン７９を供給すると、外部端子７６と機能マ
クロ７１の入力端子７４とが正常に接続されている場
合、機能マクロ７１の入力端子７４にはパルス幅５ｎｓ
のロウレベルパルスが供給されることになり、機能マク
ロ７１の入力端子７４に対しアラームを発生する。
【００５０】このアラームを得ることで、外部端子７６
と機能マクロ７１の入力端子７４とが正しく接続されて
いる事が確認される。また、論理回路７２の外部端子７
６からパルス幅１５ｎｓでパタン列が構成された接続検
証用テストパタン７０を供給すると、外部端子７６と機
能マクロ７１の入力端子７４とが正常に接続されている
場合、機能マクロ７１の入力端子７４にはパルス幅１５
ｎｓのロウレベルパルスが供給されることになり、機能
マクロ７１の入力端子７４に対しアラームは発生されな
い。このアラームを得ることで、外部端子７６と機能マ
クロ７１の入力端子４とが正しく接続されている事が確
認される。
と機能マクロ７１の入力端子７４とが正しく接続されて
いる事が確認される。また、論理回路７２の外部端子７
６からパルス幅１５ｎｓでパタン列が構成された接続検
証用テストパタン７０を供給すると、外部端子７６と機
能マクロ７１の入力端子７４とが正常に接続されている
場合、機能マクロ７１の入力端子７４にはパルス幅１５
ｎｓのロウレベルパルスが供給されることになり、機能
マクロ７１の入力端子７４に対しアラームは発生されな
い。このアラームを得ることで、外部端子７６と機能マ
クロ７１の入力端子４とが正しく接続されている事が確
認される。
【００５１】図７に示す分離テスト機能付きマクロを搭
載したＬＳＩのブロック図は図５に示すブロック図と同
一構成である。
載したＬＳＩのブロック図は図５に示すブロック図と同
一構成である。
【００５２】図７に示す分離テスト機能付きマクロを搭
載したＬＳＩで使用する接続検証用テストパタンのタイ
ミングチャートを図８に示す。
載したＬＳＩで使用する接続検証用テストパタンのタイ
ミングチャートを図８に示す。
【００５３】図８に示すパタン列は図６におけるパタン
列の”１”と”０”を反転させたものである。
列の”１”と”０”を反転させたものである。
【００５４】即ち、時刻ｔ＝１〜２において全てのテス
ト入力端子７１〜７Ｎにパルス幅１０ｎｓ以上のロウレ
ベルパルスを供給し、ＬＳＩ外部端子とマクロ入力端子
間に微分回路が存在しない事を確認する。微分回路が存
在すると、時刻ｔ＝１〜２において微分パルスによりア
ラームを得ることができる。
ト入力端子７１〜７Ｎにパルス幅１０ｎｓ以上のロウレ
ベルパルスを供給し、ＬＳＩ外部端子とマクロ入力端子
間に微分回路が存在しない事を確認する。微分回路が存
在すると、時刻ｔ＝１〜２において微分パルスによりア
ラームを得ることができる。
【００５５】時刻ｔ＝３〜４においてテスト入力端子７
１にパルス幅１０ｎｓに満たないロウレベルパルスを供
給する。ＬＳＩ外部端子とマクロのテスト入力端子７１
との接続が正常であれば時刻ｔ＝４にてテスト入力端子
７１に対するアラームが得られる。
１にパルス幅１０ｎｓに満たないロウレベルパルスを供
給する。ＬＳＩ外部端子とマクロのテスト入力端子７１
との接続が正常であれば時刻ｔ＝４にてテスト入力端子
７１に対するアラームが得られる。
【００５６】同様に時刻ｔ＝５〜６、時刻ｔ＝７〜８、
時刻ｔ＝９〜１０、時刻ｔ＝１１〜１２においてパルス
幅１０ｎｓに満たないロウレベルパルスを入力し、時刻
ｔ＝６、８、１０、１２において該当するテスト入力端
子のアラームを得る事で接続の正当性を確認する。時刻
ｔ＝３〜１２で、テスト入力端子７１〜７Ｎに同時にロ
ウレベルパルスを入力していないのは、１端子ずつアラ
ームを確認することで複数の端子と共有されている接続
ミスが検出可能であり、又、アラームとして得られるテ
スト端子の順番を確認することで外部端子との接続順番
の正当性が確認され、テスト入力端子へ接続されていな
い端子を検出することが可能となる。
時刻ｔ＝９〜１０、時刻ｔ＝１１〜１２においてパルス
幅１０ｎｓに満たないロウレベルパルスを入力し、時刻
ｔ＝６、８、１０、１２において該当するテスト入力端
子のアラームを得る事で接続の正当性を確認する。時刻
ｔ＝３〜１２で、テスト入力端子７１〜７Ｎに同時にロ
ウレベルパルスを入力していないのは、１端子ずつアラ
ームを確認することで複数の端子と共有されている接続
ミスが検出可能であり、又、アラームとして得られるテ
スト端子の順番を確認することで外部端子との接続順番
の正当性が確認され、テスト入力端子へ接続されていな
い端子を検出することが可能となる。
【００５７】即ち、ＬＳＩ外部端子と分離機能付きマク
ロのテスト側入力端子とが正常に接続されている場合、
時刻ｔ＝４、６、８、１０、１２においてテスト入力端
子７１、７２、７３、７４、７Ｎの順番でアラームが出
力される。また、時刻ｔ＝４、６、８、１０、１２にお
いて一度もアラームが得られない場合、マクロのノーマ
ル側入力端子とテスト側入力端子の切り替え信号が正常
に接続されていない事を検出できる。また、テスト入力
端子７１〜７Ｎでロウレベル最小パルス幅を検証する手
段を有しているのは、ＬＳＩ外部端子からマクロのテス
ト入力端子迄の信号経路において論理が反転している場
合にアラームを出力せずに接続の以上を検出するためで
ある。図８における時刻ｔ＝１〜２のパタン列は図７に
おける接続検証用テストパタン１０に該当し、図８にお
ける時刻ｔ＝３〜１２のパタン列は図７における接続検
証用テストパタン３に該当する。
ロのテスト側入力端子とが正常に接続されている場合、
時刻ｔ＝４、６、８、１０、１２においてテスト入力端
子７１、７２、７３、７４、７Ｎの順番でアラームが出
力される。また、時刻ｔ＝４、６、８、１０、１２にお
いて一度もアラームが得られない場合、マクロのノーマ
ル側入力端子とテスト側入力端子の切り替え信号が正常
に接続されていない事を検出できる。また、テスト入力
端子７１〜７Ｎでロウレベル最小パルス幅を検証する手
段を有しているのは、ＬＳＩ外部端子からマクロのテス
ト入力端子迄の信号経路において論理が反転している場
合にアラームを出力せずに接続の以上を検出するためで
ある。図８における時刻ｔ＝１〜２のパタン列は図７に
おける接続検証用テストパタン１０に該当し、図８にお
ける時刻ｔ＝３〜１２のパタン列は図７における接続検
証用テストパタン３に該当する。
【００５８】
【発明の効果】以上説明したように本発明による接続検
証方式は、目視による回路図上での信号の追跡が不要と
なるためＬＳＩの開発期間が大幅に短縮される。また、
信号経路に誤った論理ゲートが含まれたり、入力端子の
順番が入れ替わっていたり、入力端子が共有されるとい
った各種の人為的な接続ミスを発見することが可能であ
るため、接続ミスに対する解析基板が大幅に短縮できる
効果がある。また、本発明による手法は、通常動作には
何ら影響を与えないため、そのまま機能マクロとしてユ
ーザーに提供可能である利点がある。
証方式は、目視による回路図上での信号の追跡が不要と
なるためＬＳＩの開発期間が大幅に短縮される。また、
信号経路に誤った論理ゲートが含まれたり、入力端子の
順番が入れ替わっていたり、入力端子が共有されるとい
った各種の人為的な接続ミスを発見することが可能であ
るため、接続ミスに対する解析基板が大幅に短縮できる
効果がある。また、本発明による手法は、通常動作には
何ら影響を与えないため、そのまま機能マクロとしてユ
ーザーに提供可能である利点がある。
【図１】本発明の第１の実施例の接続検証方法の実施に
使用するＬＳＩ機能マクロを示すブロック図である。
使用するＬＳＩ機能マクロを示すブロック図である。
【図２】本発明の第１の実施例の接続検証方法のフロー
を示すフローチャートである。
を示すフローチャートである。
【図３】本発明の第１の実施例の接続検証方法のフロー
の他のフローチャートである。
の他のフローチャートである。
【図４】本発明の第２の実施例の接続検証方法の実施に
使用する分離テスト機能付きマクロのブロック図であ
る。
使用する分離テスト機能付きマクロのブロック図であ
る。
【図５】本発明の第２の実施例に係るＬＳＩを示すブロ
ック図である。
ック図である。
【図６】本発明による接続検証用テストパタンのタイミ
ングチャートである。
ングチャートである。
【図７】本発明の第３の実施例の接続検証方法の実施に
使用するＬＳＩ機能マクロを示すブロック図である。
使用するＬＳＩ機能マクロを示すブロック図である。
【図８】本発明による接続検証用テストパタンの他のタ
イミングチャートである。
イミングチャートである。
【図９】従来例の分離テスト機能付きマクロを示すブロ
ック図である。
ック図である。
【図１０】従来例の分離テスト機能付きマクロ搭載ＬＳ
Ｉを示すブロック図である。
Ｉを示すブロック図である。
【図１１】従来例の接続検証方法のフローチャートであ
る。
る。
【図１２】従来例の接続検証方法の他のフローチャート
である。
である。
１，７１ 機能マクロ ２，７２ 論理回路 ３，７，７９，７０ 接続検証用テストパタン ４，７４ 機能マクロ入力端子 ５，４８ ハイレベル最小パルス幅検証方法 ６，４６，７６ 論理回路の外部入力端子 ７，４７，９７ 入力タイミング検証方法 ８，７８ ロウレベル最小パルス幅検証方法 ４１，９１ ノーマル側入力端子 ４２，９２ テスト側入力端子 ４３，９３ テスト切り替え入力 ４４，９４ ２入力選択回路 ４５，９５ マクロロジック部 ４６，９６ 出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 Ｈ０１Ｌ 21/82 Ｃ
Claims (5)
- 【請求項１】 外部端子に接続された機能素子の接続検
証をする接続検証方法において、前記外部端子から前記
機能素子の規格に満たない入力信号を供給し、前記外部
端子と前記機能素子の入力端子とが正常に接続されてい
る時にアラーム信号を出力する事を特徴とする接続検証
方法。 - 【請求項２】 前記機能素子は、入力信号のハイレベル
最小パルス幅を検出する手段を有する第１の機能マクロ
と、この第１の機能マクロを含む第１の論理回路とから
構成され、前記規格に満たない入力信号は、前記ハイレ
ベル最小パルス幅に満たないパルス列で構成された第１
の接続検証用テストパタンであり、前記第１の論理回路
の外部端子と前記第１の機能マクロの入力端子とが正常
に接続されている時にアラーム信号を出力する事を特徴
とする請求項１記載の接続検証方法。 - 【請求項３】 前記規格に満たない入力信号は、前記ハ
イレベル最小パルス幅を超えるパルス列で構成された第
２の接続検証用テストパタンであり、前記第１の論理回
路の外部端子と前記第１の機能マクロの入力端子とが正
常に接続されている時にアラーム信号を出力しない事を
特徴とする請求項１または２記載の接続検証方法。 - 【請求項４】 前記機能素子は、入力信号のロウレベル
最小パルス幅を検出する手段を有する第２の機能マクロ
と、この第２の機能マクロを含む第２の論理回路とから
構成され、前記規格に満たない入力信号は、前記ロウレ
ベル最小パルス幅に満たないパルス列で構成された第３
の接続検証用テストパタンであり、前記第２の論理回路
の外部端子と前記第２の機能マクロの入力端子とが正常
に接続されている時にアラーム信号を出力する特徴とす
る請求項１記載の接続検証方法。 - 【請求項５】 前記規格に満たない入力信号は、前記ロ
ウレベル最小パルス幅を超えるパルス列で構成された第
４の接続検証用テストパタンであり、前記第２の論理回
路の外部端子と前記第２の機能マクロの入力端子とが正
常に接続されている時にアラーム信号を出力しない事を
特徴とする請求項１または４記載の接続検証方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6122574A JP2690688B2 (ja) | 1994-06-03 | 1994-06-03 | 接続検証方法 |
| US08/457,576 US5678031A (en) | 1994-06-03 | 1995-06-01 | Method of testing interconnections of an LSI on a simulator through the use of effective pulse widths |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6122574A JP2690688B2 (ja) | 1994-06-03 | 1994-06-03 | 接続検証方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07334552A true JPH07334552A (ja) | 1995-12-22 |
| JP2690688B2 JP2690688B2 (ja) | 1997-12-10 |
Family
ID=14839280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6122574A Expired - Fee Related JP2690688B2 (ja) | 1994-06-03 | 1994-06-03 | 接続検証方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5678031A (ja) |
| JP (1) | JP2690688B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030115502A1 (en) * | 2001-12-14 | 2003-06-19 | Smiths Industries Aerospace & Defense Systems, Inc. | Method of restoring encapsulated integrated circuit devices |
| JP2004062532A (ja) * | 2002-07-29 | 2004-02-26 | Renesas Technology Corp | 接続検証装置 |
| CN114543957B (zh) * | 2020-11-26 | 2024-08-16 | 梅特勒-托利多(常州)测量技术有限公司 | 检测信号的实时处理方法及检测器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245155A (ja) * | 1988-08-05 | 1990-02-15 | Ricoh Co Ltd | インクジェット記録方式 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0232790A1 (de) * | 1986-02-06 | 1987-08-19 | Siemens Aktiengesellschaft | Verfahren und Anordnung zur Messung zeitabhängiger Signale mit einer Korpuskularsonde |
| US5122978A (en) * | 1989-09-07 | 1992-06-16 | Amdahl Corporation | Pulse width measurement technique |
| JPH0528063A (ja) * | 1991-07-24 | 1993-02-05 | Nec Corp | マイクロコンピユータ |
| US5436908A (en) * | 1992-06-17 | 1995-07-25 | National Semiconductor Corporation | Common edge output skew detection circuit |
| JPH06251096A (ja) * | 1993-02-24 | 1994-09-09 | Nec Ic Microcomput Syst Ltd | タイミング検証回路 |
-
1994
- 1994-06-03 JP JP6122574A patent/JP2690688B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-01 US US08/457,576 patent/US5678031A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245155A (ja) * | 1988-08-05 | 1990-02-15 | Ricoh Co Ltd | インクジェット記録方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2690688B2 (ja) | 1997-12-10 |
| US5678031A (en) | 1997-10-14 |
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