JPH07335747A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH07335747A JPH07335747A JP6123871A JP12387194A JPH07335747A JP H07335747 A JPH07335747 A JP H07335747A JP 6123871 A JP6123871 A JP 6123871A JP 12387194 A JP12387194 A JP 12387194A JP H07335747 A JPH07335747 A JP H07335747A
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- semiconductor device
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- film
- silicon oxide
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/495—Capacitive arrangements or effects of, or between wiring layers
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 半導体装置内に形成された金属配線間の容量
を低減し、且つ、リーク電流を防止することで、半導体
装置の高速動作を可能とする。 【構成】 半導体装置の配線間の静電容量を減少させる
空隙（３）とリーク電流防止用酸化膜（８）を金属配線
相互間の溝部に設けることとした。
を低減し、且つ、リーク電流を防止することで、半導体
装置の高速動作を可能とする。 【構成】 半導体装置の配線間の静電容量を減少させる
空隙（３）とリーク電流防止用酸化膜（８）を金属配線
相互間の溝部に設けることとした。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に、配線間の静電容量が小さい多層配
線を有する半導体装置に適用して有効な技術に関するも
のである。また、リ−ク電流の影響を受けるＤＲＡＭに
適用して有効な技術に関する。
造方法に関し、特に、配線間の静電容量が小さい多層配
線を有する半導体装置に適用して有効な技術に関するも
のである。また、リ−ク電流の影響を受けるＤＲＡＭに
適用して有効な技術に関する。
【０００２】
【従来技術】例えば、従来の金属配線の状態を図１４に
示す。単結晶シリコン基板２１の上に酸化シリコン膜２
２を形成し、その上に下層金属配線２０をパターニング
をし、層間絶縁膜２３、２５及び平坦化ＳＯＧ膜２４を
形成し、その後上部金属層２６を形成している例が多
い。従来の半導体装置の高集積化に伴って多層配線の徴
細化が進んでいるが、多層配線に関する公知刊行物とし
ては、例えば、特開平５−２１８０２８号が知られてい
る。
示す。単結晶シリコン基板２１の上に酸化シリコン膜２
２を形成し、その上に下層金属配線２０をパターニング
をし、層間絶縁膜２３、２５及び平坦化ＳＯＧ膜２４を
形成し、その後上部金属層２６を形成している例が多
い。従来の半導体装置の高集積化に伴って多層配線の徴
細化が進んでいるが、多層配線に関する公知刊行物とし
ては、例えば、特開平５−２１８０２８号が知られてい
る。
【０００３】
【発明が解決しようとする課題】このような従来の多層
配線の構造の多くは、酸化シリコン膜２３の比誘電率が
約４程度なので、高集積化に伴う下層金属配線２０の間
隔が１ミクロン以下になる最近の半導体装置において配
線間の容量が増加し、回路の動作速度を劣化させる等の
半導体装置の電気的特性に悪影響を及ぼし始めている。
配線の構造の多くは、酸化シリコン膜２３の比誘電率が
約４程度なので、高集積化に伴う下層金属配線２０の間
隔が１ミクロン以下になる最近の半導体装置において配
線間の容量が増加し、回路の動作速度を劣化させる等の
半導体装置の電気的特性に悪影響を及ぼし始めている。
【０００４】また、電気信号の伝搬速度の遅延を避ける
ため、所定配線間の許容間隔やＭＯＳトランジスタの閾
値電圧の許容範囲等が狭小となる結果、半導体集積回路
の製造プロセスに一定の限界が生じるに至っている。
ため、所定配線間の許容間隔やＭＯＳトランジスタの閾
値電圧の許容範囲等が狭小となる結果、半導体集積回路
の製造プロセスに一定の限界が生じるに至っている。
【０００５】本発明の目的は、半導体集積回路装置の動
作速度を向上させることができる技術を提供することで
ある。
作速度を向上させることができる技術を提供することで
ある。
【０００６】本発明の他の目的は、半導体集積回路装置
の製造プロセスの制約を緩和することができる技術を提
供することにある。
の製造プロセスの制約を緩和することができる技術を提
供することにある。
【０００７】本発明の新規な構成及び効果は、明細書の
記載及び添付図面から明らかになるであろう。
記載及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、以下の
如くである。
発明のうち、代表的なものの概要を説明すれば、以下の
如くである。
【０００９】本発明の半導体装置は、徴細化する金属配
線とその間の溝部に絶縁膜をコートした後、該溝部に比
誘電率が約１と非常に小さい空隙を形成し、この空隙を
覆う層間絶縁膜を形成することによって、この金属配線
の間の静電容量を減少させつつ、配線間のリーク電流を
も低減させることとする。具体的には、半導体装置の配
線工程において、徴細な金属配線を形成し、前記金属配
線及び配線間の溝部にポリイミド系の絶縁膜をコートし
て、該溝部に、ＣＶＤ法またはスパッタ法を用いて絶縁
膜を形成する行程で隣接金属配線間に空隙を設ける。更
に、該絶縁膜の比誘電率がシリコン酸化膜の比誘電率よ
りも低ければ前記金属配線間の静電容量をより低減する
ことが可能となる。また、上層の金属配線との静電容量
も減らすことができる。
線とその間の溝部に絶縁膜をコートした後、該溝部に比
誘電率が約１と非常に小さい空隙を形成し、この空隙を
覆う層間絶縁膜を形成することによって、この金属配線
の間の静電容量を減少させつつ、配線間のリーク電流を
も低減させることとする。具体的には、半導体装置の配
線工程において、徴細な金属配線を形成し、前記金属配
線及び配線間の溝部にポリイミド系の絶縁膜をコートし
て、該溝部に、ＣＶＤ法またはスパッタ法を用いて絶縁
膜を形成する行程で隣接金属配線間に空隙を設ける。更
に、該絶縁膜の比誘電率がシリコン酸化膜の比誘電率よ
りも低ければ前記金属配線間の静電容量をより低減する
ことが可能となる。また、上層の金属配線との静電容量
も減らすことができる。
【００１０】
【作用】上記発明によれば、配線相互間の溝部に比誘電
率の低い空隙を設け、且つ、金属配線及び溝部を絶縁膜
でコートすることによって、同層にパターニングされた
金属配線相互間の配線容量を低減しつつ、リーク電流を
も減少させることが可能となる。
率の低い空隙を設け、且つ、金属配線及び溝部を絶縁膜
でコートすることによって、同層にパターニングされた
金属配線相互間の配線容量を低減しつつ、リーク電流を
も減少させることが可能となる。
【００１１】この結果、電気信号が金属配線を充電若し
くは放電する際の時間を、従来に比して短縮することが
でき、且つ、リーク電流をも低減できるので、電気信号
の伝搬速度を高速にし、消費電力も低減することができ
る。
くは放電する際の時間を、従来に比して短縮することが
でき、且つ、リーク電流をも低減できるので、電気信号
の伝搬速度を高速にし、消費電力も低減することができ
る。
【００１２】
【実施例】図１は、本発明の第１の実施例である半導体
装置の製造初期工程の断面図である。絶縁膜基板１の上
に金属配線２が形成されパターニングした構造を示す。
図２は、パターニングされた配線２及び絶縁膜１の表面
にＣＶＤ法を用いてシリコン酸化膜８を形成した構造を
示す。図３は、その後、熱収縮性のポリイミドの前駆体
をスピナーを用いて回転速度１０００から５０００ｒｐ
ｍで基板全面にコートした構造断面を示す。その後、基
板上のポリイミドを１００から１５０℃でベークして溶
剤を蒸発させ、更に、２００から２５０℃でポリイミド
をイミド化し、最後に、３００から４００℃でファイナ
ル・キュアを施し、膜５の安定化を図る。この際、熱収
縮性のポリイミドが収縮するため、空隙３が配線間の溝
部に自動的に形成される。この空隙は、比誘電率が約１
であり、配線容量の低減化を図ることができる。図４
は、層間絶縁膜５に上下配線を接続するコンタクト穴
（図示せず。）を形成した後、上部金属配線４を形成し
た構造を示す。なお、配線は、金属はもとより多結晶シ
リコン、シリサイド・メタル等の導電材料を用いること
も可能である。
装置の製造初期工程の断面図である。絶縁膜基板１の上
に金属配線２が形成されパターニングした構造を示す。
図２は、パターニングされた配線２及び絶縁膜１の表面
にＣＶＤ法を用いてシリコン酸化膜８を形成した構造を
示す。図３は、その後、熱収縮性のポリイミドの前駆体
をスピナーを用いて回転速度１０００から５０００ｒｐ
ｍで基板全面にコートした構造断面を示す。その後、基
板上のポリイミドを１００から１５０℃でベークして溶
剤を蒸発させ、更に、２００から２５０℃でポリイミド
をイミド化し、最後に、３００から４００℃でファイナ
ル・キュアを施し、膜５の安定化を図る。この際、熱収
縮性のポリイミドが収縮するため、空隙３が配線間の溝
部に自動的に形成される。この空隙は、比誘電率が約１
であり、配線容量の低減化を図ることができる。図４
は、層間絶縁膜５に上下配線を接続するコンタクト穴
（図示せず。）を形成した後、上部金属配線４を形成し
た構造を示す。なお、配線は、金属はもとより多結晶シ
リコン、シリサイド・メタル等の導電材料を用いること
も可能である。
【００１３】また、上記熱収縮性のポリイミドを低誘電
率の材料に選択することで、下層金属配線２と上層金属
配線４との配線容量も低減させることが可能である。更
に、下層金属配線及び溝部に酸化シリコンをコートして
いるので配線間のリーク電流を減少させることができ
る。特に、ダイナミック・メモリ（ＤＲＡＭ）の分野で
は、ＣＶＤ法によるシリコン酸化膜８の膜厚を制御する
ことによって配線間のリーク電流を１０-5Ａ／cm2 程度
にすることが可能であり、このリーク電流は、ＤＲＡＭ
の信頼性及び規格を十分満たすことができる。
率の材料に選択することで、下層金属配線２と上層金属
配線４との配線容量も低減させることが可能である。更
に、下層金属配線及び溝部に酸化シリコンをコートして
いるので配線間のリーク電流を減少させることができ
る。特に、ダイナミック・メモリ（ＤＲＡＭ）の分野で
は、ＣＶＤ法によるシリコン酸化膜８の膜厚を制御する
ことによって配線間のリーク電流を１０-5Ａ／cm2 程度
にすることが可能であり、このリーク電流は、ＤＲＡＭ
の信頼性及び規格を十分満たすことができる。
【００１４】更に、本発明の別の実施例によると、上記
層間絶縁膜５をポリイミドに代えてＳＯＧ膜を使用する
ことである。本実施例では、ＳＯＧ膜を１００から２０
０℃（溶剤の沸点により異なる。）でベークした後、熱
収縮させる為に３５０から４５０℃でファイナル・キュ
アを行えばよい。これにより、上記実施例と同様の空隙
を形成することができる。
層間絶縁膜５をポリイミドに代えてＳＯＧ膜を使用する
ことである。本実施例では、ＳＯＧ膜を１００から２０
０℃（溶剤の沸点により異なる。）でベークした後、熱
収縮させる為に３５０から４５０℃でファイナル・キュ
アを行えばよい。これにより、上記実施例と同様の空隙
を形成することができる。
【００１５】更にまた、本発明の別の実施例によると、
上記層間絶縁膜５をポリイミドに代えて熱収縮性のポリ
テトラフルオロチレン（ＰＴＦＥ）７を含む溶剤をスピ
ナーで基板にコートしてもよい。図５は、ＰＴＦＥ膜を
１００から２００℃（溶剤の沸点により異なる。）でベ
ークした後、熱収縮させる為に３００から４００℃でフ
ァイナル・キュアを行うことで、上記実施例と同様の空
隙を形成した構造を示す。特にＰＴＦＥ膜は、上記ポリ
イミド膜やＳＯＧ膜に比して低誘電率であるため配線容
量の減少が著しい。
上記層間絶縁膜５をポリイミドに代えて熱収縮性のポリ
テトラフルオロチレン（ＰＴＦＥ）７を含む溶剤をスピ
ナーで基板にコートしてもよい。図５は、ＰＴＦＥ膜を
１００から２００℃（溶剤の沸点により異なる。）でベ
ークした後、熱収縮させる為に３００から４００℃でフ
ァイナル・キュアを行うことで、上記実施例と同様の空
隙を形成した構造を示す。特にＰＴＦＥ膜は、上記ポリ
イミド膜やＳＯＧ膜に比して低誘電率であるため配線容
量の減少が著しい。
【００１６】図６に本発明の別の実施例を示す。上記実
施例は、スピナーを用いた層間絶縁膜及び低誘電率の空
隙の形成に係る技術であるが、本実施例は、ＣＶＤ法を
用いた空隙の形成に係る。即ち、金属配線に第１のシリ
コン酸化膜８を薄く堆積させた後に、この酸化膜に沿っ
て形成される第２のシリコン酸化膜６を溝部の上方に厚
く堆積させる。そして逐次堆積した酸化物６によって金
属配線間に空隙４が自動的に形成されるのである。この
半導体装置の製造工程を詳述すれば、図７に本実施例の
出発工程を示す。絶縁膜１上に金属配線２をパターニン
グし、この基板表面にＣＶＤ法によりシリコン酸化膜８
を薄く堆積させる。図８には、第２のＣＶＤ法によるシ
リコン酸化膜６を堆積させた構造を示す。配線相互間の
溝部上端に沿ってシリコン酸化物が厚く堆積する構造が
示されている。ここで、酸化膜８は、溝部においてリー
ク電流が増大しないように極めて薄く堆積する必要があ
る。また、その膜８は、配線間の溝を均一にする様に形
成することで、配線容量の平均誘電率を安定にでき、且
つ、空隙の底部の膜厚を均一にすることも可能となる。
図９は、順次堆積したシリコン酸化物によって溝上部が
絶縁膜６によって塞がれた構造を示す。この塞がれた構
造によって空隙４が自動的に形成され、配線容量の低減
を有効に図ることができると共に、電気的特性を劣化さ
せるリーク電流も低減することができるのである。図１
０は、第１と第２の金属配線を相互接続するビア・コン
タクト穴を形成した後に上部金属配線を形成した構造を
示す。なお、上記ＣＶＤ法は、例えば、モノシランと酸
素を反応させる方法や通常のＴＥＯＳ−ＣＶＤにＳｉＦ
４或はＣ２Ｆ６を添加してフッ素をシリコン酸化物にド
ープする方法やＣＶＤ法でポリイミド系の絶縁物を堆積
する方法を選択しても本発明の作用効果を得ることはい
うまでもない。
施例は、スピナーを用いた層間絶縁膜及び低誘電率の空
隙の形成に係る技術であるが、本実施例は、ＣＶＤ法を
用いた空隙の形成に係る。即ち、金属配線に第１のシリ
コン酸化膜８を薄く堆積させた後に、この酸化膜に沿っ
て形成される第２のシリコン酸化膜６を溝部の上方に厚
く堆積させる。そして逐次堆積した酸化物６によって金
属配線間に空隙４が自動的に形成されるのである。この
半導体装置の製造工程を詳述すれば、図７に本実施例の
出発工程を示す。絶縁膜１上に金属配線２をパターニン
グし、この基板表面にＣＶＤ法によりシリコン酸化膜８
を薄く堆積させる。図８には、第２のＣＶＤ法によるシ
リコン酸化膜６を堆積させた構造を示す。配線相互間の
溝部上端に沿ってシリコン酸化物が厚く堆積する構造が
示されている。ここで、酸化膜８は、溝部においてリー
ク電流が増大しないように極めて薄く堆積する必要があ
る。また、その膜８は、配線間の溝を均一にする様に形
成することで、配線容量の平均誘電率を安定にでき、且
つ、空隙の底部の膜厚を均一にすることも可能となる。
図９は、順次堆積したシリコン酸化物によって溝上部が
絶縁膜６によって塞がれた構造を示す。この塞がれた構
造によって空隙４が自動的に形成され、配線容量の低減
を有効に図ることができると共に、電気的特性を劣化さ
せるリーク電流も低減することができるのである。図１
０は、第１と第２の金属配線を相互接続するビア・コン
タクト穴を形成した後に上部金属配線を形成した構造を
示す。なお、上記ＣＶＤ法は、例えば、モノシランと酸
素を反応させる方法や通常のＴＥＯＳ−ＣＶＤにＳｉＦ
４或はＣ２Ｆ６を添加してフッ素をシリコン酸化物にド
ープする方法やＣＶＤ法でポリイミド系の絶縁物を堆積
する方法を選択しても本発明の作用効果を得ることはい
うまでもない。
【００１７】図１１は、本発明の更に別の実施例の出発
工程の断面を示す。即ち、絶縁膜基板１の上に微細にパ
ターニングされた複数の金属配線２と絶縁基板１の表面
にＣＶＤ法を用いて、シリコン酸化膜８を薄く形成す
る。図１２は、粘性が絶縁基板１の上の溝部に空隙を形
成させるのに十分なポリイミドの前駆体５をスピナーを
用いて回転速度１０００から５０００ｒｐｍで基板１に
コートする。ここで、スピナー工程の際、ポリイミドの
高い粘性によって基板１上の溝部には、ポリイミドの前
駆体５を進入させることができない。例えば、金属配線
２相互の間隔は、６４ＭＤＲＡＭの場合、０．０４μｍ
であり、また、２５６ＭＤＲＡＭの場合、０．０２５μ
ｍピッチでパターニングされているので、コートする前
駆体５の粘性を調整すれば十分空隙を形成させることが
できる。もっとも、配線密度が厳しくなければ、上記第
１の実施例の様に熱収縮性のポリイミド樹脂を用いれば
よく、また、金属配線のピッチが広ければ特に誘電体の
空隙を設ける必要はない。スピナー工程が終了した後、
溶剤を蒸発させるため、１００から１５０℃でベーク
し、膜５を２００から２５０℃でイミド化し、最後に３
００から４００℃でキュアを行う。図１３は、第１レベ
ルの金属配線１と第２レベルの金属配線４とを電気的に
接続させるビア・コンタクト穴を形成して、上部金属配
線４を施した構造断面図を示す。また、本実施例の上記
ポリイミドの前駆体に代えて、ＳＯＧやＰＴＦＥを含む
溶剤をスピナーを用いてコートすることもできる。更
に、上記実施例では、スピナーを用いる前駆体が熱収縮
性を有する材料を選択したが、この熱収縮に伴う層間絶
縁膜の信頼性の低下を防止するために、配線間の溝に熱
収縮性の極めて低い絶縁物質が入り込まない高い粘性の
前駆体を用いることができる。つまり、絶縁物質の前駆
体は、加熱されることにより絶縁物質の中心に向かって
収縮する。そのため、上下配線層間の厚さの減縮及び平
面方向の収縮作用で膜及び上下配線層にストレスを生じ
ることを防止し、信頼性の高い絶縁膜を形成させること
ができる。高粘性の前駆体は、上記実施例の前駆体の工
程に比べ、スピナの回転を上げるか、若しくは、スピン
期間を長くすることで、膜の平坦性を保つことができ
る。また、金属配線のピッチが広い場合でも、溝に前駆
体が入り込まないため、プロセスの自由度が広くするこ
とができる。
工程の断面を示す。即ち、絶縁膜基板１の上に微細にパ
ターニングされた複数の金属配線２と絶縁基板１の表面
にＣＶＤ法を用いて、シリコン酸化膜８を薄く形成す
る。図１２は、粘性が絶縁基板１の上の溝部に空隙を形
成させるのに十分なポリイミドの前駆体５をスピナーを
用いて回転速度１０００から５０００ｒｐｍで基板１に
コートする。ここで、スピナー工程の際、ポリイミドの
高い粘性によって基板１上の溝部には、ポリイミドの前
駆体５を進入させることができない。例えば、金属配線
２相互の間隔は、６４ＭＤＲＡＭの場合、０．０４μｍ
であり、また、２５６ＭＤＲＡＭの場合、０．０２５μ
ｍピッチでパターニングされているので、コートする前
駆体５の粘性を調整すれば十分空隙を形成させることが
できる。もっとも、配線密度が厳しくなければ、上記第
１の実施例の様に熱収縮性のポリイミド樹脂を用いれば
よく、また、金属配線のピッチが広ければ特に誘電体の
空隙を設ける必要はない。スピナー工程が終了した後、
溶剤を蒸発させるため、１００から１５０℃でベーク
し、膜５を２００から２５０℃でイミド化し、最後に３
００から４００℃でキュアを行う。図１３は、第１レベ
ルの金属配線１と第２レベルの金属配線４とを電気的に
接続させるビア・コンタクト穴を形成して、上部金属配
線４を施した構造断面図を示す。また、本実施例の上記
ポリイミドの前駆体に代えて、ＳＯＧやＰＴＦＥを含む
溶剤をスピナーを用いてコートすることもできる。更
に、上記実施例では、スピナーを用いる前駆体が熱収縮
性を有する材料を選択したが、この熱収縮に伴う層間絶
縁膜の信頼性の低下を防止するために、配線間の溝に熱
収縮性の極めて低い絶縁物質が入り込まない高い粘性の
前駆体を用いることができる。つまり、絶縁物質の前駆
体は、加熱されることにより絶縁物質の中心に向かって
収縮する。そのため、上下配線層間の厚さの減縮及び平
面方向の収縮作用で膜及び上下配線層にストレスを生じ
ることを防止し、信頼性の高い絶縁膜を形成させること
ができる。高粘性の前駆体は、上記実施例の前駆体の工
程に比べ、スピナの回転を上げるか、若しくは、スピン
期間を長くすることで、膜の平坦性を保つことができ
る。また、金属配線のピッチが広い場合でも、溝に前駆
体が入り込まないため、プロセスの自由度が広くするこ
とができる。
【００１８】以上の説明では、主としてＤＲＡＭの金属
配線に適用した場合について説明したが、これに限定さ
れず、例えば、ＳＲＡＭ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、
マイクロプロッセサ等の多層配線を有する半導体装置に
適用することも可能である。また、上記実施例では、絶
縁膜としてシリコン酸化膜を用いたが、これに限定され
ることなく、例えば、シリコン窒化膜を絶縁膜として用
いた場合、不純物の透過を防止できるので更に信頼性を
高めることとなる。
配線に適用した場合について説明したが、これに限定さ
れず、例えば、ＳＲＡＭ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、
マイクロプロッセサ等の多層配線を有する半導体装置に
適用することも可能である。また、上記実施例では、絶
縁膜としてシリコン酸化膜を用いたが、これに限定され
ることなく、例えば、シリコン窒化膜を絶縁膜として用
いた場合、不純物の透過を防止できるので更に信頼性を
高めることとなる。
【００１９】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
次の通りである。すなわち、徴細化する金属配線２及び
絶縁基板１の表面に薄いシリコン酸化物を堆積させ、次
に溝部に比誘電率約１程度の空隙を形成することによっ
て、この金属配線の間の静電容量を減少し、且つ、リー
ク電流をも防止することができる。具体的には、ＣＶＤ
法またはスパッタ法によって隣接配線の金属配線表面の
シリコン酸化膜の溝上端部にコンフォーマル（conforma
l ）な条件で膜を堆積させていくと、隣接配線間の溝が
絶縁膜で充填される前に接触し、空隙を形成することが
でき、半導体集積回路装置の配線間の静電容量を減ら
し、且つ、リーク電流を低減させることが可能となる。
よって、集積回路の動作速度等の電気的特性を向上し得
るという効果を奏する。
表的なものによって得られる効果を簡単に説明すれば、
次の通りである。すなわち、徴細化する金属配線２及び
絶縁基板１の表面に薄いシリコン酸化物を堆積させ、次
に溝部に比誘電率約１程度の空隙を形成することによっ
て、この金属配線の間の静電容量を減少し、且つ、リー
ク電流をも防止することができる。具体的には、ＣＶＤ
法またはスパッタ法によって隣接配線の金属配線表面の
シリコン酸化膜の溝上端部にコンフォーマル（conforma
l ）な条件で膜を堆積させていくと、隣接配線間の溝が
絶縁膜で充填される前に接触し、空隙を形成することが
でき、半導体集積回路装置の配線間の静電容量を減ら
し、且つ、リーク電流を低減させることが可能となる。
よって、集積回路の動作速度等の電気的特性を向上し得
るという効果を奏する。
【００２０】また、ＣＶＤ法に代えスピナーを用いて層
間絶縁膜を形成することで、熱収縮、若しくは、スピナ
ー工程の前駆体の粘度によって金属配線相互間に空隙を
生じせしめ配線容量を低減することもできる。
間絶縁膜を形成することで、熱収縮、若しくは、スピナ
ー工程の前駆体の粘度によって金属配線相互間に空隙を
生じせしめ配線容量を低減することもできる。
【００２１】更に、ＣＶＤ法又はスパッタ法等で堆積さ
れる膜が低誘電率の膜であれば、上下左右の配線間の容
量を同時に低減することができる。
れる膜が低誘電率の膜であれば、上下左右の配線間の容
量を同時に低減することができる。
【００２２】また更に、金属配線にコートした絶縁膜８
は表面保護膜として作用し、特にスパッタ法等の汚染物
質を生じる製造工程においては特に信頼性の向上に有利
である。
は表面保護膜として作用し、特にスパッタ法等の汚染物
質を生じる製造工程においては特に信頼性の向上に有利
である。
【図１】本発明の第１の実施例である半導体装置の金属
配線に絶縁膜をコートした断面図である。
配線に絶縁膜をコートした断面図である。
【図２】本発明の第１の実施例である層間絶縁膜を形成
した断面図である。
した断面図である。
【図３】本発明の第１の実施例である配線間の空隙部の
断面図である。
断面図である。
【図４】本発明の第１の実施例である半導体装置の要部
断面図である。
断面図である。
【図５】本発明の別の実施例である半導体装置の要部断
面図である。
面図である。
【図６】本発明の別の実施例である半導体装置の要部断
面図である。
面図である。
【図７】本発明の別の実施例である金属配線の断面図で
ある。
ある。
【図８】本発明の別の実施例であるＣＶＤ法による工程
断面図である。
断面図である。
【図９】本発明の別の実施例であるＣＶＤ法による空隙
部の断面図である。
部の断面図である。
【図１０】本発明の別の実施例である半導体装置の要部
断面図である。
断面図である。
【図１１】本発明の別の実施例である金属配線をコート
した断面図である。
した断面図である。
【図１２】本発明の別の実施例である空隙部の要部断面
図である。
図である。
【図１３】本発明の別の実施例である半導体装置の要部
断面図である。
断面図である。
【図１４】従来の多層配線構造の半導体装置の断面図で
ある。
ある。
１ 絶縁膜基板 ２ 第１レベルの金属配線 ３ 空隙 ４ 第２レベルの金属配線 ５ 層間絶縁膜 ６ スパッタ法又はＣＶＤ法で堆積させた絶縁膜 ８ ＣＶＤ法で堆積した絶縁膜 ２０ 下層金属配線 ２１ 単結晶シリコン基板 ２２、２５ 酸化シリコン ２４ ＳＯＧ膜 ２６ 上層金属配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 剛 茨城県つくば市御幸が丘17番地 テキサ ス・インスツルメンツ筑波研究開発センタ ー内 (72)発明者 朴 慶浩 茨城県つくば市御幸が丘17番地 テキサ ス・インスツルメンツ筑波研究開発センタ ー内 (72)発明者 奥野 泰利 茨城県つくば市御幸が丘17番地 テキサ ス・インスツルメンツ筑波研究開発センタ ー内
Claims (7)
- 【請求項１】 半導体装置の多層配線構造であって、絶
縁基板と、この絶縁基板上に形成された複数の第１の導
電手段と、この導電手段及び導電手段相互の間の溝部を
覆う絶縁膜と、該溝部に位置する空隙と、前記第１の導
電手段の上に形成された層間絶縁膜と、この層間絶縁膜
上に形成された第２の導電手段とを含む多層配線構造の
半導体装置。 - 【請求項２】 前記層間絶縁膜は、熱収縮性の絶縁物質
である特許請求の範囲第１項の半導体装置。 - 【請求項３】 前記絶縁膜は、０．０４μｍ以下の溝部
に進入しない粘度を有するスピン・コート前駆体である
特許請求の範囲第１項の半導体装置。 - 【請求項４】 前記絶縁膜は、スパッタ法によって形成
する特許請求の範囲第１項の半導体装置。 - 【請求項５】 前記絶縁膜は、シリコン酸化膜の比誘電
率よりも低い特許請求の範囲第１項の半導体装置。 - 【請求項６】 前記絶縁膜は、フッ素を含有する酸化シ
リコン、有機物を含有する酸化シリコン、ポリイミド、
テフロン等の絶縁材料から選ばれた一つ、或は、これら
材料を含む特許請求の範囲第１項の半導体装置。 - 【請求項７】 半導体基板を用意し、この基板上に絶縁
層を形成し、この絶縁層の上に第１の導電手段を形成
し、この導電手段及び導電手段相互の間の溝部を覆う低
熱収縮性の絶縁膜をコートすると共に該溝部に空隙を形
成し、更に、該絶縁膜上に第２の導電手段を形成する工
程とを含む半導体装置の製造方法。
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1997
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