JPH07336209A - Source coupling type current mode multi-value integrated circuit - Google Patents

Source coupling type current mode multi-value integrated circuit

Info

Publication number
JPH07336209A
JPH07336209A JP6130027A JP13002794A JPH07336209A JP H07336209 A JPH07336209 A JP H07336209A JP 6130027 A JP6130027 A JP 6130027A JP 13002794 A JP13002794 A JP 13002794A JP H07336209 A JPH07336209 A JP H07336209A
Authority
JP
Japan
Prior art keywords
circuit
threshold detector
integrated circuit
current mode
mode multi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6130027A
Other languages
Japanese (ja)
Inventor
Akira Mochizuki
明 望月
Takahiro Haniyu
貴弘 羽生
Mitsutaka Kameyama
充隆 亀山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Priority to JP6130027A priority Critical patent/JPH07336209A/en
Publication of JPH07336209A publication Critical patent/JPH07336209A/en
Pending legal-status Critical Current

Links

Landscapes

  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

PURPOSE:To add a storage function to a threshold detector by attaining a high speed for the threshold detector being a basic circuit of a current mode multi-value integrated circuit to realize the current mode multi-value of high performance. CONSTITUTION:A switch circuit 24 in a threshold detector is made up of a source coupling circuit using a differential pair 22 and is operated by complementary signals on two lines. Furthermore, a storage use path transistor(TR) 25 or path gate is inserted between a comparator circuit 23 and the switch circuit 24 and a fan; storage function is provided for the threshold detector by the principle of dynamic storage of a binary CMOS circuit.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、情報処理におけるディ
ジタルシステムの高速化、高密度化、及び低消費電力化
を目的とした多値論理回路の構成法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of constructing a multi-valued logic circuit for the purpose of speeding up, densifying and reducing power consumption of a digital system in information processing.

【0002】[0002]

【従来の技術】ブール代数に基づく現在のディジタルシ
ステムは、半導体を微細化し、大規模に集積化すること
で情報処理能力の向上を図ってきた。これに伴い、配線
量の増大による性能劣化など、集積回路技術の物理的な
限界が避けられない状況となってきている。
2. Description of the Related Art Current digital systems based on Boolean algebra have attempted to improve information processing capability by miniaturizing semiconductors and integrating them on a large scale. Along with this, physical limitations of integrated circuit technology, such as performance degradation due to an increase in the amount of wiring, are inevitable.

【0003】このような問題を本質的に解決する一手法
として多値情報処理に基づくシステム構成が研究されて
いる。
A system configuration based on multilevel information processing is being researched as a method for essentially solving such a problem.

【0004】従来まで提案されている多値集積回路は、
電圧や電流を多レベルに刻むことで1線に多ビット情報
を重畳させ、配線量、能動素子数減少が可能となる利点
を持つ反面、論理振幅減少による能動素子の電流駆動能
力低下が、ハードウェアレベルにおいて遅延時間が大き
くなるなどの性能劣化の原因となっていた。
The multi-valued integrated circuits proposed so far are
By engraving multi-bit information on one line by dividing the voltage and current into multiple levels, the wiring amount and the number of active elements can be reduced. This was a cause of performance deterioration such as increased delay time at the wear level.

【0005】[0005]

【発明が解決しようとする課題】サブミクロン集積回路
においては、低電源電圧化が要求されている。これに伴
い、さらなる論理振幅減少が、多値集積回路の性能劣化
を加速させている。
In the submicron integrated circuit, lower power supply voltage is required. Along with this, the further decrease in the logic amplitude accelerates the performance deterioration of the multilevel integrated circuit.

【0006】本発明は、論理振幅が減少しても能動素子
の電流駆動能力を低下させず、高速に動作する多値集積
回路を構成することを目的としている。
It is an object of the present invention to construct a multivalued integrated circuit which operates at high speed without lowering the current driving capability of the active element even if the logic amplitude decreases.

【0007】これにより、多値表現に基づくアーキテク
チャ、アルゴリズムなどの利点を最大限活用でき、多値
集積回路技術が、さらなるディジタルシステムの高性能
化達成を可能にしている。
As a result, the advantages of the architecture, algorithm, etc. based on multi-valued expressions can be fully utilized, and the multi-valued integrated circuit technology makes it possible to achieve higher performance of digital systems.

【0008】[0008]

【課題を解決するための手段】電流モード多値集積回路
は、論理値と電流値が対応している。
In a current mode multi-valued integrated circuit, a logical value corresponds to a current value.

【0009】電流モード多値集積回路の構成要素の一つ
である、スレショルドディテクタが、回路全体の性能を
決定している。
A threshold detector, which is one of the components of the current mode multilevel integrated circuit, determines the performance of the entire circuit.

【0010】スレショルドディテクタは、多レベル電流
値を識別し、再生を行うしきい論理の基本要素に相当す
る回路である。
The threshold detector is a circuit corresponding to the basic element of the threshold logic for identifying and reproducing a multi-level current value.

【0011】図1は、従来のスレショルドディテクタの
回路構成を示している。図中において、x、y、T、m
は、それぞれ入力(1)、出力(2)、しきい値電流源
(3)、出力電流源(4)の電流値を表している。スレ
ショルドディテクタは、次の関係を満たす機能を持つ。
FIG. 1 shows the circuit configuration of a conventional threshold detector. In the figure, x, y, T, m
Represent the current values of the input (1), the output (2), the threshold current source (3) and the output current source (4), respectively. The threshold detector has the function of satisfying the following relationship.

【数1】 [Equation 1]

【0012】本発明のソース結合形電流モード多値集積
回路のスレショルドディテクタ(以下、2線式スレショ
ルドディテクタと呼ぶ。)は、図2に示す回路構成とな
っている。2線式スレショルドディテクタは、2線相補
信号を用い、スイッチ回路に差動対(12)を用いたソ
ース結合形回路で構成され、次の関係を満たす機能を持
つ。
A threshold detector of a source-coupled current mode multi-valued integrated circuit of the present invention (hereinafter referred to as a two-wire threshold detector) has a circuit configuration shown in FIG. The two-wire threshold detector is composed of a source-coupled circuit using a two-wire complementary signal and using a differential pair (12) as a switch circuit, and has a function of satisfying the following relationship.

【数2】 [Equation 2]

【0013】また、図3の示すように、比較回路(1
5)とスイッチ回路(16)の間に記憶用パストランジ
スタ(17)、又はパスゲートを備えることにより、記
憶機能を保持させることができ、順序回路の実現が可能
となる。
Further, as shown in FIG. 3, the comparison circuit (1
By providing the storage pass transistor (17) or the pass gate between the switch circuit (16) and the switch circuit (16), the storage function can be retained and a sequential circuit can be realized.

【0014】ここで、2線式スレショルドディテクタ
に、上記の記憶機能を付加させる方法を適用させると、
図4に示す高速かつ記憶機能を持ったスレショルドディ
テクタが構成でき、高性能なソース結合形電流モード多
値集積回路が実現が可能となる。
If the method of adding the above-mentioned storage function is applied to the two-wire type threshold detector,
The threshold detector having the high-speed and storage function shown in FIG. 4 can be configured, and a high-performance source-coupled current-mode multilevel integrated circuit can be realized.

【0015】[0015]

【作用】2線式スレショルドディテクタは、高速なスイ
ッチングが可能となる。以下、従来のスレショルドディ
テクタと比較して、その高速性の原理を説明する。
The two-wire threshold detector is capable of high-speed switching. Hereinafter, the principle of high speed will be described in comparison with a conventional threshold detector.

【0016】比較回路(6)の等価回路を図5に示す。
図中のCは、制御用パストランジスタ(5)のゲート容
量などである。この等価回路から、次の関係式が成り立
つ。
An equivalent circuit of the comparison circuit (6) is shown in FIG.
C in the figure is the gate capacitance of the control pass transistor (5) and the like. From this equivalent circuit, the following relational expression holds.

【数3】 但し、dVとdtは、それぞれVの微小電圧変化と微小
時間変化を表している。
[Equation 3] However, dV and dt represent the minute voltage change and minute time change of V, respectively.

【0017】また、一般にこの回路方式において、放電
時間より充電時間の方が大きいため、スレショルドディ
テクタの遅延時間tは次のように求まる。
Further, in this circuit system, the charging time is generally longer than the discharging time, and therefore the delay time t of the threshold detector is obtained as follows.

【数4】 ここでVoffは、図6に示すスイッチ回路の特性にお
いて出力電流が0となる最低の電圧である。
[Equation 4] Here, Voff is the lowest voltage at which the output current becomes 0 in the characteristics of the switch circuit shown in FIG.

【0018】図7(a)に、出力電流源(4)をディプ
リーションPMOSトランジスタで実現しているスイッ
チ回路(7)の一般的な例を示す。それぞれのトランジ
スタの特性を図7(b)及び(c)に示す。ここでVt
u、Vtは、それぞれディプリーション、エンハンスメ
ントPMOSトランジスタのしきい値電圧である。ま
た、Vmは、ドレイン電流がmの時のVgsである。
FIG. 7A shows a general example of a switch circuit (7) in which the output current source (4) is realized by a depletion PMOS transistor. The characteristics of each transistor are shown in FIGS. 7B and 7C. Where Vt
u and Vt are threshold voltages of the depletion and enhancement PMOS transistors, respectively. Vm is Vgs when the drain current is m.

【0019】出力電流値yを0にするためには、それぞ
れのトランジスタを同時にオフさせる必要があり、次の
関係式を満たさなければならない。
In order to set the output current value y to 0, the respective transistors must be turned off at the same time, and the following relational expression must be satisfied.

【数5】 [Equation 5]

【0020】これより、Voffは、次の式で表され
る。
From this, Voff is expressed by the following equation.

【数6】 [Equation 6]

【0021】従って、数4からスレショルドディテクタ
の遅延時間tは次のように表される。
Therefore, from the equation (4), the delay time t of the threshold detector is expressed as follows.

【数7】 [Equation 7]

【0022】なお、出力電流値がmのときそれぞれのト
ランジスタを同時にオンさせる必要があるため、次の条
件を満たさなければならない。
Since the respective transistors must be turned on at the same time when the output current value is m, the following conditions must be satisfied.

【数8】 [Equation 8]

【0023】従って、Vonは、次の関係式で表され
る。
Therefore, Von is expressed by the following relational expression.

【数9】 [Equation 9]

【0024】電流源にディプリーションPMOSトラン
ジスタを用いた、2線式スレショルドディテクタの回路
構成を図8に示す。それぞれのディプリーション及びエ
ンハンスメントPMOSトランジスタは、従来のスレシ
ョルドディテクタにおけるトランジスタと同特性である
とする。
FIG. 8 shows a circuit configuration of a two-wire type threshold detector using a depletion PMOS transistor as a current source. Each depletion and enhancement PMOS transistor is assumed to have the same characteristics as the transistor in a conventional threshold detector.

【0025】ここで、図6のスイッチ回路の特性におい
て2線式スレショルドディテクタのVon及びVoff
を新たにVon’及びVoff’とすると、次の関係式
を満たす。
Here, in the characteristics of the switch circuit of FIG. 6, Von and Voff of the two-wire type threshold detector are shown.
Where Von 'and Voff' are newly defined, the following relational expressions are satisfied.

【数10】 上式は、差動対(26)の一方のトランジスタが電流m
を流し、もう一方がカットオフの時、それぞれのトラン
ジスタのゲート電圧差の最小値がVm−Vtであればよ
いことを示している。
[Equation 10] In the above equation, one transistor of the differential pair (26) has a current m.
It is shown that the minimum value of the gate voltage difference between the respective transistors should be Vm-Vt when the other is cut off.

【0026】ここで、Von’がVonに等しいと仮定
すると、Voff’は、数9と数10より、次のように
求まる。
Here, assuming that Von 'is equal to Von, Voff' is obtained from the equations 9 and 10 as follows.

【数11】 [Equation 11]

【0027】従って、2線式スレショルドディテクタの
遅延時間t’は、数4より、次のように求まる。
Therefore, the delay time t'of the two-wire type threshold detector is obtained from the equation 4 as follows.

【数12】 [Equation 12]

【0028】結果的に、従来と同じ論理振幅において、
2線式スレショルドディテクタは、C・Vtu/(T−
x)だけ、遅延時間を小さくできる。
As a result, at the same logic amplitude as before,
The two-wire threshold detector is C ・ Vtu / (T-
The delay time can be reduced by x).

【0029】また、スイッチ回路(14)の差動対(1
2)から同時に相補信号を取り出せるので、能動素子数
減少にも効果がある。
The differential pair (1) of the switch circuit (14)
Since complementary signals can be taken out simultaneously from 2), it is also effective in reducing the number of active elements.

【0030】以上、電流源、パストランジスタにPMO
Sトランジスタを用いたスレショルドディテクタの説明
であったが、NMOSトランジスタでも構成できる。こ
の場合、PMOSよりNMOSのほうが移動度が大きい
ため、さらなる高速化が期待できる。
As described above, the PMO is used for the current source and the pass transistor.
Although the threshold detector using the S transistor has been described, it can be configured with an NMOS transistor. In this case, since the mobility of the NMOS is higher than that of the PMOS, further speedup can be expected.

【0031】次に、スレショルドディテクタに記憶機能
を付加する方法について説明する。図1において、スレ
ショルドディテクタの比較回路(6)は、しきい値電流
源(3)と入力(1)の電流値の大小関係を2値電圧で
出力する。
Next, a method of adding a storage function to the threshold detector will be described. In FIG. 1, a threshold detector comparison circuit (6) outputs the magnitude relation between the current values of the threshold current source (3) and the input (1) as a binary voltage.

【0032】そこで、通常の2値CMOS回路におけ
る、ダイナミック記憶が利用でき、図3に示すように記
憶用パストランジスタ(17)、又はパスゲートを挿入
するだけで、ラッチ機能を付加できる。
Therefore, dynamic storage in a normal binary CMOS circuit can be used, and a latch function can be added by simply inserting a storage pass transistor (17) or a pass gate as shown in FIG.

【0033】通常電流で表現された情報を記憶するのは
難しく、ハードウェアのオーバーヘッドが大きくなる傾
向にあるが、この場合、非常に小さいハードウェアで記
憶機能付加を実現でき、順序回路が簡単に構成できる。
It is difficult to store the information expressed by the normal current, and the hardware overhead tends to increase, but in this case, the memory function can be added with very small hardware, and the sequential circuit can be simplified. Can be configured.

【0034】さらに、図4のように2線式スレショルド
ディテクタに適用すると、差動入力のため、記憶用パス
トランジスタ(25)のしきい値電圧降下の影響を小さ
くでき、高速性を維持できる利点も持っている。
Further, when it is applied to a two-wire type threshold detector as shown in FIG. 4, since it is a differential input, the influence of the threshold voltage drop of the storage pass transistor (25) can be reduced, and high speed can be maintained. I also have

【0035】[0035]

【実施例】図9に、本発明のソース結合形電流モード多
値集積回路を構成するために必要な基本回路を示す。な
お、電流源、及びスレショルドディテクタはPMOSト
ランジスタを用いた場合について示してある。
FIG. 9 shows a basic circuit necessary for constructing a source-coupled current mode multilevel integrated circuit of the present invention. The current source and the threshold detector are shown in the case of using PMOS transistors.

【0036】2線相補信号の各論理値をそれぞれx、
x’であらわすと、その部分がR値であれば、次の関係
式を満たす。
The logical values of the two-line complementary signals are x,
Expressed as x ′, if the part has an R value, the following relational expression is satisfied.

【数13】 ここで、+及び−は、算術演算における加算と減算を示
している。
[Equation 13] Here, + and-indicate addition and subtraction in the arithmetic operation.

【0037】電流モード多値集積回路は、線形加算(2
7)を結線のみで実現できるため、算術演算システムへ
の応用に効果的である。応用としては、画像処理、信号
処理など多岐にわたる。
The current mode multi-level integrated circuit has a linear addition (2
Since 7) can be realized only by wiring, it is effective for application to arithmetic operation systems. There are various applications such as image processing and signal processing.

【0038】また、適当な多値符号割り当てを行った
り、スイッチ回路(14、24)の差動対(12、2
2)に対して適当な組み合わせを考えることにより、算
術演算が簡単になり、さらに、高性能な論理演算回路も
実現できる。
Further, appropriate multi-level code assignment is performed, and the differential pair (12, 2) of the switch circuit (14, 24) is assigned.
By considering an appropriate combination with respect to 2), the arithmetic operation can be simplified and a high-performance logical operation circuit can be realized.

【0039】[0039]

【発明の効果】本発明のソース結合形電流モード多値集
積回路は、論理振幅が小さくても高速に動作する高性能
ディジタルシステムを実現できる。すなわち、ディジタ
ル情報処理システム全般にわたり適用が可能で、高性能
集積回路実現に寄与できる。
The source-coupled current-mode multilevel integrated circuit of the present invention can realize a high-performance digital system that operates at high speed even if the logic amplitude is small. That is, it can be applied to all digital information processing systems and can contribute to the realization of high-performance integrated circuits.

【0040】また、低電源電圧化に対しても、この特長
を維持できる。
Further, this feature can be maintained even when the power supply voltage is lowered.

【図面の簡単な説明】[Brief description of drawings]

【図1】従来のスレショルドディテクタの回路構成図で
ある。
FIG. 1 is a circuit configuration diagram of a conventional threshold detector.

【図2】2線式スレショルドディテクタの回路構成図で
ある。
FIG. 2 is a circuit configuration diagram of a two-wire threshold detector.

【図3】記憶機能を付加させたスレショルドディテクタ
の回路構成図である。
FIG. 3 is a circuit configuration diagram of a threshold detector to which a storage function is added.

【図4】記憶機能を付加させた2線式スレショルドディ
テクタの回路構成図である。
FIG. 4 is a circuit configuration diagram of a two-wire threshold detector to which a storage function is added.

【図5】比較回路の等価回路を示している。FIG. 5 shows an equivalent circuit of a comparison circuit.

【図6】スイッチ回路の一般的な特性を示している。FIG. 6 shows the general characteristics of a switch circuit.

【図7】PMOSトランジスタを用いた場合の従来のス
レショルドディテクタの回路構成図(a)、及び各トラ
ンジスタの一般的な特性(b)、(c)を示している。
FIG. 7 shows a circuit configuration diagram (a) of a conventional threshold detector using a PMOS transistor, and general characteristics (b) and (c) of each transistor.

【図8】PMOSトランジスタを用いた場合の2線式ス
レショルドディテクタの回路構成図である。
FIG. 8 is a circuit configuration diagram of a two-wire type threshold detector when a PMOS transistor is used.

【図9】ソース結合形電流モード多値集積回路を構成す
る基本回路を示している。
FIG. 9 shows a basic circuit that constitutes a source-coupled current mode multilevel integrated circuit.

【符号の説明】[Explanation of symbols]

1、8、18 入力 2、9、19 出力 3、10、20 しきい値電流源 4、11、21 出力電流源 5 制御用パストランジスタ 6、13、15、23 比較回路 7、14、16、24 スイッチ回路 12、22、26 差動対 17、25 記憶用パストランジスタ 27 線形加算 1, 8, 18 Inputs 2, 9, 19 Outputs 3, 10, 20 Threshold Current Sources 4, 11, 21 Output Current Sources 5 Controlling Pass Transistors 6, 13, 15, 23 Comparison Circuits 7, 14, 16, 24 switch circuit 12, 22, 26 differential pair 17, 25 storage pass transistor 27 linear addition

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 スイッチ回路(7、14、16、24)
を差動対(12、22、26)を設けたソース結合形回
路により構成し、2線相補信号を用いて高速動作させる
2線式スレショルドディテクタ。
1. A switch circuit (7, 14, 16, 24)
Is a source-coupled circuit having a differential pair (12, 22, 26), and is a two-wire threshold detector that operates at high speed using a two-wire complementary signal.
【請求項2】 スレショルドディテクタにおいて、比較
回路(6、13、15、23)とスイッチ回路(7、1
4、16、24)の間に記憶用パストランジスタ(1
7、25)を設けることにより、記憶機能を付加できる
方法。
2. A threshold detector comprising a comparator circuit (6, 13, 15, 23) and a switch circuit (7, 1).
4, 16, 24) between the storage pass transistors (1
7, 25) to provide a storage function.
JP6130027A 1994-06-13 1994-06-13 Source coupling type current mode multi-value integrated circuit Pending JPH07336209A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP6130027A JPH07336209A (en) 1994-06-13 1994-06-13 Source coupling type current mode multi-value integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6130027A JPH07336209A (en) 1994-06-13 1994-06-13 Source coupling type current mode multi-value integrated circuit

Publications (1)

Publication Number Publication Date
JPH07336209A true JPH07336209A (en) 1995-12-22

Family

ID=15024349

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6130027A Pending JPH07336209A (en) 1994-06-13 1994-06-13 Source coupling type current mode multi-value integrated circuit

Country Status (1)

Country Link
JP (1) JPH07336209A (en)

Similar Documents

Publication Publication Date Title
US7355444B2 (en) Single and composite binary and multi-valued logic functions from gates and inverters
US5656948A (en) Null convention threshold gate
US4710650A (en) Dual domino CMOS logic circuit, including complementary vectorization and integration
KR100484460B1 (en) Dynamic logic circuits using transistors having differing threshold voltages
US4575648A (en) Complementary field effect transistor EXCLUSIVE OR logic gates
US6060910A (en) Dynamic logic circuit
US6204696B1 (en) Domino circuits with high performance and high noise immunity
US5909127A (en) Circuits with dynamically biased active loads
US5629638A (en) Adaptive threshold voltage CMOS circuits
US4569032A (en) Dynamic CMOS logic circuits for implementing multiple AND-functions
US4713790A (en) Exclusive OR/NOR gate having cross-coupled transistors
US5664211A (en) Null convention threshold gate
US20050083082A1 (en) Retention device for a dynamic logic stage
US6900658B1 (en) Null convention threshold gate
KR100429892B1 (en) High speed binary comparator circuit and High speed binary data comparison method
US5548231A (en) Serial differential pass gate logic design
KR19990022761A (en) A circuit for comparing the two electrical values provided by the first neuron MOSF and the reference source
CN1014557B (en) digital integrated circuit
EP0224841B1 (en) Logic arithmetic circuit
JPH07336209A (en) Source coupling type current mode multi-value integrated circuit
US6040717A (en) FRCPG: Forecasted restoration complementary pass gates
US7221188B2 (en) Logic circuitry
US20040108873A1 (en) Pseudofooter circuit for dynamic CMOS (Complementary metal-oxide-semiconductor) logic
US6731138B2 (en) Circuits and methods for selectively latching the output of an adder
KR100448247B1 (en) Current-mode Full adder of semiconductor device