JPH07336712A - 波形処理回路 - Google Patents
波形処理回路Info
- Publication number
- JPH07336712A JPH07336712A JP6145323A JP14532394A JPH07336712A JP H07336712 A JPH07336712 A JP H07336712A JP 6145323 A JP6145323 A JP 6145323A JP 14532394 A JP14532394 A JP 14532394A JP H07336712 A JPH07336712 A JP H07336712A
- Authority
- JP
- Japan
- Prior art keywords
- waveform
- ramp waveform
- ramp
- comparator
- predetermined
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】
【目的】 駆動電圧を低電圧化しても、出力信号の精度
悪化を防止し得る波形処理回路を実現する。 【構成】 ２分割化回路７がランプ波形を所定レベルで
スライスし、スライスされた第１ランプ波形および第２
ランプ波形を出力し、コンパレータ５，６がそれぞれ第
１ランプ波形および第２ランプ波形を互いに異なる所定
電位に応じてコンパレートし、これら両コンパレート結
果に基づいて所定タイミングの処理波形を発生する。こ
の結果、駆動電圧を低電圧化しても、電流源が飽和する
ことなくコンパレート動作でき、しかも、この場合、波
形の傾きが緩やかにならないため、コンパレート動作の
ばらつきを抑えることが可能になる。
悪化を防止し得る波形処理回路を実現する。 【構成】 ２分割化回路７がランプ波形を所定レベルで
スライスし、スライスされた第１ランプ波形および第２
ランプ波形を出力し、コンパレータ５，６がそれぞれ第
１ランプ波形および第２ランプ波形を互いに異なる所定
電位に応じてコンパレートし、これら両コンパレート結
果に基づいて所定タイミングの処理波形を発生する。こ
の結果、駆動電圧を低電圧化しても、電流源が飽和する
ことなくコンパレート動作でき、しかも、この場合、波
形の傾きが緩やかにならないため、コンパレート動作の
ばらつきを抑えることが可能になる。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、ビデオデッキ
等においてバーストフラグ信号等の各種同期信号を発生
する波形処理回路に関する。
等においてバーストフラグ信号等の各種同期信号を発生
する波形処理回路に関する。
【０００２】
【従来の技術】周知のように、ビデオデッキ等において
は、垂直同期区間の等化パルス（１／２Ｈ）を取り除
き、安定して水平同期パルスを生成する一方、色同期信
号として使用されるバーストフラグ信号を発生するＨＨ
Ｋ（Half H Killer）回路を備えている。ここで、図５
を参照してＨＨＫ回路の一構成例について説明する。
は、垂直同期区間の等化パルス（１／２Ｈ）を取り除
き、安定して水平同期パルスを生成する一方、色同期信
号として使用されるバーストフラグ信号を発生するＨＨ
Ｋ（Half H Killer）回路を備えている。ここで、図５
を参照してＨＨＫ回路の一構成例について説明する。
【０００３】図５において、１，２はそれぞれ非反転端
子側に所定基準電位が供給されると共に、反転端子側に
信号Ｐ１あるいは信号Ｐ２が入力されるコンパレータで
ある。ここで、信号Ｐ１，Ｐ２は、コンポジットビデオ
信号の垂直同期区間に重畳される等化パルスである。３
はコンパレータ１の出力に応じて充電する充電要素、４
はコンパレータ２の出力に応じて放電する放電要素であ
る。
子側に所定基準電位が供給されると共に、反転端子側に
信号Ｐ１あるいは信号Ｐ２が入力されるコンパレータで
ある。ここで、信号Ｐ１，Ｐ２は、コンポジットビデオ
信号の垂直同期区間に重畳される等化パルスである。３
はコンパレータ１の出力に応じて充電する充電要素、４
はコンパレータ２の出力に応じて放電する放電要素であ
る。
【０００４】これら要素３，４は直列接続され、その一
端には＋５Ｖの駆動電圧Ｖｃｃが印加され、他端が接地
される。上記要素３，４の出力は、充放電により振幅が
２．５ＶP-Pとされるランプ波形となり、バッファＢを
介してコンパレータ５，６に入力される。コンパレータ
５，６は、それぞれランプ波形を所定の基準電位でコン
パレートし、その出力をバーストフラグ信号ＢＦとして
出力する。
端には＋５Ｖの駆動電圧Ｖｃｃが印加され、他端が接地
される。上記要素３，４の出力は、充放電により振幅が
２．５ＶP-Pとされるランプ波形となり、バッファＢを
介してコンパレータ５，６に入力される。コンパレータ
５，６は、それぞれランプ波形を所定の基準電位でコン
パレートし、その出力をバーストフラグ信号ＢＦとして
出力する。
【０００５】上記構成によれば、図６に示すように、信
号Ｐ１，Ｐ２の立上がりタイミングで容量に充電／放電
することによってランプ波形を生成し、これをマスクす
ることによって垂直同期パルスを発生しており、さら
に、これを所定の基準電位でコンパレートすることによ
り、色同期信号であるバーストフラグ信号ＢＦを発生す
るようにしている。
号Ｐ１，Ｐ２の立上がりタイミングで容量に充電／放電
することによってランプ波形を生成し、これをマスクす
ることによって垂直同期パルスを発生しており、さら
に、これを所定の基準電位でコンパレートすることによ
り、色同期信号であるバーストフラグ信号ＢＦを発生す
るようにしている。
【０００６】
【発明が解決しようとする課題】ところで、近年では、
所謂、「軽薄短小」というニーズに基づき、ビデオデッ
キ等の電子製品においても小型化／低消費電力化が進め
られている。低消費電力化を達成するには、基本的に駆
動電圧を下げて消費電流の低減を図ることが要求され、
上述した従来の波形処理回路にあっても、こうしたこと
が要求されている。
所謂、「軽薄短小」というニーズに基づき、ビデオデッ
キ等の電子製品においても小型化／低消費電力化が進め
られている。低消費電力化を達成するには、基本的に駆
動電圧を下げて消費電流の低減を図ることが要求され、
上述した従来の波形処理回路にあっても、こうしたこと
が要求されている。
【０００７】しかしながら、上述した波形処理回路（Ｈ
ＨＫ回路）において、例えば、駆動電圧Ｖｃｃを３Ｖに
低電圧化すると、電流源が飽和してコンパレート動作し
難くなる上、ランプ波形を形成する際の充放電時間は同
じで、波形振幅が小さくなることから、必然的にランプ
波形の傾きが緩やかになり、コンパレート動作のばらつ
きをもたらし、結局、バーストフラグ信号ＢＦの精度悪
化を招致するという問題がある。そこで本発明は、上述
した事情に鑑みてなされたもので、駆動電圧を低電圧化
しても、出力信号の精度悪化を防止し得る波形処理回路
を提供することを目的としている。
ＨＫ回路）において、例えば、駆動電圧Ｖｃｃを３Ｖに
低電圧化すると、電流源が飽和してコンパレート動作し
難くなる上、ランプ波形を形成する際の充放電時間は同
じで、波形振幅が小さくなることから、必然的にランプ
波形の傾きが緩やかになり、コンパレート動作のばらつ
きをもたらし、結局、バーストフラグ信号ＢＦの精度悪
化を招致するという問題がある。そこで本発明は、上述
した事情に鑑みてなされたもので、駆動電圧を低電圧化
しても、出力信号の精度悪化を防止し得る波形処理回路
を提供することを目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、少なくとも、入力波形を所定レベルで
スライスし、スライスされた第１および第２の波形を出
力する波形分割手段と、前記第１および第２の波形を互
いに異なる所定電位に応じてコンパレートし、コンパレ
ート結果に基づいて所定タイミングの処理波形を発生す
る波形発生手段とを具備することを特徴としている。
め、本発明では、少なくとも、入力波形を所定レベルで
スライスし、スライスされた第１および第２の波形を出
力する波形分割手段と、前記第１および第２の波形を互
いに異なる所定電位に応じてコンパレートし、コンパレ
ート結果に基づいて所定タイミングの処理波形を発生す
る波形発生手段とを具備することを特徴としている。
【０００９】
【作用】本発明では、波形分割手段が少なくとも、入力
波形を所定レベルでスライスし、スライスされた第１お
よび第２の波形を出力し、波形発生手段が前記第１およ
び第２の波形を互いに異なる所定電位に応じてコンパレ
ートし、コンパレート結果に基づいて所定タイミングの
処理波形を発生する。この結果、駆動電圧を低電圧化し
ても、電流源が飽和することなくコンパレート動作で
き、しかも、この場合、波形の傾きが緩やかにならない
ため、コンパレート動作のばらつきを抑えることが可能
になるから、出力信号の精度悪化を防止し得る。
波形を所定レベルでスライスし、スライスされた第１お
よび第２の波形を出力し、波形発生手段が前記第１およ
び第２の波形を互いに異なる所定電位に応じてコンパレ
ートし、コンパレート結果に基づいて所定タイミングの
処理波形を発生する。この結果、駆動電圧を低電圧化し
ても、電流源が飽和することなくコンパレート動作で
き、しかも、この場合、波形の傾きが緩やかにならない
ため、コンパレート動作のばらつきを抑えることが可能
になるから、出力信号の精度悪化を防止し得る。
【００１０】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は、本発明の一実施例による波形処理
回路の構成を示す回路図であり、図５に示す従来例と共
通する部分には同一の番号を付し、その説明を省略す
る。この図に示す回路構成が、図５の従来例と異なる点
は、駆動電圧Ｖｃｃを３Ｖとした場合のランプ波形を上
下２分割する２分割化回路７を設け、この２分割化回路
７から出力されるランプ波形の上側振幅値と下側振幅値
とをそれぞれコンパレータ５，６でコンパレートするこ
とにある。以下、こうした実施例について説明する。
て説明する。図１は、本発明の一実施例による波形処理
回路の構成を示す回路図であり、図５に示す従来例と共
通する部分には同一の番号を付し、その説明を省略す
る。この図に示す回路構成が、図５の従来例と異なる点
は、駆動電圧Ｖｃｃを３Ｖとした場合のランプ波形を上
下２分割する２分割化回路７を設け、この２分割化回路
７から出力されるランプ波形の上側振幅値と下側振幅値
とをそれぞれコンパレータ５，６でコンパレートするこ
とにある。以下、こうした実施例について説明する。
【００１１】このような構成において、信号Ｐ１，Ｐ２
の立上がりタイミングに応じて容量を充電／放電させる
と、図２（イ）に示すように、バッファＢから１．２Ｖ
P-Pのランプ波形が出力される。そして、このランプ波
形は、２分割化回路７に入力されて、同図（ロ）、
（ハ）に示すように、上側振幅レベルと下側振幅レベル
とに分割される。２分割化回路７は、図３に示すよう
に、周知のバートンアンプ７ａ，７ｂから構成されてお
り、バートンアンプ７ａによってランプ波形の上側振幅
レベルを、バートンアンプ７ｂによってランプ波形の下
側振幅レベルをそれぞれ出力端ＯＵＴ１，ＯＵＴ２より
出力する。ここで、トランジスタＴｒ１〜Ｔｒ３は、リ
ミッタとして作用している。また、バートンアンプ７ｂ
では、抵抗Ｒによってオフセット電圧（約３００ｍＶ）
を付けて、ランプ波形の下側振幅レベルを最適なレベル
にバイアスしている。
の立上がりタイミングに応じて容量を充電／放電させる
と、図２（イ）に示すように、バッファＢから１．２Ｖ
P-Pのランプ波形が出力される。そして、このランプ波
形は、２分割化回路７に入力されて、同図（ロ）、
（ハ）に示すように、上側振幅レベルと下側振幅レベル
とに分割される。２分割化回路７は、図３に示すよう
に、周知のバートンアンプ７ａ，７ｂから構成されてお
り、バートンアンプ７ａによってランプ波形の上側振幅
レベルを、バートンアンプ７ｂによってランプ波形の下
側振幅レベルをそれぞれ出力端ＯＵＴ１，ＯＵＴ２より
出力する。ここで、トランジスタＴｒ１〜Ｔｒ３は、リ
ミッタとして作用している。また、バートンアンプ７ｂ
では、抵抗Ｒによってオフセット電圧（約３００ｍＶ）
を付けて、ランプ波形の下側振幅レベルを最適なレベル
にバイアスしている。
【００１２】しかして、上記構成によれば、バッファＢ
を介して図４（イ）に示すランプ波形が２分割化回路７
に入力されると、ランプ波形の上側振幅（図２（ロ）参
照）がコンパレータ５に供給されると共に、ランプ波形
の下側振幅（図２（ハ）参照）がコンパレータ６に供給
される。これにより、コンパレータ５は、ランプ波形の
上側振幅レベルに応じた第１コンパレート出力（図４
（ロ）参照）を発生し、一方、コンパレータ６は、ラン
プ波形の下側振幅レベルに応じた第２コンパレート出力
（図４（ハ）参照）を発生する。そして、第１コンパレ
ート出力の立ち下がりおよび第２コンパレート出力の立
上がりに同期したゲート信号（図４（ニ）参照）に基づ
いてバーストフラグ信号ＢＦ（図４（ホ）参照）を生成
する。
を介して図４（イ）に示すランプ波形が２分割化回路７
に入力されると、ランプ波形の上側振幅（図２（ロ）参
照）がコンパレータ５に供給されると共に、ランプ波形
の下側振幅（図２（ハ）参照）がコンパレータ６に供給
される。これにより、コンパレータ５は、ランプ波形の
上側振幅レベルに応じた第１コンパレート出力（図４
（ロ）参照）を発生し、一方、コンパレータ６は、ラン
プ波形の下側振幅レベルに応じた第２コンパレート出力
（図４（ハ）参照）を発生する。そして、第１コンパレ
ート出力の立ち下がりおよび第２コンパレート出力の立
上がりに同期したゲート信号（図４（ニ）参照）に基づ
いてバーストフラグ信号ＢＦ（図４（ホ）参照）を生成
する。
【００１３】このように、上述した実施例によれば、低
駆動電圧下の充放電に応じて生成されるランプ波形を所
定レベルで２分割し、分割された第１ランプ波形および
第２ランプ波形に対して個々にコンパレートし、その両
コンパレート結果に基づいてバーストフラグ信号ＢＦを
生成するので、電流源が飽和することなくコンパレート
動作できる。しかも、この場合、波形の傾きが緩やかに
ならないため、コンパレート動作のばらつきを抑えるこ
とが可能になっている。
駆動電圧下の充放電に応じて生成されるランプ波形を所
定レベルで２分割し、分割された第１ランプ波形および
第２ランプ波形に対して個々にコンパレートし、その両
コンパレート結果に基づいてバーストフラグ信号ＢＦを
生成するので、電流源が飽和することなくコンパレート
動作できる。しかも、この場合、波形の傾きが緩やかに
ならないため、コンパレート動作のばらつきを抑えるこ
とが可能になっている。
【００１４】なお、この実施例においては、垂直同期区
間の等化パルス（１／２Ｈ）に基づいてバーストフラグ
信号ＢＦを発生するＨＨＫ（Half H Killer）回路を一
例として説明したが、本発明の要旨は当該ＨＨＫ回路の
みに限定されるものではなく、今後の低電圧バイポーラ
ＩＣが使用される各種波形処理回路に適用できることは
言うまでもない。すなわち、要は、入力される波形レベ
ルを所定レベルでスライスし、スライスされた波形毎の
コンパレート結果に基づき、所定タイミングの処理波形
を発生する回路であれば、全てに適用し得る。
間の等化パルス（１／２Ｈ）に基づいてバーストフラグ
信号ＢＦを発生するＨＨＫ（Half H Killer）回路を一
例として説明したが、本発明の要旨は当該ＨＨＫ回路の
みに限定されるものではなく、今後の低電圧バイポーラ
ＩＣが使用される各種波形処理回路に適用できることは
言うまでもない。すなわち、要は、入力される波形レベ
ルを所定レベルでスライスし、スライスされた波形毎の
コンパレート結果に基づき、所定タイミングの処理波形
を発生する回路であれば、全てに適用し得る。
【００１５】
【発明の効果】本発明によれば、波形分割手段が、入力
波形を所定レベルでスライスした第１および第２の波形
を出力し、波形発生手段が前記第１および第２の波形を
互いに異なる所定電位に応じてコンパレートし、このコ
ンパレート結果に基づいて所定タイミングの処理波形を
発生するので、駆動電圧を低電圧化しても、出力信号の
精度悪化を防止することができる。
波形を所定レベルでスライスした第１および第２の波形
を出力し、波形発生手段が前記第１および第２の波形を
互いに異なる所定電位に応じてコンパレートし、このコ
ンパレート結果に基づいて所定タイミングの処理波形を
発生するので、駆動電圧を低電圧化しても、出力信号の
精度悪化を防止することができる。
【図１】本発明による一実施例の構成を示す回路図であ
る。
る。
【図２】同実施例における波形例を示す図である。
【図３】同実施例における２分割化回路７の構成を示す
回路図である。
回路図である。
【図４】同実施例の動作を説明するための図である。
【図５】従来例を説明するための図である。
【図６】従来例を説明するための図である。
Ｂ バッファ ５，６ コンパレータ（波形発生手段） ７ ２分割化回路（波形分割手段） ７ａ，７ｂ バートンアンプ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/91
Claims (1)
- 【請求項１】 少なくとも、入力波形を所定レベルでス
ライスし、スライスされた第１および第２の波形を出力
する波形分割手段と、 前記第１および第２の波形を互いに異なる所定電位に応
じてコンパレートし、コンパレート結果に基づいて所定
タイミングの処理波形を発生する波形発生手段とを具備
することを特徴とする波形処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6145323A JPH07336712A (ja) | 1994-06-03 | 1994-06-03 | 波形処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6145323A JPH07336712A (ja) | 1994-06-03 | 1994-06-03 | 波形処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07336712A true JPH07336712A (ja) | 1995-12-22 |
Family
ID=15382509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6145323A Pending JPH07336712A (ja) | 1994-06-03 | 1994-06-03 | 波形処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07336712A (ja) |
-
1994
- 1994-06-03 JP JP6145323A patent/JPH07336712A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4691354A (en) | Vertical interval data blanker | |
| US4307413A (en) | Comb filter device | |
| JPH07336712A (ja) | 波形処理回路 | |
| US3398298A (en) | Transistorized sync stripper | |
| US6259485B1 (en) | Sync separating circuit | |
| US4600944A (en) | Low cost synchronizing signal separator | |
| US6108043A (en) | Horizontal sync pulse minimum width logic | |
| US3418425A (en) | System for reducing low frequency variations in the average value of a signal | |
| US5038203A (en) | Burst gate pulse generating circuit | |
| JPS6118397B2 (ja) | ||
| KR920010030B1 (ko) | 동기신호의 주파수에 대응하는 펄스폭을 가지는 클램프펄스 발생회로 | |
| JPS60145772A (ja) | ゲート・パルス発生器 | |
| US5229854A (en) | Vertical sync separator | |
| JPS6154774A (ja) | テレビジヨン同期信号波形処理装置 | |
| GB1267979A (en) | Synchronizing separator circuits | |
| US7417687B2 (en) | Video synchronization signal removal circuitry | |
| JP2571428B2 (ja) | 同期信号分離回路 | |
| KR940000159Y1 (ko) | 고화질용 키드 펄스 발생기 | |
| JPH099104A (ja) | ソフトクランプ装置及びソフトクランプ方法 | |
| US5977802A (en) | Circuit for processing vertical synchronization signals including a polarity detection circuit | |
| CA1208760A (en) | Vertical interval data blanker | |
| KR910003465Y1 (ko) | Tv용 직류 흑레벨 안정화 장치 | |
| JP3030971B2 (ja) | 同期分離装置 | |
| KR940002196Y1 (ko) | 휘도신호분리회로 | |
| JPS59105781A (ja) | 映像信号処理回路 |