JPH0734170B2 - 電子データ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子データ処理装置に関
する。さらに詳細にいえば、多モード電力節約制御器を
有する計算器に関するものである。

【０００２】

【従来の技術及びその課題】電力節約制御は、本発明の
承継人に譲渡された米国特許第４，１１５，７０５号に
記載された計算器における集積オンスイッチよりも、格
段に進歩がある。このような計算器においては、ライブ
パワーは選定された入力線路上の予め定められた電圧レ
ベルを検出するのに必要な論理装置にのみ供給され、そ
れでチップの残りの部分への電力を切るようにしている
ので、どうしても装置が大きくなってしまう。

【０００３】本発明の計算器に備えられる集積回路（Ｉ
Ｃ）チップは、ＬＣＤ計算器、例えば、テキサス・イン
ストルーメントＴＩ５０計算器、における電池当り少な
くとも１０００時間の演算可能低電力チップを得るため
にＣＭＯＳ金属ゲート技術を用いた米国特許第４，１１
５，７０５号の計算器集積回路チップをさらに改良した
ものである。さらに、本発明によるチップは、本発明の
承継人に譲渡されたＨａｐｒｅｒ等の１９７９年６月の
米国特許出願第０４７，４３１号、ＴＩ番号第７６８１
号「一定メモリをもつ計算器（Ｃａｌｃｕｌａｔｏｒ
ｗｉｔｈ Ｃｏｎｓｔａｎｔ Ｍｅｍｏｒｙ）」の計算
器集積チップをさらに改良したものである。実効的に、
ＣＭＯＳチップの適当なＰ（−）ウェルにスイッチされ
た負電圧（ＳＶＳＳ）および非スイッチ（すなわち、ラ
イブ）負電圧（ＬＶＳＳ）を実行することにより、電力
消費クロック論理装置（例えば、ＲＯＭページ・レジス
タ、ＲＯＭ、ＡＬＵ、発振器、クロック等）はオフにさ
れ、一方、内部スタティックＲＡＭ、ＲＡＭ書込み論
理、デジット・ラッチおよびＲ線路上の電力は保持され
る。

【０００４】

【発明の要約】本発明は２モード機械より進んだもので
あって、本発明によれば、３モードシステムおよび４モ
ードシステムがえられる。かかるモードは、オフ状態、
表示発振器をオフにして電力の消耗を少なくしてそれを
節約する（４モードだけ）処理専用状態、主発振器をオ
フにしてかなりの電力を節約する表示専用状態、および
電力を節約するために表示発振器をオフにしそして入力
および主力へのアクセスが完全にできそして完全な処理
能力を与え、一方、可視表示もえられる表示および処理
状態である。

【０００５】本発明の多モード電力節約（消費）制御装
置は、クロックされるＣＭＯＳ、ＮＭＯＳ、ＶＭＯＳ、
バイポーラシステム、および本発明の承継人に譲渡され
た、Ｊｅｆｆ Ｓｏｕｔｈａｒｄ等の米国特許出願第０
４６，８８８号（代理人書類番号第ＴＩ−７６９４号）
に記載されているようなレシオレスＣＭＯＳ構造体に応
用可能である。

【０００６】本発明の電子データ処理装置は多分配電力
分布システムを利用し、そして選定された回路グループ
にクロックされた信号を選択的に供給するために、４状
態電力節約（消費）制御装置が用いられる。そしてそれ
により、扱者入力のような、例えば、キーボードキーを
押すこと、または自身の集積回路内部からまたは他の集
積回路からのデジタル・インターフェイス信号のよう
な、外から与えられた入力に応答して、選定された回路
群部分に、システム・クロックをゲートすることによ
り、電力を制御する。

【０００７】３モード実施例において、多分配制御シス
テムは、第１回路群および電力節約制御装置〔これはシ
ステム電力（スイッチされない）に直接接続〕に接続さ
れる第１電力スイッチ装置と、電力節約制御装置および
第２回路群に接続された第２電力スイッチ装置を有す
る。このシステムがオフ状態にある時、電力節約制御装
置は第１および第２電力スイッチ装置の両方に非活動第
１および第２クロックゲート信号を出力し、それによっ
て、第１および第２電力スイッチ装置はいずれも不可能
化になって、システムクロックの第１回路群および第２
回路群への接続が妨げられ、その結果、第１および第２
回路群についての電力消費がなくなる。計算器がオン状
態にある時、電力節約制御装置は、表示専用モードと全
システム表示および処理モードの２つのオン状態のうち
の１つのモードを供給する。表示専用モードでは、電力
節約制御装置は活動第２クロックゲート信号を出力し、
それは第２電力スイッチ装置を使用可能にし、システム
クロックを第２回路群（表示インターフェイス回路で構
成される）に接続し、それによって、表示装置に電力が
供給される。全システムモードでは、電力節約制御装置
は活動第１および第２クロックゲート信号を出力し、こ
れは第１および第２電力スイッチ装置の両方を作動可能
にし、システムクロックを第１および第２回路群に接続
し、それによって、電力が全システムに供給される。提
案された実施例では、計算器が表示モードになると、キ
ーストロークがキーストローク検知装置によって検知さ
れるまで、表示モードのままである。キーストロークが
検知される時、電力節約制御装置は、入力刺激を処理す
るのに応じて、処理装置を含む第１回路群を可能化す
る。処理が完了しそして入力刺激が取去られると、電力
節約制御装置は第１回路群を不可能化し、一方、第２回
路群を作動可能化のままとし、それにより、表示専用モ
ードが実行される。

【０００８】４モード実施例において、多重分配された
４状態制御システムは、主発振器と、表示発振器と、こ
の表示発振器に結合された表示クロック発生器と、この
表示クロック発生器に結合され、外部表示装置と結合す
る表示インターフェイスと、主発振器に結合された主ク
ロック発生器と、主クロック発生器に結合され、計算器
システム内の他の回路群に結合された処理装置と、キー
ボードと、制御手段であって表示発振器、主発振器、表
示クロック発生器、主クロック発生器、表示インターフ
ェイス、処理装置、及びキーボードに結合される上記制
御手段とを有する。本発明は電力節約（消費）制御装置
により４状態クロックモード制御を提供するものであっ
て、処理装置からの命令コードとキーボードからの演算
キーコードの予め定められた組合わせを受取るとそれに
応じて、表示発振器、処理装置主発振器、表示クロック
発生器および主クロック発生器を選択的に可能化するこ
とによりシステムの電力消費を節約する。すなわち、表
示専用モードを実行するさいには、表示発振器と表示ク
ロック発生器が可能化されそして主発振器と主クロック
発生器が不可能化され、そして表示および処理モードで
は、主発振器、表示クロック発生器および主クロック発
生器は可能化されそして表示発振器は不可能化され、ま
た、処理専用モードでは、主発振器および主クロック発
生器が可能化され、かつ、表示発振器および表示クロッ
ク発生器が不可能化にされ、さらにオフモードでは、表
示発振器、表示クロック発生器、主発振器および主クロ
ック発生器がすべて不可能化される。

【０００９】

【実施例】本発明による典型的携帯用電子計算器の実施
例が図１に示されている。この計算器は成形されたプラ
スチックまたはそれに類するもののケースまたは容器１
０と、キーボード１１および表示器１２を有している。
キーボードは数字キー０乃至９、小数点キーおよび＋、
−、＝、×、÷等のいくつかの標準的演算キーを有して
いる。ある実施例では、計算器はいろいろな付加機能を
実行することができる。すなわち、この場合には√ｘ、
ｙ√ｘ、ｙ^X 、ＳＩＮ、ＣＯＳ、ＴＡＮ、ＬＯＧ、％、
ＬＮ、ＳＴＯ、ＲＣＬ等のキーがキーボード１１に備え
られる。付加的計時機能および対応するキーを加えるこ
とができる。表示器は７セグメント形の多数の桁と小数
点を有している。または、９、７または１３セグメン
ト、または５×７点マトリックスの英数字表示桁を用い
ることができる。８桁、１０桁または１２桁が通常用い
られ、そしてこれらは科学記法のための指数部をまた有
することができ、そして仮数部と指数部の両方に対して
マイナス記号を有することができる。この表示器は通常
液晶装置（ＬＣＤ）で構成される。しかし、適当なイン
タフェース回路と共に、可視光線発光ダイオード、真空
螢光表示器またはガス放電パネルを例えば用いることも
できる。この計算器は容器１０の中に１個または複数個
の電池の形の電源を内蔵している。または、もし充電可
能な電池が用いられるならば、電池充電器と共に、交流
アダプタを備えることができる。

【００１０】先行技術による計算器で用いられてきた通
常のオン・オフ滑りスイッチの代りに、図１に示された
計算器は押ボタン瞬間接触オンスイッチ１４と同様な押
ボタンオフスイッチ１５を有している。スイッチ１４お
よび１５はキーボード１１内の他のキースイッチとその
機械的な構造は全く同じであって、単極単投動作型の通
常開放のスイッチである。このスイッチは手動で圧力が
加えられている間だけ閉じた状態を維持する構成であ
る。これとは違って、通常の滑りスイッチは、オン位置
に動かされた時、閉じたままであり、そしてスイッチが
手動でオフ位置に動かされるまで、計算器の電子回路へ
電池から電流が常時供給される。

【００１１】計算器の内部構造の一般的形式が図２に示
されている。キーボード１１は、テキサス・インストル
ーメント・インコーポレテッドに譲渡された１９７７年
１月２５日付米国特許第４，００５，２９３号に示され
た形式の適当なＸ−Ｙマトリックスキーボード装置１６
を有している。計算器の電子回路に接続するために、キ
ーボード装置１６の端から約１０乃至１３個の導線１９
が延びている。以下に記載されるように、集積回路計算
器チップ２０はすべての記憶装置、演算回路および制御
回路を含んでいる。チップ２０は、例えば、半導体産業
でよく用いられる標準的２８ピンのデュアル・イン・ラ
イン・プラスチックパッケージの中に入れられている。
計算器がどの程度に複雑であり、かつ、どの位の多量方
式が用いられるかにより、パッケージのピンの数を多く
し、または、少なくすればよく、または他のチップパッ
ケージや取付法を用いることもできる。印刷されたまた
はエッチングされた回路板すなわちＰＣ板２１に、導線
１９がハンダ付けされているのと同じように、チップ２
０はピンをＰＣ板２１上の導体にハンダ付けすることに
よって接続される。表示器１２はプラスチックレンズ２
３の下で、もう一つの小さなＰＣ板２２の上に取付けら
れる。このプラスチックレンズは表示器を見やすくする
ためのものである。ＰＣ板２２は前のＰＣ回路板２１上
の導体にハンダ付けされたピンによってＰＣ板２１の上
に取付けられ、それによって、チップ２０から表示器１
２への必要な接続がえられる。１対の酸化銀電池または
それと同等な１対の電池２８が容器１０のふた２９の後
ろの小室内に取付けられ、そして電池の端子は接続器の
一端で受止め保持され、そしてこの接続器の他端はＰＣ
板２１にハンダ付けされた導線２５により該ＰＣ板２１
に接続される。

【００１２】計算器の内部構造が簡単であることは図２
からわかるであろう。計算器は容器、キーボード装置、
チップ、表示装置、２つの小さなＰＣ板および電池で構
成される。ＰＣ板２１上にはチップ２０以外の部品は必
要ない。すなわち、抵抗器、キャパシタ、トランジス
タ、駆動器または他の装置はない。ただし、このような
部品をチップ２０に加えて用いることができる。

【００１３】図２のチップ２０内のシステムのブロック
図が図３ａに示されている。このシステムは米国特許第
３，９９１，３０５号および第４，０１４，０１３号に
記載されているような数字処理装置チップであってもよ
い。電源装置５０は電力節約制御装置５１に接続され
る。この電源は、提案された実施例では、電池である。
この電力節約（消費）制御装置５１は第１回路群５２お
よび第２回路群５３を含む複数個の回路群に接続され
る。提案された実施例では、第１回路群５２は処理装置
で構成され、そして第２回路群５３は表示インタフェー
ス回路で構成される。電力節約制御装置５１は、図４以
下で示されるように計算機動作状態に応答して、第１回
路群５２および第２回路群５３の一方あるいは両方を活
動オン状態に選択的に作動させるか、または、低電力消
費待機モードのオフ状態に選択的に非活動状態にする。
あるいは、これに代えて、電池５０を第１回路群５２お
よび第２回路群５３を含む回路群に選択的に接続しても
よい。図３ｂを参照すると、それは図３ａの電力節約シ
ステムについての好適実施例の詳細を示している。電池
５０は、電力節約制御装置５１、クロック発振装置５
５、第１電力スイッチ装置６０、第２電力スイッチ装置
６１、第１回路群５２及び第２回路群５３にそれぞれ接
続されている。第１電力スイッチ装置６０は電力節約制
御装置５１と第１回路群５２との間にあって、それら双
方に接続されている。同様に、第２電力節約制御装置６
１は電力節約制御装置５１と第２回路群５３との間にあ
って、それら双方に接続されている。電力節約制御装置
５１は、図４を参照して以下で記述されるように、この
計算器システムの動作状態に応じて、クロック発振装置
５５からの励起ソース信号で第１電力スイッチ装置６０
および第２電力スイッチ装置６１を選択的に活動化する
ために、または、第１電力スイッチ装置６０および第２
電力スイッチ装置６１のおのおのにそれぞれ非活動制御
信号を供給して、電力スイッチ装置６０および６１を非
活動にするために、第１電力スイッチ装置６０に第１制
御信号を出力し、かつ第２電力スイッチ装置６１に第２
制御信号を出力する。第１電力スイッチ装置６０は、電
力節約制御装置５１からの活動第１制御信号出力を受取
ると、第１回路群５２へクロック信号を選択的に供給
し、それによってその中に含まれるダイナミック回路を
活動化させ、そして第１電力スイッチ装置６０の活動化
状態に応じて、電力が消費される活動状態にする。また
は、第１電力スイッチ装置６０が電力節約制御装置５１
からの非活動第１制御信号出力によって非活動化される
時は、活動クロック信号出力は第１電力スイッチ装置６
０から第１回路群５２に出力されず、そのために第１回
路群５２は強制的に非活動待機の非クロック状態にされ
て、第１回路群５２内の電力消費は実質的に生じない。
同様に、第２電力スイッチ装置６１は、電力節約制御装
置５１により決定されるこの計算器システムの動作状態
により、電力節約制御装置５１からの第２制御信号出力
が活動状態か非活動状態かに応答して、第２回路群５３
にそれぞれ活動サイクル状態のクロック信号またはサイ
クル動作を停止した非活動信号を供給し、それぞれ電力
を消費するオン状態にするか、または、実質的に電力を
消費しないオフ待機状態にする。

【００１４】図３ｃは図３ｂのシステムの詳細なブロッ
ク図を示す。図３ｃにおいて、電源装置すなわち電池５
０は独立回路群７０と、処理装置すなわち第１回路群５
２と、クロック発生器すなわち第１電力スイッチ装置６
０と、電力節約制御装置５１と、Ｉ／Ｏクロック発生装
置すなわち第２電力スイッチ装置６１と、表示インター
フェイス回路すなわち第２回路群５３と、クロック発振
装置５５に接続されている。クロック発振装置５５は、
独立回路群７０と、処理装置用クロック発生装置を含む
第１電力スイッチ装置６０と、入力／出力（Ｉ／Ｏ）ク
ロック発生装置を含む第２電力スイッチ装置６１に接続
されている。独立回路群７０は電源装置５０から電力が
供給されている限りは活動待機状態である論理装置を含
む。独立回路群７０はオンキーおよびオフキーおよび複
数個の演算キーを備えたキーボード装置７１に接続する
ための入力を有している。このキーボード装置の各キー
は、外部からの付勢が有効な間にそれぞれのキーストロ
ーク信号を生じるように、個別的に動作可能である。独
立回路群７０は電力節約制御装置５１の一部分として形
成してもよく、あるいは集積回路内の別の回路群であっ
てもよい。独立回路群７０は、キーボード装置７１から
のキー動作を検知したことに応じて、電力節約制御装置
５１に演算キーストローク信号出力を供給し、その検知
された該当のキーストロークを表わす出力を電力節約制
御装置５１に供給する。電力節約制御装置５１は電力消
費制御器とイネーブル装置とで構成される。このイネー
ブル装置は、独立回路群７０からの演算キーストローク
出力を受取ったことに応じて、第１電力スイッチ装置６
０に第１制御信号出力を供給し、かつ第２電力スイッチ
装置６１に第２制御信号出力を供給する。電力節約制御
装置５１はオンキーストローク信号を受取ると活動状態
であり、そしてオフキーストローク信号を受取ると待機
状態である、と想定する。電力節約制御装置５１は、活
動状態にある時、入力／出力（Ｉ／Ｏ）クロック発生装
置に出力を供給してＩ／Ｏクロック発生装置を可能化
し、また、電力節約制御装置５１が活動状態にあり、か
つ、独立回路群７０から特定の演算キーストローク信号
を受取る時、第１電力スイッチ装置６０の処理装置用ク
ロック発生装置に出力を供給する。第１電力スイッチ装
置６０は、電力節約制御装置５１から可能化出力を受取
る時、クロック発振装置５５から受取ったその出力に応
答して、処理装置５２へのクロック出力を発生する。同
様に、第２電力スイッチ装置６１は、電力節約制御装置
５１から可能化出力を受取るとそれに応答して、クロッ
ク発振装置５５からの出力を受取ってえられるクロック
出力信号を供給する。第１回路群５２および第２回路群
５３は受取られたクロックが活動サイクル状態内にある
時だけ電力を消費するクロックされる論理装置で構成さ
れる。したがって、第１回路群５２および第２回路群５
３への各クロックを選択的に制御することにより、電力
節約制御装置５１は集積回路２０内の電力消費を実効的
に制御することができる。

【００１５】第１電力スイッチ装置６０および第２電力
スイッチ装置６１はそれぞれ、電力節約制御装置５１か
らの制御信号を受取ることに応答して、次のような２重
技術の方法により、第１回路群５２および第２回路群５
３のそれぞれに電力を実効的に接続すること、および、
非接続にすることを行う。第１に、クロッキングが停止
されて回路群が待機オフモードにある時に漏洩による電
力損失が生じるのを防止するために、回路内の接続ノー
ドの電位降下によってＣＭＯＳ回路間に引き起こされ得
る直流経路を製造前のＩＣ設計の際に探索しなければな
らない。第２に、第１回路群５２および第２回路群５３
のシステムクロックはオンモードを実行するためにそれ
ぞれの回路群に電力を供給しそして作動させるように周
期的に動作せしめられ、あるいはこのシステムクロック
はそれぞれの回路群を待機非電力消費のオフモードにし
て実効的に電力を非接続にするように不可能化される。

【００１６】図３ｄは図３ｂのシステムの別の実施例を
示す。電源装置（電池）５０は第１電力スイッチ装置８
０と、電力節約制御装置５１と、第２電力スイッチ装置
８１とに接続される。または、第１電力スイッチ装置８
０および第２電力スイッチ装置８１は電力節約制御装置
の一部分として集積することもできる。第１電力スイッ
チ装置８０は第１回路群５２に接続される。または、第
１電力スイッチ装置８０は第１回路群５２の一部分とし
て集積することもできる。第１電力スイッチ装置８０
は、電源装置５０と第１回路群５２との間に配置されて
いて、電力節約制御装置５１からの活動的第１制御信号
出力を受取ると、それに応じて電源装置５０を第１回路
群５２に選択的に結合する。同様に、第２電力スイッチ
装置８１は、電源装置５０と第２回路群５３との間に配
置されていて、電力節約制御装置５１からの活動的第２
制御信号出力を受取るとそれに応じて電池装置５０を第
２回路群５３に結合する。このようにする代りに、第２
電力スイッチ装置８１は第２回路群５３の一部分として
集積してつくることもできる。電力節約制御装置５１
は、計算器システムの動作状態に応じて動作し、第１電
力スイッチ装置８０および第２電力スイッチ装置８１に
それぞれの制御信号を供給する。先に図３ｃを参照して
の記述で示したように、独立回路７０は、電力節約制御
装置５１の中にあるか、または、電源装置５０に接続さ
れた別の回路群とするか、のいずれかであるがそれはキ
ーボード装置７１に接続するための入力を有しており、
そしてそれからのキーストローク信号を受取るとそれに
応じて電力節約制御装置５１の動作状態選択を決定す
る。電力スイッチ装置８０および８１は、それぞれ第１
回路群５２および第２回路群５３内のスタティック論理
装置またはダイナミック論理装置のいずれかと連係して
用いる場合には、集積電力スイッチまたは他の電力結合
装置で構成することができる。

【００１７】提案された実施例において、独立回路群７
０は、本出願の承継人に譲渡された、Harper等の１９７
９年６月１１日の米国特許出願第０４７，４３１号「一
定メモリを有する計算器（Calculator with Constant M
emory ）」（代理人書類番号ＴＩ−７６８１号）に記載
されているような不揮発性メモリをさらに有する。第２
回路群５３は、本出願の承継人に譲渡された Leach等の
１９７９年７月８日の米国特許出願番号第０４６，８８
７号「表示セグメント情報を記憶するためのスタティッ
ク・ラッチ（Static Latches for Storing Display Seg
ment Information) 」（代理人書類番号ＴＩ−７６８
３）に記載されているような回路をさらに有する。

【００１８】図３ａ乃至図３ｄのブロック線図の相互関
係は図４の表を参照すればよりよく理解することができ
る。図４は図３ａ乃至図３ｄの電力節約制御装置５１中
の電力消費制御器５１の動作モードの状態を示す表であ
る。図４からわかるように、計算器がオフ状態にある
時、電力節約制御装置５１は第１電力スイッチ装置６０
および第２電力スイッチ装置６１（図３ｄの８０，８
１）にそれぞれ接続された第１クロックゲート装置およ
び第２クロックゲート装置を不可能化し、その結果オフ
モードになる。計算器がオン状態にある時、３つの電力
節約制御装置モードの１つが結果として生ずる。（後で
記載されるように）キーストローク処理の間だけでな
く、最初に電力が入ると、電力節約制御装置５１は、第
２回路群５３にシステムクロックを供給するために、第
２電力スイッチ装置６１に可能化第２クロックゲート信
号を出力し、それにより第１回路群５２の処理装置から
最も新しい表示レジスタ出力に対応する表示を持続す
る。電力節約制御装置のこのモード、表示およびキー検
知モードは、同時に、第１電力スイッチ装置６０を不可
能化して電力消費を節約する。キーが押される時、独立
論理回路群７０のキーストローク処理装置は可能化キー
ストローク処理制御信号を電力節約制御装置５１に出力
する。そしてこの電力節約制御装置５１は可能化第１ク
ロックゲート信号を第１電力スイッチ装置６０に出力
し、および可能化第２クロックゲート信号を第２電力ス
イッチ装置６１に出力する。このキーストローク処理お
よび表示出力モードにおいて、集積回路計算器チップの
すべての面積は活動的で電力消費状態にある。キースト
ローク処理が完結すると、電力節約制御装置５１への第
１制御信号出力は不可能化になり、その結果、電力節約
制御装置５１は第１電力スイッチ装置６０への制御信号
を不可能化して、図４の表に示されているように、表示
およびキー検知モードに戻す。さらに、別の実施例にお
いて、タイミング回路（例えば、時計またはストップウ
ォッチ）は、タイマ割込み出力に応答するように独立回
路群７０の中に含めることができ、そして電力節約制御
装置５１に出力を供給して、それを作動させて第１電力
スイッチ装置６０に可能化第１クロックゲート信号を出
力し、それによって第１回路群５２を可能化して、タイ
マ割込みを処理する。さらに、このモードにおいて、電
力節約制御装置５１は第２電力スイッチ装置６１に可能
化第２クロックゲート信号を出力して、第２回路群５３
を可能化する。キーストローク検知および表示モードあ
るいはキーストローク処理および表示モードのいずれか
において、オフキー演算信号が検知されるとこのシステ
ムはオフモードに進む。

【００１９】このように、図３ａ乃至図３ｄに示されそ
して図４を参照して説明された本発明の実施例は、計算
器オン状態の間中、活動的でありそして正しい表示を持
続するが、一方、図３ａ乃至図３ｄの第１回路群５２の
パワー・ハングリー・クロック論理回路および処理回路
は、キーストローク入力またはタイマ入力を処理するの
に必要な時にのみ、システム電力を消費するように選択
的に接続される。こうして得られたシステムの電力消費
は大幅に小さくなる。このシステムはスタティック、レ
シオレスＣＭＯＳ、クロックされたＣＭＯＳ、または他
のクロックされた論理設計ＴＩ−７６９１構造で設計す
ることができる。

【００２０】図５は、 Tubbs等の１９７９年６月の米国
特許出願第４６，８８８号の「ＣＭＯＳのためのレシオ
レス論理装置（Ratioless Logic for CMOS）」（代理人
書類番号ＴＩ−７６９４）記載のようなレシオレスＣＭ
ＯＳ構造体を用いて、図３ａ乃至図３ｃのシステムにつ
いて提案された実施例を示す。回路群内のインバータに
ついて、(1) 接続ノードの電位降下によって形成される
直流経路の設計解析および補償、および（２）クロック
された電力スイッチ技術の前記２重技術を説明するため
に、図５を参照して解析されている。第１インバータ段
１０８は直列接続された４個のＭＯＳトランジスタで構
成される。すなわち、Ｐチャンネルのトランジスタ１１
０、およびＮチャンネルのトランジスタ１１２，１１
４，１１６で構成される。トランジスタ１１０および１
１６のゲートは第１プリチャージ制御クロックφ₁ に接
続される。分離トランジスタ１１２のゲートは第１段分
離制御クロックφ_A に接続され、そして入力応答トラン
ジスタ１１４のゲートは前のステージからのまたはこの
回路以外の外部源からの外部入力に接続される。第１ト
ランジスタ１１０のソース・ドレイン経路は正電源電圧
＋Ｖと回路出力接続点１００との間に接続され、この出
力接続点は第２インバータ段１０９の入力トランジスタ
１２４のゲートに接続される。第２インバータ段１０９
は第１インバータ段１０８と同じ構造をもっているが、
クロックφ₁ およびφ_A の代りに第２プリチャージ制御
クロックφ₂ および第２段分離制御クロックφ_B を有
し、そして＋Ｖ電源と第２インバータ段１０９の出力ノ
ード（接続点）１０１との間に接続されたプリチャージ
トランジスタ１２０を有している。考察のために、図５
の回路は図３ｂの第１回路群５２の中にあるとする。第
１電力スイッチ装置６０が可能化になる時、システムク
ロックφ₁ ，φ₂ ，φ_A およびφ_B がサイクル動作を開
始する。クロックφ₁ およびφ₂ は出力ノード１００お
よび１０１を周期的にプリチャージする。クロック
φ₁ ，φ_A およびφ₂ ，φ_B は、各段の分離トランジス
タ１１２および１２２、入力トランジスタ１１４および
１２４、及びトランジスタ１１６および１２６の入力に
応答して、選択的に放電することができるように出力ノ
ード１００および１０１を接続する。出力ノード１００
および１０１はトランジスタ１１２，１２２によりそれ
ぞれ放電から分離される。図３ｂの第１電力スイッチ装
置６０が使用不可能にされる時、関連したクロック源φ
₁ ，φ ₂ ，φ_A およびφ_B は非活動でサイクル動作を行
わなくなり、そして予防設計がなされていないと、電力
を消費する潜在的な直流電流経路がＣＭＯＳ回路に形成
される。レシオレスＣＭＯＳ回路ステージの構造によ
り、パワー・ダウン・モードにおいて、それ自身の構造
体の境界内で直接の直流電流経路をつくらない。けれど
も、第２インバータ回路段１０９の出力ノード１０１
が、図５に示されているように、トランジスタ１３０お
よび１３２から成る従来のＣＭＯＳインバータ段の入力
に接続される場合、直流電流経路問題が存在しうる。活
動（オン）モードの正常回路動作中は、出力ノード１０
１の電圧はほぼ＋Ｖ電圧レベルまたは−Ｖ電圧レベルに
あり、それぞれトランジスタ１３２または１３０のいず
れかを可能化にし、出力ノード１０３を＋Ｖまたは−Ｖ
電圧供給路に接続する。けれども、関連したクロック回
路への電力が降下した時、出力ノード１０１の電圧レベ
ルはトランジスタ１３０および１３２の両方を可能化に
するように十分に下がるので、それによって＋Ｖ電源と
−Ｖ電源との間に直接の直流電流路が生じ、電力が消費
される。プリチャージトランジスタ１１０および１２０
を適切に設計することにより、および適切なオフ状態ク
ロックレベル選定により、第１電力スイッチ装置が電力
降下オフモードにある時、出力ノード１００および１０
１の電圧は実質的に＋Ｖ電源路に結ばれ、そしてトラン
ジスタ１３２だけが可能化にあり、トランジスタ１３０
は不可能化にあり、それにより直接の直流電流路の生ず
ることが防止される。前記考察は第２電力スイッチ装置
６１および第２回路群５３に同じように適用される。

【００２１】図６は、図５と関連して、パワー・ダウン
制御システムの動作をよりよく理解するための図であ
る。第１のプリチャージ制御クロックφ₁ が−Ｖ電源電
圧に向って負に進む時、トランジスタ１１０は可能化と
なり、出力ノード１００を＋Ｖ電圧レベルまで充電す
る。プリチャージ制御クロックφ₁ が正に進む時、トラ
ンジスタ１１０が不可能化になり、そしてトランジスタ
１１６が同時に可能化になり、これによって接続点１０
０を＋Ｖ線路から分離する。この分離の時、トランジス
タ１１２から分離制御クロックφ_A によって可能化され
て入力トランジスタ１１４が入力Ｘによって可能化され
ると、接続点１００における出力は、入力Ｘに応じて、
トランジスタ１１６を通して−Ｖ電圧線路に放電するこ
とができる。第２インバータ回路段１０９の動作は第１
インバータ回路段１０８のところで記載した動作と同じ
であるが、異なる点は第２のプリチャージ制御クロック
φ₂ は、各クロックサイクルの間、第１インバータ回路
段１０８の第１のプリチャージ制御クロックφ₁ から分
離されており、そしてφ₂ はφ₁ の後であることであ
る。パワー・ダウンの際、両方の制御クロックφ₁ ，φ
₂ は共に負に進み、そして−Ｖレベルに留まり、トラン
ジスタ１１０および１２０を可能化し、そして次のＣＭ
ＯＳインバータ段への接続のため要求されるように接続
点１００および１０１を＋Ｖ電源電圧に接続する。

【００２２】第１及び第２のプリチャージ制御クロック
φ₁ およびφ₂ がトランジスタ１１０および１２０を不
可能化する時、そして分離トランジスタ１１２および１
２２または放電トランジスタ１１６および１２６のいず
れかが不可能にされる時、第１及び第２の回路段１０８
および１０９のそれぞれの接続点１００および１０１に
おける出力電圧は、容量性記憶装置により分離状態で保
持される。これらの電圧レベルは、蓄えられた電荷の漏
洩のため通常、時間と共に低下し、また出力接続点１０
１の電圧がＣＭＯＳインバータ段のトランジスタ１３０
および１３２の閾値の間の電圧レベルまで低下した場
合、この両トランジスタ１３０，１３２は共にオンにな
って直流電流路が生じるから、かなりの電流がそこを通
って流れることになる。けれども、（第１及び第２のプ
リチャージ制御クロックφ₁ およびφ₂ をそれぞれ負レ
ベルに駆動することにより）第１及び第２のプリチャー
ジトランジスタ１１０および１２０を可能化することに
より、出力ノード１００および１０１は＋Ｖ電源電圧に
直接に接続されるであろう。第１及び第２のプリチャー
ジ制御クロックφ₁ およびφ₂ における負電圧レベルは
それぞれトランジスタ１１６および１２６をそれぞれ不
可能化にするから、出力ノード１００および１０１にお
ける電圧出力は、その段への外部入力にかかわりなく、
かつ分離トランジスタに加えられる分離制御クロックの
レベルにかかわりなく、放電が阻止されるであろう。し
たがって、出力ノード１００および１０１における電圧
レベルは、パワー・ダウン・モードにおいて、＋Ｖ電圧
レベルで一定になるであろう。スタティックインバータ
のトランジスタ対１３０および１３２の入力に接続され
た出力ノード１０１は、パワー・ダウン・モードの間、
＋Ｖ電圧レベルに保持され、それによって、トランジス
タ対１３０および１３２を通しての直接の直流電流経路
の形成は阻止される。図５のシステムのすべてのクロッ
クが非活動で非サイクル動作にある（定常状態）時、シ
ステム内の状態変化はなく、そして電流は無視できる。
電力節約制御装置は選択的にクロックをオンおよびオフ
にして、選定された電力スイッチ装置と関連した回路段
を待機（オフ）状態または活動（オン）状態にし、一
方、待機状態時における上記直流電流経路の形成を阻止
する。

【００２３】図５のレシオレスＣＭＯＳ構成および図７
や図８のクロックされたＣＭＯＳ構成を含む設計におい
て、この中には隠れた多くの待機状態時に引き起こされ
得る直流電流経路がある。

【００２４】図７はクロックされたＣＭＯＳインバータ
回路のゲート構造を示している。このインバータ論理は
ＣＭＯＳスタティックインバータ回路のトランジスタ対
を構成するトランジスタ３１２および３１４によって実
行される。入力Ｘはトランジスタ３１２および３１４の
ゲートに接続され、出力は接続点３３０に現われる。接
続点３００に加えられたクロック信号が負レベルに進む
時、トランジスタ３１０および３１６は可能化になり、
スタティックインバータ回路のトランジスタ対３１２お
よび３１４、を電源電圧＋Ｖおよび−Ｖにそれぞれ接続
する。接続点３００に現われるクロックが正電圧レベル
＋Ｖに保れる時、トランジスタ３１０および３１６は不
可能化になり、それにより、スタティックインバータ回
路のトランジスタ対３１２および３１４を＋Ｖおよび−
Ｖ電源電圧から分離する。接続点３００に現われるクロ
ック信号はトランジスタ３１０のゲートに直接に接続さ
れる一方、インバータ３２０の入力に接続される。この
インバータ３２０は接続される入力クロック電圧の極性
を反転した信号をトランジスタ３１６のゲートに供給す
る。したがって、トランジスタ３１０および３１６は、
同時に、可能化になり、また不可能化になる。

【００２５】図８に示されているクロックされたＣＭＯ
Ｓ構成は図７のクロックされたＣＭＯＳインバータ回路
のゲート構成とほぼ同じであるが、異なる点は、図７の
インバータ３２０が接続点３００におけるクロック信号
とトランジスタ３１６のゲートとの間から取去られて、
接続点３００におけるクロックとトランジスタ３１０の
ゲートとの間に代って接続されていることである。イン
バータ３２０の位置が変ったので、図７に示されたシス
テムとは逆極性のクロックが供給される。したがって、
図８において、正クロック信号レベルがトランジスタ３
１０および３１６を可能化し、それによって、トランジ
スタ対３１２および３１４を可能化にして、正しく機能
させる。または、接続点３００に現われるクロック信号
が負信号レベルにある時、トランジスタ３１０および３
１６は不可能化になり、それによって、トランジスタ対
３１２および３１４は電源から分離される。

【００２６】別のクロックされたＣＭＯＳ構成は、図１
３に示されているように、直列構成の中央に接続された
クロックされたトランジスタと、電力線路およびクロッ
クされる中央のトランジスタとに接続されたインバータ
トランジスタとを有している。

【００２７】図３に示したごとく、有効に電力消費が行
なわれるために、電力節約制御装置５１により、第１回
路群５２および第２回路群５３をそれぞれ選択的に接続
および非接続にすることが達成される。この考えは、電
力節約制御装置５１が複数個の電力スイッチ装置を制御
することができ、したがって、複数個の回路群へのクロ
ック信号の接続をなしうるように、拡張することができ
る。

【００２８】図９は、図３ａ乃至図３ｄの実施例をさら
に改良した実施例を示している。電力節約制御装置４０
０により、以下の図１０乃至図１３および下記の第１表
および第２表に基づいて説明されるように、４つの異っ
た動作モードがえられる。

【表１】第１表 好適実施例では、電力節約制御装置４００内に２つのラ
ッチ４０１、４０２が設けられ、これらはソフトウェア
およびハードウェア制御入力に応じて、４つの可能な動
作モードの１つを決定する。独立にセットおよびリセッ
トすることができる２つのラッチは主発振器ラッチ４０
１と表示モードラッチ４０２で構成される。第１表中の
ＭＯは主発振器ラッチ４０１の値を、ＤＭは表示モード
ラッチ４０２の値を表す。電力節約制御装置４００は主
発振器４０６に接続される。この主発振器４０６は、処
理装置およびＩ／Ｏ回路を作動するために、電力節約制
御装置４００からの可能化出力を受取るとそれに応じ
て、主発振器クロック出力を供給する。主クロック発生
器４０８は主発振器４０６と電力節約制御装置４００と
に接続されており、主発振器４０６からの主発振器クロ
ック出力と電力節約制御装置４００からの可能化出力と
を受取るそれに応じて、多相クロック出力を供給する。
処理装置４１０は、主クロック発生器４０８および電力
節約制御装置４００に接続されていて、主クロック発生
器４０８からの多相主クロック出力を受取るとそれに応
じて、電力節約制御装置４００から受取ったデータを処
理する。キーボード装置４１２は電力節約制御装置４０
０に接続されている。キーボード装置はオンキー、オフ
キーおよび複数個の演算キーで構成され、これらの各キ
ーは個々に動作可能であり、そして外部から与えられる
力でキーを押す動作を通じて、それぞれのキー演算信号
を与える。表示発振器４０４は電力節約制御４００に接
続され、表示インターフェイス回路を作動せしめるため
に、電力制御節約装置４００からの可能化出力を受取る
とそれに応じて、表示発振器クロック出力を発生しクロ
ック発生器４１４に供給する。表示クロック発生器４１
４は表示発振器４０４と電力節約制御装置４００とに接
続されており、表示発振器４０４からの表示発振器クロ
ック出力と電力節約制御装置４００からの可能化出力と
を受取るとそれに応じて、多相表示クロック出力を選択
的に供給する。表示インターフェイス回路４１６は表示
クロック発生器４１４と電力節約制御装置４００とに接
続され、表示クロック発生器４１４からの多相表示クロ
ック出力を受取るとそれに応じて、処理装置４１０から
受取られたデータに対応する表示されるべき情報を表わ
す出力を選択的に供給する。電力節約制御装置４００は
表示発振器４０４、表示クロック発生器４１４、主発振
器４０６および主クロック発生器４０８に可能化出力を
選択的に供給し、それにより選定された発振器およびク
ロック発生器を可能化してそれぞれ多相表示クロック出
力及び多相主クロック出力を供給せしめる。前記可能化
出力は、電力節約制御装置４００がキーボード装置４１
２からの予め定められたキー動作コードの組合わせを受
取ることに応じて、及び、処理装置４１０からの予め定
められた命令コードを受取ることに応じて選択的に供給
される。別の実施例では、電力節約制御装置４００は主
発振器ラッチ４０１を有している。この主発振器ラッチ
は、命令コードとキー演算コードの予め定められたある
組合わせに応答してセットされ、それで主発振器４０６
および主クロック発生器４０８を可能化にする。前記電
力節約制御装置４００はさらに表示モードラッチ４０２
を有する。この表示モードの発振器ラッチはキーボード
装置４１２からのキー演算コードと処理装置４１０から
の命令コードとの予め定められた組合わせを受取るとそ
れに応じて選択的に可能化され、それで表示発振器４０
４および表示クロック発生器４１４を可能化する。提案
された実施例において、表示発振器４０４は、表示モー
ドラッチ４０２（ＤＭ）からの出力を受取るとそれに応
じて、および主発振器ラッチ４０１（ＭＯ）からの出力
を受取るとそれに応じて、可能化される。設計の単純さ
の利点は、このようにして、計算器システムに対し活動
状態の電力がわずかに増加することの代償でえられる。
さらに、提案された実施例において、表示クロック発生
器４１４は、表示モードラッチ４０２からのＤＭ出力ま
たは主発振器ラッチ４０１からのＭＯ出力のいずれかを
受取るとそれに応じて、可能化される。さらに、提案さ
れた実施例において、表示インターフェイス回路４１６
は表示モードラッチ４０２からのＤＭ出力により直接に
制御されることができる。最後に、提案された実施例に
より、計算器システムが処理装置のみのモード（図１０
を参照して記載されるように、ＭＯ＝１、ＤＭ＝０）に
ある時、オフキー検知を許容するために、キーボード装
置４１２を走査してキーボード割込みを提供するために
表示発振器４０４を用いることができる、という機能上
の設計利益がえられる。

【００２９】図１０および第１表を参照すれば、図９の
システムは４状態（モード）制御システムであることが
わかる。提案された実施例において、モードラッチは主
発振器ラッチ４０１および表示モードラッチ４０２に対
する独立な直接制御信号に応答する。さらに、表示速度
制御のための制御信号が存在する。この制御信号が主発
振器４０６（主発振器ラッチ４０１がセットされそして
表示モードラッチ４０２がリセットされる時）と表示発
振器４０４（主発振器ラッチがリセットされそして表示
モードラッチがセットされる時）との間の表示インター
フェイスを選択的に多重化する。別の実施例において、
表示発振器はオフモード状態にあるときを除いて常にオ
ンであり、そして表示モードラッチは表示速度制御とし
てのみ働く。

【００３０】オフモード、すなわち、状態００におい
て、計算器システムは使用されない。すべてのクロック
はサイクル動作を停止した非活動レベル即ち、定常状態
にあり、そして表示は空白である。ＫＡ（オンキー演算
キーコード）だけが機械の状態をオフ状態から変えるこ
とができる。オンキー演算キーコードは主発振器（Ｍ
Ｏ）ラッチ４０１をセットすることによりパワーアップ
クリアシーケンスを実行させ、このシステムを第１０図
および第１表の処理専用モード状態１０にする。それか
ら、図９の処理装置４１０は必要なパワーアップ表示に
対し表示インターフェイス回路４１６をロードすること
ができ、そして表示専用モード、すなわち、図１０およ
び第１表の状態０１に進み、キーストローク演算キーコ
ードを待つ。

【００３１】表示専用モード、すなわち、図１０および
第１表の状態０１において、計算器は待機状態にある。
処理装置４１０がオフであり、そして表示装置はこの状
態に入る前に表示インターフェイス回路４１６にロード
されたものは何でも表示する。

【００３２】図１０および第１表の状態１０である処理
専用モードは提案された実施例のシステムの通常の処理
モードである。この状態は常にパワー・アップ・クリア
シーケンスの後になる。表示情報は一般にこのモードで
更新される。表示インターフェイス部は処理専用モード
において処理装置速度で実行される場合には、表示はこ
のモードの間は空白であるであろう。オフキー（ＫＤ）
を可能化にして主発振器ラッチをリセットし、それによ
って、計算器を図１０および第１表の状態００であるオ
フモードにすることができる。

【００３３】図１０および第１表の状態１１である処理
および表示モードにおいて、表示発振器４０４および主
発振器４０６を同時に可能化にすることができ、あるい
は主発振器４０６だけを可能化することができる。表示
インターフェイス回路４１６は処理専用モードにおいて
更新することができ、そしてそれから処理および表示モ
ードに進むことができる。

【００３４】図１１はタイムキーピングを有する計算器
システムのための多モード電力節約制御装置に対する状
態遷移図を示している。タイムキーピング応用における
状態遷移は、図１０に示されたように、タイムキーピン
グのない応用におけるのと同じ４つのモードを含み、各
モードは同じ機能を果す。図１０のところで記載された
ように、オンキー演算キーコード（ＫＡ）はパワー・ア
ップ・クリアシーケンスを実行させ、それでこのシステ
ムを処理専用モードに置く。タイムキーピングシステム
において、図１１の状態００のオフモードから図１１の
状態１０の処理専用モードへ進むための付加装置は、提
案された実施例では１秒毎に、タイムキーピングラッチ
の周期的更新のために備えられたタイムキーピング回路
内のカウンタラッチからのリクエスト・タイムキープ出
力に応答することで達成される。図１０のところで記載
したように、図９の電力節約制御装置４００からのセッ
ト表示モード発振器ラッチ命令コードは図１１のシステ
ムを処理専用モードから処理および表示モードに進めさ
せ、そして図９の電力節約制御装置４００からのリセッ
ト表示モードラッチ命令コードはこのシステムを処理お
よび表示モードから処理専用モードに進める。さらに、
システムが処理および表示モード、すなわち、図１１の
状態１１にある時、図９の制御装置４００からのオフ命
令コードは、図１０のところで記載したように、システ
ムは図１１の状態０１である表示専用モードに状態を変
えさせる。任意の演算キーコード（任意のキー）は図１
０のところで記載したように、状態０１表示専用モード
から状態１０処理専用モードへ状態遷移させる。さら
に、タイムキーピングを備えたシステムにおいて、タイ
ムキープ・カウンタラッチからのリクエスト・タイムキ
ープ出力は表示専用モード０１から処理専用モード１０
状態遷移させる。

【００３５】図９乃至図１１の提案されたモードにおい
て、表示発振器４０４は可能化されると、５０ヘルツの
周波数で動作することができ、そして主処理装置発振器
４０６は可能化されると、望ましい処理装置の処理能力
により、１．６メガヘルツまたは５００キロヘルツの周
波数で動作することができる。

【００３６】図１０のシステムは処理制御機能と表示制
御機能の両方がえられるマスターシステム制御装置とし
て説明することができる。さらに、図９のシステムの集
積回路チップは、表示インターフェイスなしに、したが
って、表示発振器なしに具現することもできる。この場
合に、図１２の状態遷移図について説明されるように、
このシステムはスレーブ制御器システムということがで
きる。

【００３７】このスレーブ・システムがオフ状態、００
状態にある時、発振器入力が現出するとパワー・アップ
・クリアシーケンスが起こり、それでシステムを処理モ
ード、図１２の状態１０、にする。発振器入力が取去ら
れる（消失）時、このシステムはオフ状態、図１２の状
態００、にされる。

【００３８】図１３（１）、（２）は、図３ａの第１回
路群５２の別の実施例、もっと詳細にいえば、図７およ
び図８を参照して記述したクロックされるＣＭＯＳ回路
群のそれを示している。ここで図１３の下方部分（２）
には、その上方部分（１）に図示したクロックされるＣ
ＭＯＳ回路群中の個別の論理成分について各々の具体的
な回路配置を示す。かくして、信号インバータ成分５１
０は図１３の下方部分（２）の左側パネルの回路図とし
て詳細に示され、また、論理ゲート５０７と論理ゲート
５０３，５０６はそれぞれ、図１３下方部分（２）の中
央パネルと右側パネルに図示されている。さて、図３ａ
の電力節約制御装置５１が第１回路群５２を待機低電力
状態にする時、そして図１３（１）のクロックφ_A ，φ
_B およびφ_C が非サイクル状態にセットされる時、すべ
てのクロックされるゲートがスタティックゲートに転換
され、そしてすべての順次論理を組合わせ論理に転換
し、それによって、予め定められた出力レベルを課す
る。このことは、組合わせ論理に予め定められた電圧レ
ベルを出力させるように、論理装置内のいろいろな臨界
入力制御ノードを固定状態にしなければならないことを
要求する。例えば、もし待機状態のあいだ接続点５００
が論理高レベルにあることが要求されるならば、接続点
５０２は待機状態において論理低レベルにセットされな
ければならない。制御装置５１からのプリセット出力５
０４はＮＯＲゲート５０３の１つの入力に結合される。
ＮＯＲゲート５０３の出力は接続点５０２に結合され、
それによって、接続点５００における強制された状態出
力を実効的に制御する。プリセット出力５０４が待機状
態のあいだ高論理レベルにある出力の時、ＮＯＲゲート
５０３の出力は、ＮＯＲゲート５０３への入力５０５に
おける信号ｅ論理レベルの如何にかかわりなく、論理低
レベルになることを強いられるであろう。かくして、接
続点５０２は、制御装置５１からのプリセット出力５０
４に直接応答して、論理低レベルにされ、そしてそれに
より、他の入力信号レベルに関係なく、望むように、接
続点５００における出力を論理高レベルにする。このよ
うに、制御装置５１からのプリセット出力に応答して、
図１３（１）の論理回路への活動モード信号入力ｅ，ｄ
またはｃに無関係に、予め定められた出力レベルを得る
ことができる。図１３（１）、（２）に示されたよう
に、レシオレスでクロック動作する回路の出力論理状態
を制御することにより、図５に示されたレシオレス充放
電論理回路や図７及び図８に示されるクロックされるＣ
ＭＯＳ論理回路の待機電力消費モードよりも優れた効果
を有する。図５のシステムは、クロックが定常状態とな
ったときに、固定電圧レベル（プリチャージ電圧レベ
ル）を出力端子に供給し、図７及び図８のクロックされ
るＣＭＯＳは、ランダムでありうる印加電圧から分離さ
れた出力が供給するが、一方、図１３の制御可能な出力
レベルをもつクロックされるＣＭＯＳ論理回路の出力レ
ベルは、上記したプリチャージ・レベルとは異なり、予
め定められた望む出力レベルにすることができる。

【００３９】提案された実施例において、図１３
（１）、（２）に示されるように、クロックが（非サイ
クルモード内で）非活動である時、最小電力消費がえら
れる。クロックが非サイクルモードで活動レベルに保た
れ、そしてプリセット出力が順次論理に印加された時、
クロックされるＣＭＯＳ論理は真に組合わせ（スタティ
ック）論理になり、最小電力消費モード内の予め定めら
れた出力状態がえられる。

【００４０】クロックが活動モード内でサイクルを行な
う時、電力節約制御装置５１からのプリセット出力５０
４は非活動レベル（図１３（１）での低レベル）にあ
り、望む方法でその論理を順次クロック論理として動作
させることを許す。

【００４１】本発明は特定の実施例に基づいて記載され
たが、この記載は限定の意味で行なわれたのではない。
記載された実施例のいろいろな変更および本発明の他の
実施例は、本発明の記載に基づけば、当業者には明らか
になるであろう。したがって、特許請求の範囲はこのよ
うな変更例および実施例はすべて本発明の範囲内に含む
ものと考えるべきである。

【図面の簡単な説明】

【図１】本発明の電子データ処理装置を取入れている電
子計算器の図。

【図２】電子計算器の内部構造図。

【図３】ａは図２のチップ内のシステムのブロック線
図、ｂはａの電力節約装置の詳細な実施例の図、ｃはｂ
のシステムの詳細ブロック線図、ｄはｂのシステムの別
の実施例の図。

【図４】図３ａ乃至図３ｄのブロックの相互作用を示す
図表。

【図５】レシオレスＣＭＯＳ構造体を用いた図３ａ乃至
図３ｃのシステムの実施例の図。

【図６】パワー・ダウン制御システムの動作をよりよく
理解するための図。

【図７】クロックされるＣＭＯＳインバータゲート構造
体の図。

【図８】クロックされる別のＣＭＯＳインバータゲート
構造体の図。

【図９】図３ａ乃至図３ｄのさらに改良された実施例の
図。

【図１０】図９のシステムの４状態制御図。

【図１１】多モード電力節約制御装置のための状態遷移
図。

【図１２】状態遷移図。

【図１３】図３ａの回路群の別の実施例の図であって、
その上方部分（１）にはクロックされるＣＭＯＳ回路群
を示し、また下方部分（２）には上記ＣＭＯＳ回路群に
含まれる個別の論理成分の詳細を示す。

【符号の説明】

５１ 電力節約制御装置 ６０，６１，８０，８１ 電力スイッチ装置 ５５ クロック発生器

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−12247（ＪＰ，Ａ) 特開 昭52−179432（ＪＰ，Ａ) 特開 昭54−144152（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】電子データ処理装置であって、（ａ）オン
   信号、オフ信号、及び複数の演算信号を含む扱者入力手
   段と、（ｂ）上記扱者入力手段に接続され、処理専用モ
   ード、表示専用モード、処理及び表示モード、及びオフ
   モードを有する集積回路装置であって、 上記集積回路装置がオフモードの時に、非活動第１及び
   第２制御出力を発生し、上記集積回路装置が処理専用モ
   ードの時に、活動第１制御出力及び非活動第２制御出力
   を選択的に発生し、上記集積回路装置が表示専用モード
   の時に、非活動第１制御出力及び活動第２制御出力を選
   択的に発生し、上記集積回路装置が処理及び表示モード
   の時に、活動第１及び第２制御出力を発生する制御手段
   を含む、上記集積回路装置と、（ｃ）上記制御手段に接
   続されたクロック手段であって、上記活動第１制御出力
   に応答して活動サイクル状態の第１のクロック出力を選
   択的に発生し、上記非活動第１制御出力に応答して非活
   動の予め定められた定常状態の第１のクロック出力を選
   択的に発生する第１の手段と、 上記活動第２制御出力に応答して活動サイクル状態の第
   ２のクロック出力を選択的に発生し、上記非活動第２制
   御出力に応答して非活動の予め定められた定常状態の第
   ２のクロック出力を選択的に発生する第２の手段とを含
   む上記クロック発生手段と、（ｄ）上記第１の手段に接
   続された処理手段であって、サイクル状態の上記第１の
   クロック出力の入力に応答して、受取った演算信号に対
   応する命令シーケンスを選択的に実行する、上記処理手
   段と、（ｅ）上記第２の手段に接続された表示インター
   フェース手段であって、サイクル状態の上記第２のクロ
   ック出力の入力に応答して、ディスプレイへの接続のた
   めに、表示されるべき情報を表す出力を選択的に供給す
   る、上記表示インターフェース手段と、を有することを
   特徴とする電子データ処理装置。
2. 【請求項２】 電子データ処理装置であって、 （ａ）オン信号、オフ信号、及び複数の演算信号を含む
   扱者入力手段と、 （ｂ）上記扱者入力手段に接続され、表示モード、処理
   及び表示モード、及びオフモードを有する集積回路装置
   であって、オフモードの時に、非活動第１及び第２制御
   出力を発生し、表示モードの時に、非活動第１制御出力
   及び活動第２制御出力を発生し、処理及び表示モードの
   時に、活動第１及び第２制御出力を発生する制御手段を
   含む、上記集積回路装置と、 （ｃ）上記制御手段に接続されたクロック手段であっ
   て、上記活動第１制御出力に応答して活動サイクル状態
   の第１のクロック出力を選択的に発生し、上記非活動第
   １制御出力に応答して非活動の予め定められた定常状態
   の第１のクロック出力を選択的に発生する第１の手段
   と、上記活動第２制御出力に応答して活動サイクル状態
   の第２のクロック出力を選択的に発生し、上記非活動第
   ２制御出力に応答して非活動の予め定められた定常状態
   の第２のクロック出力を選択的に発生する第２の手段と
   を含む上記クロック発生手段と、 （ｄ）上記第１の手段に接続され、サイクル状態の上記
   第１のクロック出力に応答して上記電子データ処理装置
   におけるデータ処理を実行する処理手段と、 （ｅ）上記第２の手段に接続され、サイクル状態の上記
   第２のクロック出力に応答してディスプレイへの接続の
   ために、表示されるべき情報を表す出力を選択的に供給
   する表示インターフェース手段と、 を有することを特徴とする電子データ処理装置。