JPH0734184B2 - チップ選択端子対を備える半導体装置 - Google Patents
チップ選択端子対を備える半導体装置Info
- Publication number
- JPH0734184B2 JPH0734184B2 JP4238651A JP23865192A JPH0734184B2 JP H0734184 B2 JPH0734184 B2 JP H0734184B2 JP 4238651 A JP4238651 A JP 4238651A JP 23865192 A JP23865192 A JP 23865192A JP H0734184 B2 JPH0734184 B2 JP H0734184B2
- Authority
- JP
- Japan
- Prior art keywords
- logic
- chip
- terminal
- input terminal
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Memory System (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子チップにお
いてチップ選択端子に関するものである。
いてチップ選択端子に関するものである。
【０００２】
【従来の技術】一般に、半導体素子チップにおいて、チ
ップ選択端子は、そのチップ一つに対するチップ選択可
否の機能だけを有する。
ップ選択端子は、そのチップ一つに対するチップ選択可
否の機能だけを有する。
【０００３】特殊な場合、二つのチップ選択端子を用い
るのに２倍の容量拡張を図ることもあるが、用いる方法
が難しいだけでなく、システム設計者が正確に配線をし
なければならない。
るのに２倍の容量拡張を図ることもあるが、用いる方法
が難しいだけでなく、システム設計者が正確に配線をし
なければならない。
【０００４】一般的な半導体記憶装置において、容量を
拡張する必要がある場合に、（１）入出力されるデータ
の量（一つの単語のビット数）を平行に増加させるか、
（２）入出力されるデータの量は一定にされて、データ
が貯蔵される場所のアドレス数を増やす方法がある。
拡張する必要がある場合に、（１）入出力されるデータ
の量（一つの単語のビット数）を平行に増加させるか、
（２）入出力されるデータの量は一定にされて、データ
が貯蔵される場所のアドレス数を増やす方法がある。
【０００５】前者の場合には、各半導体素子チップ選択
端子等を一つのチップ選択端子に括るようにするし、後
者の場合には、各半導体素子チップの選択端子等のデー
タ線が共有されるのでデコーダ等と同じ複雑な外部のチ
ップ選択制御回路が必要である。
端子等を一つのチップ選択端子に括るようにするし、後
者の場合には、各半導体素子チップの選択端子等のデー
タ線が共有されるのでデコーダ等と同じ複雑な外部のチ
ップ選択制御回路が必要である。
【０００６】本発明は後者の場合に適用される。後者の
場合に用いられるデコーダは、選択される半導体素子チ
ップ等の個数がＮとした時、ｌｏｇ 2 Ｎ×Ｎデコーダを
必要とされる。
場合に用いられるデコーダは、選択される半導体素子チ
ップ等の個数がＮとした時、ｌｏｇ 2 Ｎ×Ｎデコーダを
必要とされる。
【０００７】例えば、４つの半導体素子チップ等を制御
しなければならない場合、使用されるデコーダは、２×
４デコーダとなる。
しなければならない場合、使用されるデコーダは、２×
４デコーダとなる。
【０００８】
【発明が解決しようとする課題】上記のように、半導体
素子チップ外部に附加的にチップ選択制御用外部回路が
用いられることは、パッケージング（ｐａｃｋａｇｉｎ
ｇ）の集積度を失うだけでなく、製品の信頼性の側面で
も問題を有することになる。
素子チップ外部に附加的にチップ選択制御用外部回路が
用いられることは、パッケージング（ｐａｃｋａｇｉｎ
ｇ）の集積度を失うだけでなく、製品の信頼性の側面で
も問題を有することになる。
【０００９】又、工程の効率の低下と回路の機能に対す
る処理時間の遅延等の問題点がある。
る処理時間の遅延等の問題点がある。
【００１０】本発明の目的は、チップ選択端子を改良し
て半導体装置の内部に簡単なデコーディング回路を構成
するのに附加的外部チップ選択制御用回路が必要ない半
導体装置を提供するものである。
て半導体装置の内部に簡単なデコーディング回路を構成
するのに附加的外部チップ選択制御用回路が必要ない半
導体装置を提供するものである。
【００１１】上記した目的を達成するために、本発明
は、チップ選択回路を備える、それぞれに所定の拡張ア
ドレスが割り付けされた複数の半導体素子チップ等を含
む多重チップモジュール半導体装置において、上記半導
体素子チップ等の外部に別の附加的なチップ選択制御手
段を構成されずに上記拡張アドレスの論理組合に対応す
る単一半導体素子チップが選択されるようにするため
の、外部入力端と選択的に接続される複数のチップ選択
端子対等を、上記半導体素子チップ等の内部に備えた簡
単なデコーディング手段を含む。
は、チップ選択回路を備える、それぞれに所定の拡張ア
ドレスが割り付けされた複数の半導体素子チップ等を含
む多重チップモジュール半導体装置において、上記半導
体素子チップ等の外部に別の附加的なチップ選択制御手
段を構成されずに上記拡張アドレスの論理組合に対応す
る単一半導体素子チップが選択されるようにするため
の、外部入力端と選択的に接続される複数のチップ選択
端子対等を、上記半導体素子チップ等の内部に備えた簡
単なデコーディング手段を含む。
【００１２】上記デコーディング手段は、選択される半
導体素子チップ等の数（２×Ｎ）の半分に相当する数
（Ｎ）の基本内部論理回路が用いられる。且つ、上記基
本内部論理回路は、チップ選択端子対中一つのチップ選
択端子と、所定の論理状態を維持する第１論理指定回路
が連結構成される第１準三相入力端と、上記チップ選択
端子対中他の一つのチップ選択端子と上記第１論理指定
回路の論理状態に反対の論理状態を維持する第２論理指
定回路が連結構成される第２準三相入力端と上記第２準
三相入力端の出力を反転させる反転手段及び上記第１準
三相入力端と上記反転手段の出力を論理積して、出力す
るＡＮＤ回路手段に構成されることができる。
導体素子チップ等の数（２×Ｎ）の半分に相当する数
（Ｎ）の基本内部論理回路が用いられる。且つ、上記基
本内部論理回路は、チップ選択端子対中一つのチップ選
択端子と、所定の論理状態を維持する第１論理指定回路
が連結構成される第１準三相入力端と、上記チップ選択
端子対中他の一つのチップ選択端子と上記第１論理指定
回路の論理状態に反対の論理状態を維持する第２論理指
定回路が連結構成される第２準三相入力端と上記第２準
三相入力端の出力を反転させる反転手段及び上記第１準
三相入力端と上記反転手段の出力を論理積して、出力す
るＡＮＤ回路手段に構成されることができる。
【００１３】
【実施例】以下添付された図面によって本発明を詳細に
説明する。
説明する。
【００１４】図１は、チップ選択端子対に用いられる基
本的入力端の構造図及び論理表を示す。
本的入力端の構造図及び論理表を示す。
【００１５】図面で、１０は内部論理指定（Ｐｒｅｄｅ
ｆｉｎｅｄ ｌｏｇｉｃ）回路で、２０は準三相入力端
（ｑｕａｓｉ−ｔｒｉｓｔａｔｅ ｉｎｐｕｔ）であ
る。
ｆｉｎｅｄ ｌｏｇｉｃ）回路で、２０は準三相入力端
（ｑｕａｓｉ−ｔｒｉｓｔａｔｅ ｉｎｐｕｔ）であ
る。
【００１６】図１に示されたように、上記準三相入力端
２０では、“Ｈ（ｈｉｇｈ）”又は“Ｌ（ｌｏｗ）”状
態の論理を維持する内部論理指定回路１０が、半導体素
子チップ外部の配線がワイヤボンディング（或いはＰＣ
Ｂ基板とパッケージピン間のソルダリング）によって形
成されて、外部入力端子（Ｔ）と連結されるボンディン
グワイヤを備える。準三相入力端２０の入力端子Ａと外
部入力端子Ｔが接続される場合、内部論理指定回路１０
の論理値は無視され、上記準三相入力端２０の出力の論
理値は、上記外部入力端子Ｔを介して入力されるデータ
の論理値に沿って依存する。
２０では、“Ｈ（ｈｉｇｈ）”又は“Ｌ（ｌｏｗ）”状
態の論理を維持する内部論理指定回路１０が、半導体素
子チップ外部の配線がワイヤボンディング（或いはＰＣ
Ｂ基板とパッケージピン間のソルダリング）によって形
成されて、外部入力端子（Ｔ）と連結されるボンディン
グワイヤを備える。準三相入力端２０の入力端子Ａと外
部入力端子Ｔが接続される場合、内部論理指定回路１０
の論理値は無視され、上記準三相入力端２０の出力の論
理値は、上記外部入力端子Ｔを介して入力されるデータ
の論理値に沿って依存する。
【００１７】反対に、準三相入力端２０の入力端子Ａと
外部入力端子Ｔが接続されない場合、上記準三相入力端
２０の出力の論理値は、上記論理指定回路１０の論理値
に従う。
外部入力端子Ｔが接続されない場合、上記準三相入力端
２０の出力の論理値は、上記論理指定回路１０の論理値
に従う。
【００１８】論理表を参照して具体的に説明すれば次の
通りである。
通りである。
【００１９】端子Ｔは、端子Ａが接続される場合におい
て、端子Ｔの論理レベルが“Ｈ”の時、端子Ａの論理レ
ベルは“Ｈ”であり端子Ｔの論理レベルが“Ｌ”の時端
子Ａの論理レベルは“Ｌ”である。反対に、端子Ｔと端
子Ａが接続されない場合、端子Ｔの論理レベルが“Ｈ”
であるか“Ｌ”に関係なく、端子Ａの論理レベルは論理
指定回路１０の論理値である“Ｐ”になる。上記論理指
定回路１０は、高抵抗に簡単に構成されることになる。
て、端子Ｔの論理レベルが“Ｈ”の時、端子Ａの論理レ
ベルは“Ｈ”であり端子Ｔの論理レベルが“Ｌ”の時端
子Ａの論理レベルは“Ｌ”である。反対に、端子Ｔと端
子Ａが接続されない場合、端子Ｔの論理レベルが“Ｈ”
であるか“Ｌ”に関係なく、端子Ａの論理レベルは論理
指定回路１０の論理値である“Ｐ”になる。上記論理指
定回路１０は、高抵抗に簡単に構成されることになる。
【００２０】図２は、準三相入力端と、簡単な論理手段
を利用して半導体素子チップの内部に構成されるチップ
選択端子対の論理回路の基本構造を示すと共に、それに
対応して、外部入力端子との接続／非接続と入力信号の
論理値に沿って内部端子（Ｉｎｔ−ｃｓ）の論理値を表
に示す。
を利用して半導体素子チップの内部に構成されるチップ
選択端子対の論理回路の基本構造を示すと共に、それに
対応して、外部入力端子との接続／非接続と入力信号の
論理値に沿って内部端子（Ｉｎｔ−ｃｓ）の論理値を表
に示す。
【００２１】図２の論理表に表われるように、端子ｃｓ
と端子Ｔが接続される場合（図２の（ａ））、端子Ｔが
“Ｈ”であれば、端子Ｉｎｔ−ｃｓは“Ｈ”になって、
半導体素子チップが選択される。
と端子Ｔが接続される場合（図２の（ａ））、端子Ｔが
“Ｈ”であれば、端子Ｉｎｔ−ｃｓは“Ｈ”になって、
半導体素子チップが選択される。
【００２２】端子＊ｃｓと端子Ｔが接続される場合（図
２の（ｂ））、端子Ｔが“Ｌ”ならば端子Ｉｎｔ−ｃｓ
が“Ｈ”になって、半導体素子チップが選択される。
２の（ｂ））、端子Ｔが“Ｌ”ならば端子Ｉｎｔ−ｃｓ
が“Ｈ”になって、半導体素子チップが選択される。
【００２３】図３は、複数の半導体素子チップ等が構成
される多重チップモジュールで単一半導体チップを選択
することのできるデコーディング回路と、そのモジュー
ル全体を選択するモジュール選択端子を表す。
される多重チップモジュールで単一半導体チップを選択
することのできるデコーディング回路と、そのモジュー
ル全体を選択するモジュール選択端子を表す。
【００２４】図３で、４０は、デコーディングロジック
回路であり、端子ｃｓはモジュール選択のためにモジュ
ール選択端子に用いられる。多重チップモジュールを構
成する半導体素子チップの数によってデコーディングロ
ジック回路４０を構成する内部論理回路３０−１，３０
−２，…３０−Ｎの最小数が決定される。
回路であり、端子ｃｓはモジュール選択のためにモジュ
ール選択端子に用いられる。多重チップモジュールを構
成する半導体素子チップの数によってデコーディングロ
ジック回路４０を構成する内部論理回路３０−１，３０
−２，…３０−Ｎの最小数が決定される。
【００２５】上記のように構成されたデコーディングロ
ジック回路を４つの半導体素子チップで構成される多重
チップモジュールでパッケージングする場合の実施例
を、図４を参照して説明する。
ジック回路を４つの半導体素子チップで構成される多重
チップモジュールでパッケージングする場合の実施例
を、図４を参照して説明する。
【００２６】多重チップモジュール（５０）を構成する
４つの半導体素子チップ等（ｃｈｉｐ１〜ｃｈｉｐ４）
には、それぞれ拡張アドレスが割り付けられる。第１半
導体素子チップ（ｃｈｉｐ１）にはアドレス（０，
０）、第２半導体素子チップ（ｃｈｉｐ２）にはアドレ
ス（１，０）、第３半導体素子チップ（ｃｈｉｐ３）に
はアドレス（０，１）、第４半導体チップ（ｃｈｉｐ
４）にはアドレス（１，１）がそれぞれ割り付けされた
ならば図５の論理表によって第１半導体素子チップ（ｃ
ｈｉｐ１）では端子＊ｃｓ1 と＊ｃｓ2 を外部入力端子
と接続し、第２半導体素子チップ（ｃｈｉｐ２）では端
子ｃｓ1 と＊ｃｓ2 を、第３半導体素子チップ（ｃｈｉ
ｐ３）では端子＊ｃｓ1 とｃｓ2 を、第４半導体素子チ
ップ（ｃｈｉｐ４）では端子ｃｓ1 と端子ｃｓ2 をそれ
ぞれ外部入力端子と接続する。各チップの残ったチップ
選択端子等は開放（ｏｐｅｎ）状態にする。
４つの半導体素子チップ等（ｃｈｉｐ１〜ｃｈｉｐ４）
には、それぞれ拡張アドレスが割り付けられる。第１半
導体素子チップ（ｃｈｉｐ１）にはアドレス（０，
０）、第２半導体素子チップ（ｃｈｉｐ２）にはアドレ
ス（１，０）、第３半導体素子チップ（ｃｈｉｐ３）に
はアドレス（０，１）、第４半導体チップ（ｃｈｉｐ
４）にはアドレス（１，１）がそれぞれ割り付けされた
ならば図５の論理表によって第１半導体素子チップ（ｃ
ｈｉｐ１）では端子＊ｃｓ1 と＊ｃｓ2 を外部入力端子
と接続し、第２半導体素子チップ（ｃｈｉｐ２）では端
子ｃｓ1 と＊ｃｓ2 を、第３半導体素子チップ（ｃｈｉ
ｐ３）では端子＊ｃｓ1 とｃｓ2 を、第４半導体素子チ
ップ（ｃｈｉｐ４）では端子ｃｓ1 と端子ｃｓ2 をそれ
ぞれ外部入力端子と接続する。各チップの残ったチップ
選択端子等は開放（ｏｐｅｎ）状態にする。
【００２７】端子ｍｓは、モジュール選択端子で、各半
導体素子チップにあるｃｓ端子に接続される。
導体素子チップにあるｃｓ端子に接続される。
【００２８】端子ａｘ１とａｘ２は拡張アドレスのため
の端子で、選択されるチップの数をＭとした時、ｌｏｇ
2 Ｍ個の端子が必要である。言いかえるとＭ個の拡張ア
ドレス端子は２ M 個の半導体素子チップ等を選別して、
選択することができる。
の端子で、選択されるチップの数をＭとした時、ｌｏｇ
2 Ｍ個の端子が必要である。言いかえるとＭ個の拡張ア
ドレス端子は２ M 個の半導体素子チップ等を選別して、
選択することができる。
【００２９】
【発明の効果】以上で説明した通り、本発明は、半導体
素子チップの設計時に、チップ選択端子対（ｃｓ，ｃ
ｓ）にそれぞれ相補的な論理値を有する内部論理指定回
路を構成して、そのチップ選択端子対中一つだけを外部
入力端と連結するのに半導体素子チップの選択を容易に
する。
素子チップの設計時に、チップ選択端子対（ｃｓ，ｃ
ｓ）にそれぞれ相補的な論理値を有する内部論理指定回
路を構成して、そのチップ選択端子対中一つだけを外部
入力端と連結するのに半導体素子チップの選択を容易に
する。
【００３０】本発明は、同型反復的な半導体記憶装置と
任意のチップ選択機能を要求するシステム設計時に適合
する簡単な内部論理回路を半導体素子チップ内部に構成
するので、外部の複雑なチップ選択制御用回路が必要な
い。
任意のチップ選択機能を要求するシステム設計時に適合
する簡単な内部論理回路を半導体素子チップ内部に構成
するので、外部の複雑なチップ選択制御用回路が必要な
い。
【００３１】従って、本発明は、パッケージ設計時の大
きさ縮少及び工程の単純化と総入出力端子数の減少化に
よる信頼性を向上させることができる附加的な処理速度
（ａｃｃｅｓｓ ｔｉｍｅ又はｄｅｌａｙ ｔｉｍｅ）
の向上を図ることができる。
きさ縮少及び工程の単純化と総入出力端子数の減少化に
よる信頼性を向上させることができる附加的な処理速度
（ａｃｃｅｓｓ ｔｉｍｅ又はｄｅｌａｙ ｔｉｍｅ）
の向上を図ることができる。
【００３２】且つ用いられるチップの数が減るために経
済的である。
済的である。
【図１】チップ選択端子対を構成する準三相入力端の構
造図及び外部入力端（Ｔ）との接続／非接続に沿って論
理指定回路端Ａの論理表。
造図及び外部入力端（Ｔ）との接続／非接続に沿って論
理指定回路端Ａの論理表。
【図２】（ａ）と（ｂ）は本発明に従う半導体素子チッ
プ内部に構成されるチップ選択端子対の内部論理回路の
基本構造図と外部入力端（Ｔ）との接続／非接続に沿っ
てチップ選択端子対（ｃｓ，ｃｓ）及び内部チップ選択
端子（Ｉｎｔ−ｃｓ）の論理表。
プ内部に構成されるチップ選択端子対の内部論理回路の
基本構造図と外部入力端（Ｔ）との接続／非接続に沿っ
てチップ選択端子対（ｃｓ，ｃｓ）及び内部チップ選択
端子（Ｉｎｔ−ｃｓ）の論理表。
【図３】複数の半導体素子チップで構成された多重チッ
プモジュールで単一半導体素子チップを選択することの
できるデコーディング回路とそのモジュール全体を選択
するモジュール選択端子（ｃｓ）の例示図。
プモジュールで単一半導体素子チップを選択することの
できるデコーディング回路とそのモジュール全体を選択
するモジュール選択端子（ｃｓ）の例示図。
【図４】４つの半導体素子チップで構成される一つの多
重チップモジュールにおいてチップ選択端子対の接続例
示図。
重チップモジュールにおいてチップ選択端子対の接続例
示図。
【図５】拡張アドレスに沿ってチップ選択端子対の接続
状態を示す真理値表。
状態を示す真理値表。
１０ 内部論理指定回路 ２０ 準三相（ｑｕａｓｉ−ｔｒｉｓｔａｔｅ）入力
端 ３０ 内部論理回路 ４０ デコーディングロジック回路 ５０ 多重チップモジュール
端 ３０ 内部論理回路 ４０ デコーディングロジック回路 ５０ 多重チップモジュール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 朴 晨種 大韓民国大田直轄市中区五柳洞175−１三 星アパート11−1205 (56)参考文献 特開 昭54−127632（ＪＰ，Ａ) 特開 昭61−296592（ＪＰ，Ａ)
Claims (5)
- 【請求項１】 チップ選択回路を備えたそれぞれの所定
の拡張アドレスが割り付けされた複数の半導体素子チッ
プを含む多重チップモジュール半導体装置において、上
記拡張アドレスの論理組合せに対応する単一半導体素子
チップが選択されるようにするための、上記半導体素子
チップ等の内部に、外部入力端と選択的に連結される複
数のチップ選択端子対（ｃｓ1，＊ｃｓ1（＊は反転を示
す符号、以下同じ）：ｃｓ2，＊ｃｓ2：…ｃｓn，＊ｃ
ｓn）等を備えるデコーディングロジック（ｄｅｃｏｄ
ｉｎｇ ｌｏｇｉｃ）手段（４０）を含み、 上記デコー
ディングロジック手段（４０）は、選択される上記半導
体素子チップ等の数（２×Ｎ）の半分に相当する数
（Ｎ）の内部論理手段等（３０−１，３０−２，…３０
−Ｎ）と、上記内部論理手段等の出力を論理積するＡＮ
Ｄ回路手段とで構成され、 上記内部論理手段（３０）
は、チップ選択端子対（ｃｓ，＊ｃｓ）中、一つのチッ
プ選択端子（ｃｓ）と、所定の論理状態を維持する第１
論理指定手段（１０ａ）が接続されて構成される第１準
三相入力端（２０ａ）と、上記チップ選択端子対（ｃ
ｓ，＊ｃｓ）中、他の一つのチップ選択端子（＊ｃｓ）
と上記第１論理指定手段（１０ａ）の論理状態とは反対
の論理状態を維持する第２論理指定手段（１０ｂ）が接
続構成される第２準三相入力端（２０ｂ）と、上記第２
準三相入力端（２０ｂ）の出力を反転させる反転手段
（１ＮＶ）と、上記第１準三相入力端（２０ａ）と上記
反転手段（１ＮＶ）の出力を論理積して出力するＡＮＤ
回路手段とで構成されることを特徴とする半導体装置。 - 【請求項２】 請求項１において、上記デコーディング
ロジック手段（４０）は、モジュール選択端子（ｍｓ）
を附加的に含むことを特徴とする半導体装置。 - 【請求項３】 請求項１において、第１及び第２論理指
定手段（１０ａ，１０ｂ）を高抵抗或いは任意の論理維
持手段に構成されることを特徴とする半導体装置。 - 【請求項４】 請求項１において、第１及び第２準三相
入力端（２０ａ，２０ｂ）は、外部入力端と接続される
時、上記外部入力端の入力信号によって論理状態が決定
され、上記外部入力端と接続されない時、上記第１及び
第２論理指定手段（１０ａ，１０ｂ）により論理状態が
決定されることを特徴とする半導体装置。 - 【請求項５】 請求項１又は請求項２において、上記デ
コーディングロジック手段（４０）の出力端を上記チッ
プ選択回路の入力端に連結することを特徴とする半導体
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910015639A KR930009704B1 (ko) | 1991-09-07 | 1991-09-07 | 칩선택 단자쌍(chip select pair)을 구비한 반도체장치 |
| KR91-15639 | 1991-09-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05210577A JPH05210577A (ja) | 1993-08-20 |
| JPH0734184B2 true JPH0734184B2 (ja) | 1995-04-12 |
Family
ID=19319698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4238651A Expired - Lifetime JPH0734184B2 (ja) | 1991-09-07 | 1992-09-07 | チップ選択端子対を備える半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5338981A (ja) |
| JP (1) | JPH0734184B2 (ja) |
| KR (1) | KR930009704B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343406A (en) * | 1989-07-28 | 1994-08-30 | Xilinx, Inc. | Distributed memory architecture for a configurable logic array and method for using distributed memory |
| FR2733079B1 (fr) * | 1995-04-12 | 1997-05-16 | Sgs Thomson Microelectronics | Procede d'extension d'une carte a memoire et dispositif associe |
| US5625631A (en) * | 1996-04-26 | 1997-04-29 | International Business Machines Corporation | Pass through mode for multi-chip-module die |
| JP4175694B2 (ja) * | 1998-06-16 | 2008-11-05 | 株式会社ルネサステクノロジ | フラッシュメモリ及びフラッシュメモリを搭載するシステム |
| JP3963744B2 (ja) | 2002-03-15 | 2007-08-22 | 富士通株式会社 | チップセレクト信号による制御を変更可能なメモリ装置 |
| US7126873B2 (en) * | 2004-06-29 | 2006-10-24 | Super Talent Electronics, Inc. | Method and system for expanding flash storage device capacity |
| JP4999569B2 (ja) | 2007-06-18 | 2012-08-15 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| JP5832901B2 (ja) * | 2008-12-30 | 2015-12-16 | マイクロン テクノロジー， インク． | シリアル不揮発性メモリに対する向上されたアドレス能力 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2729361A1 (de) * | 1976-07-29 | 1978-02-09 | Motorola Inc | Speicherschaltung |
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