JPH0734228B2

JPH0734228B2 - 複合類似度法によるパタ−ン認識装置

Info

Publication number: JPH0734228B2
Application number: JP62039587A
Authority: JP
Inventors: 宏茂原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-02-23
Filing date: 1987-02-23
Publication date: 1995-04-12
Anticipated expiration: 2010-04-12
Also published as: JPS63205786A; EP0280216B1; EP0280216A3; KR880010371A; DE3889356D1; KR910007728B1; DE3889356T2; US4942608A; EP0280216A2

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はディジタル信号処理によるパターン認識装置
に係り、特に複合類似度法を用いたパターン認識装置に
関する。

（従来の技術）複合類似度法を用いたパターン認識装置については、従
来、例えば特公昭49−12778号公報に記載されたものが
知られている。

以下にこのパターン認識装置について説明する。まず、
パターンが領域Ｒの上で定義されるｘの関係とし、入力
パターンをｆ（ｘ）とする。実際上の問題では、例えば
図形パターンに対しては、ｘの領域Ｒは２次元平面とな
るからｘは２次元の位置ベクトルを表わし、ｆ（ｘ）は
位置ｘにおける図形パターンの強度、例えば濃度を表わ
す関数になる。また、音声パターンに対しては、ｘは時
間軸と周波数軸の直交２次元平面上でのベクトルを表わ
し、ｆ（ｘ）は特定の時刻及び周波数帯域におけるラウ
ドネスを表わす関数となる。

ｆ（ｘ）は有限個（例えばＭ個）の標本点▲｛xr｝^M _r=1
▼におけるｆ（ｘ）の値の組▲｛ｆ（xr）｝^M _r=1▼で代
表させることができる。複合類似度S⁽k⁾（ｆ）は、▲
｛ｆ（xr）｝^M _r=1▼からなるベクトルｆ＝［ｆ（x1），
…ｆ（xr），…ｆ（xM）］^Ｔと、標準パターンベクトル
▲φ^(k) _n▼＝［φn1⁽k⁾,…φnr⁽k⁾,…φnM⁽k⁾］^Ｔ（ｎ
＝1,2,3,…Ｎ）｛ただし、ｋはカテゴリー数（ｋ＝1,2,
3,…Ｋ）であり、単語音声認識でいえば語い数に相当す
る｝とにより、で定義される。このとき、０≦S⁽k⁾（ｆ）≦１ …２であり、S⁽k⁾（ｆ）の値が１に近いほど、入力パターン
ｆは標準パターンに近いパターンと考えることができる。そして、εがあ
る小さな正の数であるときに、 S⁽k⁾（ｆ）＞１−ε …３の関係を満足するならば、同一カテゴリーに属すると考
えることができる。前記公報の発明では、S⁽k⁾（ｆ）に
おいて、‖ｆ‖は各ｋで、すなわち各カテゴリーで一定
であるから、の値が最大になるｋを検出すれば、入力パターンはｋ番
目のカテゴリーに属していると判定することができる。

第14図は前記公報の発明において、上記の値を計算し、最大値を検出するための装置の全体の構
成を示すブロック図である。図において、91はそれぞれ
入力パターンｆと標準パターンφとの内積を計算する内積生成回路であり、92はそれぞれ上記各内
積の２乗を計算する２乗回路であり、かつ93は２乗され
た内積の加算を行なう累積加算回路であり、さらに94は
最大値検出を行なう最大値検出回路である。この最大値
検出回路94はＫ個の出力O1,…Ok,…OKを要しており、最
大値となったカテゴリーの端子に信号Ｏを選択的に出力
する。

ところで、このような従来装置の問題点はハードウエア
の構成にある。なぜなら、第14図の装置では、Ｋ×Ｎ個
の内積生成回路91とＫ×Ｎ個の２乗回路92及びＫ個の累
積加算回路93が必要である。内積生成回路91はの計算を実行するので、その構成要素は乗算器と累積加
算器である。また、２乗回路92は、いうまでもなく乗算
器で構成される。従って、第14図の従来装置では、Ｍ×
Ｋ×Ｎ個の乗算器とＫ×Ｎ＋Ｋ個の累積加算器が必要に
なる。例えば、標準パターン数Ｎを10、標本点数Ｍを1
6、語い数Ｋを10とした場合に、乗算器の個数Ｍ×Ｋ×
Ｎは16×10×10＝1600となり、累積加算器の個数Ｋ×Ｎ
＋Ｋ個は10×10＋10＝110となる。

ところで、従来装置では乗算器を、第15図の回路図に示
すように増算増幅器95とＭ個の抵抗R1〜RM及び１個の帰
還抵抗RFからなるアナログ回路で実現しており、累積加
算器では第15図の乗算器における抵抗R1〜RMとRFの値を
全て等しく設定することによって実現している。さらに
２乗回路は、第16図の回路図に示すようにダイオードＤ
と抵抗2R及びＲからなるアナログ回路で実現している。

このように大量の演算、特に乗算を行なうために、従来
では演算増幅器を用いたアナログ回路で実現しているの
で大量のハードウエアが必要となる。すなわち、上記の
ような標準パターン数Ｎ、標本点数Ｍ及び語い数Ｋで認
識を行なう場合には、110個の演算増幅器と約1900個の
抵抗が必要であり、２乗回路では抵抗Ｒの個数を10個と
するとダイオードＤは90個必要である。従来装置ではこ
のような大量のハードウエアが必要であり、この装置を
ワンチップに集積するのは非常に困難であるという問題
がある。

また、従来装置のもう一つの問題点として、アナログ回
路に起因する回路調整の困難さがある。例えば、第15図
の乗算器では、RF/Rr＝▲φ^(k) _r▼（ｒ＝1,2,3,…Ｍ）
となるように抵抗値を設定する必要があるが、これを正
確に設定することは非常に難しい。さらに、特性のばら
つき、オフセット、ノイズマージン等、考慮及び調整す
べき箇所が多数存在する。

従って、従来装置は大量のハードウエア量と調整すべき
箇所が多数存在することにより、集積化には全く不向き
である。

さらに、標準パターン▲φ^(k) _r▼が抵抗Rrによって設定
されているため、標準パターンを変更する際には、Ｋ×
Ｎ個、例えば10×10＝100個の抵抗値を変更しなければ
ならない。このことは、パターン認識対象に対する装置
の柔軟な適応力の不足を意味し、音声認識のように対象
語いが変わるような用途には使用することができず、汎
用性がない。

（発明が解決しようとする問題点）このように従来のパターン認識装置ではアナログ信号処
理によって認識を行なうようにしているので、調整が必
要でありかつ大量のハードウエア量が必要である、汎用
性がない、等の欠点があるこの発明は上記のような事情を考慮してなされたもので
あり、その目的は、従来装置が持つ欠点を全て解消する
ことができる複合類似度法によるパターン認識装置を提
供することにある。

［発明の構成］（問題点を解決するための手段）この発明による複合類似度法によるパターン認識装置
は、入力信号から特徴データを抽出する特徴抽出部と、
上記特徴データと標準パターンデータとの間で複合類似
度法による類似度法演算を行なうディジタル演算部と、
上記ディジタル演算部の動作を制御すると共にディジタ
ル演算部の演算結果に基づいて入力信号を認識判定する
制御判定手段とを具備し、上記ディジタル演算部が、デ
ータバスと、特徴データ及び上記データバス上のデータ
を選択する第１のデータ選択手段と、特徴データ、標準
パターンデータ及び上記データバス上のデータを選択す
る第２のデータ選択手段と、上記第１のデータ選択手段
の出力データを格納する第１のレジスタと、上記第２の
データ選択手段の出力データを格納する第２のレジスタ
と、上記第１、第２のレジスタの格納データどおしの部
分積を生成する部分積生成手段と、上記部分積生成手段
で生成された部分積を必要に応じて所定ビット数シフト
するシフト手段と、上記シフト手段の出力データと他の
データとの加算を行ないその結果を上記データバス上に
出力するディジタル加算器と、上記ディジタル加算器の
出力データを格納する第３のレジスタと、上記ディジタ
ル加算器の出力データと上記第３のレジスタの格納デー
タを選択して上記ディジタル加算器に加算用の上記他の
データとして入力する第３のデータ選択手段とから構成
され、上記ディジタル演算部は、上記特徴データと標準
パターンデータとの間の内積演算と、この内積演算値の
２乗演算を同一構成を用いて異なる時刻に行なうように
構成されていることを特徴とする。

（作用）この発明のパターン認識装置では、まず始めに、第１の
データ選択手段で特徴データが選択され第１のレジスタ
に格納され、かつ第２のデータ選択手段で標準パターン
データが選択され第２のレジスタに格納される。ここ
で、特徴データと標準パターンデータはそれぞれベクト
ルであるため、予め複数要素のスカラー量に分解されて
おり、同一位置の成分を対象にして演算が行われる。す
なわち、まず、第１、第２のレジスタの格納データどう
しの部分積が部分積生成手段で順次生成される。生成さ
れた部分積はシフト手段により必要に応じて所定ビット
数シフトされてディジタル加算器に一方の入力データと
して供給される。ディジタル加算器の出力データは、デ
ィジタル加算器に他方の入力データとして供給される。
そして、ディジタル加算器で両データの加算が行なわれ
ることによって部分積どうしの累積加算が行われ、その
加算結果が再び、ディジタル加算器に他方の入力データ
として供給される。このようにして特徴データと一つの
標準パターンデータとの内積演算が順次行われる。

上記内積演算値はデータバスを経由して第１、第２のレ
ジスタに格納される。そして上記内積演算の場合と同様
に部分積どうしの累積加算が行われ、内積演算値の２乗
演算が行われる。その２乗演算値は第３のレジスタに格
納される。

次に第１のデータ選択手段で特徴データが選択されて第
１のレジスタに格納され、かつ第２のデータ選択手段で
同じカテゴリー内の異なる標準パターンデータが選択さ
れて第２のレジスタに格納された後は、上記と同様に両
データ間の内積演算が行われ、かつその内積演算値の２
乗演算が行われる。この２乗演算値はディジタル加算器
により、予め第３のレジスタに格納されている始めの２
乗演算値と加算され、再び第３のレジスタに格納され
る。以下、同様に同一カテゴリー内の各標準パターンデ
ータに対する２乗演算値が演算され、予め第３のレジス
タに格納されている値と加算される。同一カテゴリー内
の全ての標準パターンデータに対する２乗演算が終了し
た後は２乗演算値の累積値が得られる。

ここで、部分積生成手段とディジタル加算器とはパイプ
ライン動作をしており、最小のハードウエア量で高速に
演算処理を実行することが可能である。

（実施例）以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明の複合類似度法によるパターン認識装
置を音声認識装置に実施した場合の全体の構成を示すブ
ロック図である。図において、11は増幅器、12は特徴抽
出部、13はコントローラ、14は書き替え可能メモリ、15
は辞書メモリ、16は演算部である。

マイクロフォン等から入力された音声信号は、増幅器11
により増幅され、特徴抽出部12に入力される。

特徴抽出部12は例えば第２図に示すように、１チャネル
分がそれぞれバンドパス・フィルタ（BPF）21、全波整
流回路（RECT）22及びロウパス・フィルタ（LPF）23か
らなり、各周波数帯域におけるパワーを出力する複数チ
ャネルのフィルタ・バンクと、これらフィルタ・バンク
の出力を選択するアナログ・マルチプレクサ24及びA/D
コンバータ25とから構成され、入力音声から特徴データ
を抽出する。なお、この特徴抽出部12の他の例として
は、増幅器の出力をA/D変換してディジタル値にしてか
ら、ディジタルフィルタで周波数分析してもよい。特徴
抽出部12で抽出された特徴パターンはコントローラ13に
入力される。

コントローラ13は特徴抽出部12で抽出された特徴パター
ンを書き替え可能メモリ14にストアする。

演算部16は、書き替え可能メモリ14及び辞書メモリ15を
アクセスして入力パターンと標準パターンを受取り、こ
れらのパターンを用いて複合類似度法による類似度演算
を行ない、その演算結果をコントローラ13に送る。

コントローラ13は演算部16からの演算結果を用いて最大
値検出等の判定を行ない、認識、リジェクト、コンフリ
クト（混乱）などの認識結果を出力する。

ところで、上記特徴抽出部12で得られる各チャネルの各
時間におけるパワーを３次元的に示すと第３図のように
なる。第３図において、時間刻みをより細かくとり、ま
たチャネル数もより多くした時に、３次元空間内にでき
る曲面が特徴パターン、すなわち入力パターンｆ（ｘ）
である。実際にはチャネル数は有限個であり、時間軸上
でのサンプリング点も有限個であり、各チャネルと時間
サンプリング点からなる格子点でのパワー値で、曲面ｆ
（ｘ）は離散化される。これが前記の▲｛ｆ（xr）｝^M
_r=1▼であり、ｆ＝［ｆ（x1），…ｆ（xr），…ｆ（x
M）］^Ｔが得られる。

辞書メモリ15に格納される標準パターン▲φ^(k) _n▼＝
［▲φ^(k) _n▼（x1），▲φ^(k) _n▼（x2），…▲φ^(k) _n▼
（xr），…▲φ^(k) _n▼（xM）］^Ｔも多くの▲｛ｆ（x
r）｝^M _r=1▼から形成される。

このとき、（ただし、▲ｆ^(k) _ni▼＝ｆ（xi）， ▲φ^(k) _ni▼＝▲φ^(k) _ni▼（xi））が複合類似度の定義である。そして、上記実施例装置の
演算部16では次のとの演算を類似度演算として行な
っている。

第４図は上記演算部16の構成を示すブロック図である。
この演算部は、データバス31、入力データｆ（xr）とデ
ータバス31上のデータ及び定数データθを選択するマル
チプレクサ32、入力データｆ（xr）と標準パターンφ
（xr）及び上記データバス31上のデータを選択するマル
チプレクサ33、上記マルチプレクサ32の出力データを格
納するＸレジスタ34、上記マルチプレクサ33の出力デー
タを格納するＹレジスタ35、上記Ｘレジスタ34とＹレジ
スタ35の格納データが入力され、両データから部分積を
生成する部分積生成回路36、上記部分積生成回路36で生
成された部分積を必要に応じて所定ビット数シフトする
部分積シフト回路37、上記部分積シフト回路37の出力デ
ータと後述するマルチプレクサ40の出力データとの加算
を行なう加算器38、上記加算器38の出力データを格納す
るＡレジスタ39、上記Ａレジスタ39及び加算器38の出力
データを選択するマルチプレクサ40とから構成されてい
る。また、加算器38の出力はデータバス31上に出力され
る。

このような構成の演算部において、マルチプレクサ32,3
3でそれぞれ一つの入力パターンベクトルｆのｒ番目の
成分frと標準パターンベクトルφのｒ番目の成分▲φ
^(k) _nr▼が選択され、Ｘレジスタ34とＹレジスタ35にそ
れぞれ格納される。入力パターンｆと標準パターン▲φ
^(k) _n▼は、ディジタル演算回路で直接演算することがで
きないベクトル量である。このため、このベクトル量は
予めＭ個の成分のスカラー量に分解され、同一成分のス
カラー量どうしかマルチプレクサ32,33で順次選択され
る。従って、Ｘレジスタ34とＹレジスタ35にはこのスカ
ラー量がそれぞれ格納される。

次に部分積生成回路36で、入力パターンと標準パターン
の同一位置成分どうしの部分積が生成され、部分積シフ
ト回路37を介して加算器38に入力される。始めに生成さ
れる部分積は、部分積シフト回路37でシフトされること
なく加算器38に入力される。

このとき、マルチプレクサ40は加算器38のデータを選択
しているが、始めの状態ではその出力データが「０」な
ので、この後、加算器38では始めに生成された部分積と
データ０との加算が行われ、その加算結果が再びマルチ
プレクサ40を介して加算器38に帰還される。

上記加算が行われているときに、部分積生成回路36では
２番目の成分どうしの部分積が生成される。この２番目
の部分積は、部分積シフト回路37により、そのときの乗
算アルゴリズムに従ったビット数だけシフトされ、加算
器38に入力される。この後、加算器38でマルチプレクサ
40を介して入力されているデータと、シフトされた２番
目の部分積との加算が行われ、その加算結果が再びマル
チプレクサ40を介して加算器38に帰還される。

以下、このような部分積の加算が必要な回数だけ行わ
れ、かつ全ての位置のスカラー成分に対して行われるこ
とにより、入力パターンと一つの標準パターンとの間の
内積値が得られる。この内積値はデータバス31上に出力
される。

次にマルチプレクサ32,33で、データバス31上に出力さ
れている内積値が選択され、Ｘレジスタ34及びＹレジス
タ35にそれぞれ格納される。この後は、上記と同様の動
作により、内積どうしの内積、すなわち２乗演算が行わ
れる。そして、一つのカテゴリー内の一つの標準パター
ンに対する２乗演算値が計算される。この２乗演算値は
Ａレジスタ39に格納される。

以下、同様に入力パターンと一つのカテゴリー内の他の
標準パターンとの間の内積が演算され、さらにその内積
値の２乗演算が行われる。

２乗演算値どうしは加算器38で加算された後、再びＡレ
ジスタ39に格納される。すなわち、Ａレジスタ39には２
乗演算値の累積結果が順次格納されることになる。そし
て、一つのカテゴリー内の全ての標準パターンに対する
２乗演算値の累積値が前記の一つの⁽k⁾（ｆ）とし
て、データバス31を経由して前記コントローラ13に送ら
れる。

の演算はの演算の場合と同様に、ｆ×ｆを演算し、こ
の結果をＹレジスタ35に格納し、さらにＸレジスタ34に
定数データθを格納した後に、上記と同様の動作によっ
て乗算処理を行なうことにより算出される。そして、こ
のθ‖ｆ‖^２の値もデータバス31を経由して前記コント
ローラ13に送られる。

コントローラ13は、⁽k⁾（ｆ）の値を用いて最大値検
出等の判定を行ない、さらにθ‖ｆ‖^２の値に基づいて
認識結果を出力するか、もしくはリジェクト及びコンフ
リクトを行なう。すなわち、θ‖ｆ‖^２の値がある値以
上であれば⁽k⁾（ｆ）の値を用いて最大値検出等の判
定を行ない、ある値以上であれば判定を行なうことなく
リジェクトもしくはコンフリクトを行なう。

この実施例装置によれば、複合類似度法による類似度計
算を行なう場合に、第４図のようなハードウエアを用い
て内積演算、その２乗演算、内積の２乗演算の累算、入
力パターンのノルム‖ｆ‖^２の演算を行なうようにして
いるので、少ないハードウエア量で類似度計算を行なう
ことができる。しかも各演算を第４図のようなハードウ
エアをパイプライン的に使用して行なうようにしている
ので、類似度計算を高速に行なうことができる。

また、演算部16がディジタル回路で実現されているの
で、従来のアナログ方式のものとは異なり、無調整化で
き、集積回路に適している。

また、標準パターンの数、次元数を容易に変更すること
ができる。

第５図は上記第４図の演算部の構成をより具体化して示
す回路図である。この例では入力パターンｆ（xr）と標
準パターン▲φ^(k) _n▼（xr）それぞれの各スカラー成分
がそれぞれ16ビットのデータで構成されているとする。

この演算部の構成の説明の前に、基本クロック信号につ
いて第９図を用いて説明する。この演算部で使用される
基本クロック信号は２相のφ１とφ２であり、この基本
クロック信号φ1,φ２からクロック信号▲｛Ti｝¹⁰ _i=1
▼が形成される。このクロック信号Tiは、パルス幅がφ
２の周期に等しい、φ２に同期した信号である。しか
も、クロック信号▲｛Ti｝¹⁰ _i=1▼の周期は可変できる
ようになっており、ある期間では１周期がT1〜T8で構成
され、またある期間では１周期がT1〜T10で構成される
ものとする。この様子を第10図に示す。第９図及び第10
図中の▲｛Wi｝^M+2 _i=1▼は、パルス幅がTiの周期に等し
く、φ２及びT1に同期したパルス信号である。また、第
10図に示すように、▲｛Wi｝^M-1 _i=1▼はTiの１周期がT1
〜T8で構成されるときのものであり、MW〜MW＋２はTiの
１周期がT1〜T10で構成されるときのものである。さら
に、第10図中の▲｛Fi｝^N _i=1▼は、W1〜WM＋２までのパ
ルス幅を持ち、φ2,T1,W1に同期したパルス信号であ
る。

一方、第５図において、51は16ビットのデータバスであ
り、前記第４図のデータバス31に相当している。52は入
力データｆ（xr）とデータバス51上のデータ及び定数デ
ータθを選択するマルチプレクサであり、前記マルチプ
レクサ32に相当している。53は入力データｆ（xr）と標
準パターン▲φ^(k) _n▼（xr）及び上記データバス51上の
データを選択するマルチプレクサであり、前記マルチプ
レクサ33に相当している。54は上記マルチプレクサ52の
出力データをパルス信号XL＝T1・φ１に同期してラッチ
するＸレジスタであり、前記レジスタ34に相当してい
る。55は上記マルチプレクサ53の出力データをパルス信
号YL＝T1・φ１に同期してラッチするＹレジスタであ
り、前記レジスタ35に相当している。

上記Ｘレジスタ54の出力データは、クロック信号φ２に
同期しているラッチ回路61に入力される。このラッチ回
路61の出力AXは前記の部分積生成回路36に相当する部分
積生成回路56に入力される。

上記Ｙレジスタ55の出力データはクロック信号▲｛T
i′｝⁸ _i=1▼（ただし、Ti′は、Tiをφ２の半ビット分
シフトしたパルス信号である）によって制御されるマル
チプレクサ62に入力される。このマルチプレクサ62はク
ロック信号▲｛Ti′｝⁸ _i=1▼に応じて、Ｙレジスタ55の
データの隣り合う３ビットを選択出力する。上記マルチ
プレクサ62の出力データは、２次のブースのアルゴリズ
ムに従って入力信号をデコードするＹデコーダ63に入力
される。

Ｙデコーダ63からの３ビットのデータは、クロック信号
φ２に同期しているラッチ回路64に入力される。このラ
ッチ回路64の出力AYは上記部分積生成回路56に入力され
る。

部分積生成回路56はデータAXとAYから17ビットの部分積
PPを生成する。ここで部分積PPは、16ビット×16ビット
なので最終的には８個できる。これを▲｛（PP）ｉ｝⁸
_i=1▼とする。この部分積生成回路56で生成された17ビ
ットの部分積（PP）ｉは、Ｙデコーダ63からのデータCA
及び制御信号LOOP0と共にセレクタ57に入力される。こ
のセレクタ57は、前記部分積シフト回路37に相当してお
り、入力された部分積（PP）ｉを、２次のブースのアル
ゴリズムに従って２ビットずつシフトした状態、すなわ
ち、（PP）ｉ×2²iの形に変換する機能と符号拡張を行
なう機能を持つ。さらにデータCAもCA×2²iの形に変換
する。

セレクタ57から出力される下位18ビットの出力FiXとキ
ャリーＣは、クロック信号φ１に同期しているラッチ回
路65に入力される。このラッチ回路65の出力は、前記加
算器38の下位ビット側を計算する18ビットの全加算器
（FAL）58AのEL端子に入力される。この全加算器58AのG
L端子には、クロック信号φ１に同期したラッチ回路66
の出力が入力される。そして、この全加算器58Aの出力
は、クロック信号φ２に同期したラッチ回路67及びクロ
ック信号φLLに同期したラッチ回路59Aに入力される。
ラッチ回路67は制御信号ZEROLをリセット信号としてい
る。上記ラッチ回路67,59Aの出力はスイッチSW1,SW2を
介して、データBLとして上記ラッチ回路66に入力され
る。

上記セレクタ57から出力される上位18ビットの出力FiX
は、クロック信号φ１に同期しているラッチ回路68、ク
ロック信号φ２に同期しているラッチ回路69及びクロッ
ク信号φ１に同期しているラッチ回路70を直列に介し
て、前記加算器38の上位ビット側を計算する18ビットの
全加算器（FAH）58BのEH端子に入力される。この全加算
器58BのGH端子には、クロック信号φ１に同期したラッ
チ回路71の出力が入力され、さらにキャリー入力端子に
は、スイッチSW1,SW2を介して上記ラッチ回路67、59Aの
出力データCRが入力されるクロック信号φ１同期のラッ
チ回路72の出力が入力される。そして、この全加算器58
Bの出力は、クロック信号φ２に同期したラッチ回路73
及びクロック信号φLHに同期したラッチ回路59Bに入力
される。ラッチ回路73は制御信号ZEROHをリセット信号
としている。上記ラッチ回路73,59Bの出力はスイッチSW
3,SW4を介して、データBHとして上記ラッチ回路71に入
力され、ラッチ回路73の出力はスイッチSW5を介してデ
ータバス51に出力される。

ここで、上記ラッチ回路59Aと59Bは第４図中のＡレジス
タ39に相当し、さらにスイッチSW1〜SW4はマルチプレク
サ40に相当している。

第６図は上記第５図中のマルチプレクサ62の具体的構成
を示す図である。Ｙレジスタ55の16ビットの出力（y1,y
2,…y16）は８個のパルス信号▲｛Ti′｝⁸ _i=1▼に基づ
き、相隣り合う３ビット（y2i,y2i＋1,y2i＋２）（ただ
しｉ＝0,1,2,…７でy0＝“0"）が選択される。

第７図は上記第５図中のＹデコーダ63及び部分積生成回
路56の一部の具体的構成を示す図である。

Ｙデコーダ63は排他的論理和ゲート81、２個のアンドゲ
ート82,83及びオアゲート84とから構成され、上記３ビ
ットのデータ（y2i,y2i＋1,y2i＋２）から３ビットの信
号A,B,Cを出力する。

図示されている部分積生成回路56はそのｊビット目のも
のであり、２個のアンドゲート85,86、オアゲート87及
び排他的論理和ゲート88で構成されている。そして、Ｙ
デコーダ63からの３ビットの信号A,B,Cと、前記ラッチ
回路61でラッチされている16ビットのデータのうちxj−
１とxiがAXとして入力され、部分積のｊビット目のデー
タ（PiX）ｊとCAを出力する。ただし、ｊ＝１のものはx
0＝０であり、ｊ＝17のとき、すなわち、符号拡張ビッ
トのときにはx17＝x16である。この部分積生成回路56か
らは17ビットのデータが出力される。ここで、上記Ｙデ
コーダ63における入出力データの関係と部分積生成回路
56からの出力データの関係を第８図にまとめて示した。
前記部分積（PP）ｉは、データCAといっしょになって始
めて本来の部分積としての意味を持つ。なぜならば、第
７図の回路では、−X,−2Xの場合や、y2i＝y2i＋１＝y2
i＋２のときの“0"の場合に、１の補数形式でデータが
出力されるので、本来の値にするには最下位ビット（LS
B）に“1"を加算して２の補数の形式に変更する必要が
あるからである。

前記セレクタ57は、前記のように入力された部分積（P
P）ｉを、２枚のブースのアルゴリズムに従って２ビッ
トずつシフトするための回路であり、具体的なハードウ
エア構成としてはROM形式のものが考えられる。そし
て、その出力信号の状態を第11図に示す。なお、出力デ
ータ長は36ビットに仮定した。また、このセレクタ57で
は、CA×2²iの機能を実現することができる。この場合
には、第11図において［０…０］にされているビット区
間をCAに置換え、後に説明する部分積加算のときにLSB
にCAを加算すればよい。なお、第11図で右側に示されて
いる▲｛Ti｝⁸ _i=1▼は、これらのパルス信号のタイミン
グにおいて、左側に示す桁合せされた部分積（PP）ｉと
CAとが出力されることを意味する。さらに、セレクタ57
に入力されている前記制御信号LOOP0は、その出力を強
制的に“0"にするための信号である。

すなわち、この第５図の演算部では部分積を生成する場
合に２次のブースのアルゴリズムを使用すると共に、２
個の全加算器を使用して加算器を２段にパイプライン化
するように構成したものである。部分積の生成に２次の
ブースのアルゴリズムを使用することによって部分積の
数を減少させることができ、高速演算が実現される。さ
らに、加算器を２段にパイプライン化することにより高
速化を図るようにしたものである。なぜなら、多ビット
の加算処理はキャリー伝搬等で実行に時間がかかるた
め、パイプライン化により高速化可能である。

次に第５図の演算部により前記、の演算を行なう場
合の動作を、第12図及び第13図のタイミングチャートを
参照して説明する。第12図及び第13図のタイミングチャ
ートでは、ある期間Fiとその前後を示している。

まず、FiのW1の期間に、マルチプレクサ52で入力パター
ンｆの始めの成分のスカラーデータｆ（x1）が選択さ
れ、かつマルチプレクサ54で標準パターン▲φ^(k) _n▼の
始めの成分のスカラーデータ▲φ^(k) _n▼（x1）が選択さ
れ、Ｘレジスタ54及びＹレジスタ55にそれぞれ入力され
る。そして、Fi・W1・T1・φ１の期間に、Ｘレジスタ54
及びＹレジスタ55で、パルス信号XL,YLに同期して両デ
ータがラッチされる。第12図及び第13図では、Ｘレジス
タ54及びＹレジスタ55の出力をそれぞれXREG出力、YREG
出力として示した。

Ｙレジスタ55のラッチデータは、マルチプレクサ62によ
り、２次のブースのアルゴリズムに従い、相隣り合う３
ビット（“0",y1,y2）がパルス信号T1′のタイミングで
選択される。この３ビットのデータ（“0",y1,y2）はＹ
デコーダ63で、前記第８図のような関係でデコードされ
る。そのデコード出力（YDEC出力）はφ２のタイミング
でラッチ回路64にラッチされる。この結果、Ｙデコーダ
63のデコード出力は、半ビットシフトされてAY,CAとな
る。

一方、Ｘレジスタ54のラッチデータは、φ２のタイミン
グでラッチ回路61にラッチされる。この結果、Ｘレジス
タ54のラッチデータは、半ビットシフトされてAXとな
る。

上記AX,AYのデータは部分積生成回路56に入力され、両
者の間で17ビットの部分積が生成される。その生成され
た部分積データ（PP）１は図示するようなタイミングで
出力される。

次にセレクタ57は、部分積データ（PP）１及びキャリー
データCAに2²iをかけたものをビット拡張された36ビッ
トのデータ（SEL出力）として出力する。

次に、二つの全加算器58A,58Bを用いて上記SEL出力の累
積加算が以下のように行われる。SEL出力のうち下位18
ビットとCAは、全加算器58Aにより、ラッチ回路66のデ
ータと加算される。このとき、ラッチ回路66にはスイッ
チSW1で選択されたラッチ回路67のデータがラッチされ
ている。しかも、このとき、制御信号ZEROLは“1"にさ
れており、ラッチ回路67がリセットされているので、全
加算器58Aは始めに生成されたCAを含む下位18ビットの
データと、ラッチ回路66のラッチデータである「０」デ
ータとの加算を行なうことになる。このとき、スイッチ
SW1は閉じられたままにされているので、全加算器58Aの
加算結果はラッチ回路67を経由してラッチ回路66に格納
される。なお、このときは制御信号ZEROLは“0"にさ
れ、リセット期間は終了している。すなわち、SEL出力
から１ビット後に、最初の部分積（PP）１の下位ビット
側がラッチ回路66に入力データBLとして与えられる。

また、下位ビット側の全加算器58Aの加算で生じた上位
ビット側への桁上げデータは、上位ビット側の全加算器
58Bでの加算の際に必要であり、この加算の際にタイミ
ングを合せるため、ラッチ回路72で遅延される。

一方、最初のSEL出力のうちの上位18ビットは、全加算
器58Bにより、ラッチ回路71のデータと加算される。こ
のとき、ラッチ回路71にはスイッチSW3で選択されたラ
ッチ回路73のデータがラッチされている。しかも、この
とき、制御信号ZEROHは“1"にされており、ラッチ回路7
3はリセットされているので、全加算器58Bは始めに生成
された上位18ビットのデータ、下位ビットからのキャリ
ーCR及びラッチ回路71のラッチデータである「０」デー
タとの加算を行なうことになる。このとき、スイッチSW
3は閉じられたままにされているので、全加算器58Bの加
算結果はラッチ回路73を経由してラッチ回路71に格納さ
れる。なお、このとき、制御信号ZEROHは“0"にされ、
リセット期間は終了している。ここで、全加算器58Bの
始めの加算結果がスイッチSW3で選択され、BHデータと
なるまでに１ビット分の時間が必要であり、SEL出力か
ら２ビット後に最初の部分積（PP）１の上位ビット側が
ラッチ回路71に入力データBHとして与えられる。このよ
うにして、SEL出力から２ビット分の時間で上位及び下
位側の36ビットの加算が終了する。

他方、ラッチ回路66の入力データBLとしてに最初の部分
積（PP）１の下位ビット側の加算結果が与えられると
き、同時にセレクタ57から次の部分積データ（PP）２が
出力される。この後、最初の部分積（PP）１の下位ビッ
ト側はラッチ回路66でφ１の半ビット分シフトされて全
加算器58AにGL入力として供給され、次の部分積（PP）
２の下位ビット側はラッチ回路65でφ１の半ビット分シ
フトされて全加算器58AにEL入力として供給される。従
って、この後、全加算器58Aは部分積（PP）１と部分積
（PP）２の下位ビット側の加算を行なう。一つの標準パ
ターンについて、部分積（PP）ｉの数は８個あるから、
上記のような加算ループが８回分回った段階で始めのス
カラー成分どうしの乗算結果の下位ビット側が得られ
る。

乗算の下位ビット側で部分積を累算していくと、上位ビ
ットへの桁上げ、すなわちキャリーが発生する。このキ
ャリーデータCRは、SEL出力からみて、常に１ビット半
の後に発生する。このキャリーデータは、乗算の上位ビ
ット側で部分積を累算していく際に同時に加算する必要
がある。このキャリーデータはラッチ回路72でラッチさ
れた後に、上位ビット側の全加算器58Bに入力される。
このキャリーデータは、第12図及び第13図ではCRとして
示されている。このキャリーデータCRは、SEL出力から
１ビット半遅れて全加算器58Bに入力されているので、S
EL出力の上位ビット側も１ビット半遅延させることによ
り、上位ビット側で部分積（PP）ｉの上位側の累算計算
と、下位ビットからのキャリーデータCRとの同期をとる
ことができる。従って、上位ビット側にはSEL出力と全
加算器58BのEH端子との間に３個のラッチ回路68,69及び
70が設けられている。そして、ラッチ回路68,69,70によ
る遅延後の部分積（PP）ｉの上位側の累算で、下位ビッ
ト側の全加算器58Aと同様にして行われる。

このようにして、Fi・W1の期間に一つのスカラー量どう
しの乗算が実行され、その上位ビット側の結果がラッチ
回路71に、下位ビット側の結果がラッチ回路66にそれぞ
れ格納される。

次に、FiのW2の期間に、マルチプレクサ52で入力パター
ンｆの次の成分のスカラーデータｆ（x2）が選択され、
かつマルチプレクサ54で標準パターン▲φ^(k) _n▼の次の
成分のスカラーデータ▲φ^(k) _n▼（x2）が選択され、Ｘ
レジスタ54及びＹレジスタ55にそれぞれ入力される。こ
の後はW1の期間の場合と同様に、そのスカラー量どうし
の乗算が実行され、前に計算された乗算結果に対して順
次累算され、その上位ビット側の結果がラッチ回路71
に、下位ビット側の結果がラッチ回路66にそれぞれ格納
される。

このように、部分積データをきれめなくセレクタ57に入
力していけば、その累積が行われる。そして、Ｘレジス
タ54及び62Yレジスタ62のデータを更新する周期はTiの
８個分である。従って、W1からWMまでその周期をT1〜T8
とし、各周期のT1・φ１のタイミングでＸレジスタ54及
びＹレジスタ62のデータを更新していけば、の計算が実行される。

を計算するには、WM・T1・φ１でｆ（xM），▲φ^(k) _n▼
（xM）それぞれをＸレジスタ54及びＹレジスタ55に入力
してから、Tiの11個分の後にをＸレジスタ54及びＹレジスタ55に同時に入力すれば、
上記と同様の方法によって内積値の２乗値を計算するこ
とができる。このことから、WMの周期はT1〜T10でなけ
ればならない。そうすれば、WM＋１・T1・φ１のタイミ
ングをパルス信号XL、YLのタイミングにすることができ
る。

また、その内積値の２乗値の下位ビット側はラッチ回路
59Aに、上位ビット側はラッチ回路59Bにそれぞれ格納さ
れ、次の内積値の２乗値が計算されるときに開かれるス
イッチSW2,SW4を介してBLデータ、BHデータとしてラッ
チ回路66、71に入力される。この後、前に計算された２
乗値と次に計算された２乗値とが全加算器58A,58Bで計
算され、累算された２乗値の下位ビット側がラッチ回路
59Aに、上位ビット側がラッチ回路59Bにそれぞれ格納さ
れる。また、このときに発生するキャリーは、スイッチ
SW2を介してラッチ回路72に入力される。最終的な２乗
値の累算結果はスイッチSW5を介してデータバス51に出
力され、前記コントローラ13（第１図）に入力される。

θ×‖ｆ‖^２の計算は、ｆ×ｆを上記と同様の方法で計
算した後、この結果とθとの部分積累算を行なうことに
よって計算される。

第12図及び第13図のタイミングチャートには、を計算する過程しか示していないが、これは計算の類似
性から明らかなので省略した。

このように、この実施例装置では、Fiの個数Ｎを変えれ
ば標準パターンの個数に対応できる。さらに、Ｍの数を
変えればチャネル数×時間サンプリング数の変更にも対
応できる。従って、この実施例装置は極めて汎用性が高
いものとなっている。

このように上記実施例装置では、ディジタル処理によっ
て認識を行なうようにしているので調整が不要であり、
かつ同一のハードウエアを時間を変えて種々の計算に使
用するようにしているので、ハードウエア量を少なくす
ることができる。また、標準パターンの数はFiの期間の
増減で対処することができるので自由に設定することが
でき、極めて高い汎用性を持つ。

さらに、第５図の演算部を用いた場合には、回路全体が
パイプライン処理による動作をしているので、高速処理
が可能である。しかも、部分積を２次のブースのアルゴ
リズムを用いて得るように構成されているので、部分積
の数が少なくでき、より高速化が可能である。しかも、
加算器を２段にパイプライン化しているので、これによ
っても高速処理が実現される。なお、セレクタ出力の加
算が１クロックの期間で実行可能である場合には、パイ
プライン化する必要はない。

［発明の効果］以上説明したようにこの発明によれば、従来装置が持つ
欠点を全て解消することができる複合類似度法によるパ
ターン認識装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の複合類似度法によるパターン認識装
置を音声認識装置に実施した場合の全体の構成を示すブ
ロック図、第２図は第１図のパターン認識装置の特徴抽
出部の構成を示す図、第３図は上記特徴抽出部で得られ
る各チャネルの各時間におけるパワーを３次元的に示す
図、第４図は第１図のパターン認識装置の演算部の構成
を示すブロック図、第５図は上記第４図の演算部の構成
をより具体化して示す回路図、第６図は上記第５図中の
マルチプレクサの具体的構成を示す図、第７図は上記第
５図中のＹデコーダ及び部分積生成回路の一部の具体的
構成を示す図、第８図はＹデコーダにおける入出力デー
タの関係と部分積生成回路の出力データの関係をまとめ
て示す図、第９図は第５図の演算部で使用される基本ク
ロック信号を示す図、第10図は各期間の関係をまとめて
示す図、第11図は第５図のセレクタの出力信号の状態を
示す図、第12図及び第13図は第５図の演算部の動作の一
例を示すタイミングチャート、第14図は従来装置の全体
の構成を示すブロック図、第15図は従来装置で使用され
る乗算器の回路図、第16図は従来装置で使用される２乗
回路の回路図である。 11……増幅器、12……特徴抽出部、13……コントロー
ラ、14……書き替え可能メモリ、15……辞書メモリ、16
……演算部、31……データバス、32,33……マルチプレ
クサ、34……Ｘレジスタ、35……Ｙレジスタ、36……部
分積生成回路、37……部分積シフト回路、38……加算
器、39……Ａレジスタ、40……マルチプレクサ、51……
データバス、52,53……マルチプレクサ、54……Ｘレジ
スタ、55……Ｙレジスタ、56……部分積生成回路、57…
…セレクタ、58……全加算器、59,61,64,65,66,67,68,6
9,70,71,72,73……ラッチ回路、62……マルチプレク
サ、63……Ｙデコーダ、SW1〜SW5……スイッチ。

Claims

【特許請求の範囲】

【請求項１】入力信号から特徴データを抽出する特徴抽
出部と、上記特徴データと標準パターンデータとの間で複合類似
度法による類似度演算を行うディジタル演算部と、上記ディジタル演算部の動作を制御すると共にディジタ
ル演算部の演算結果に基づいて入力信号を認識判定する
制御判定手段とを具備し、上記ディジタル演算部が、データバスと、特徴データ及び上記データバス上のデータを選択する第
１のデータ選択手段と、標準パターンデータ及び上記データバス上のデータを選
択する第２のデータ選択手段と、上記第１のデータ選択手段の出力データを格納する第１
のレジスタと、上記第２のデータ選択手段の出力データを格納する第２
のレジスタと、上記第１、第２のレジスタの格納データどおしの部分積
を生成する部分積生成手段と、上記部分積生成手段で生成された部分積を必要に応じて
所定ビット数シフトするシフト手段と、上記シフト手段の出力データと他のデータとの加算を行
ないその結果を上記データバス上に出力するディジタル
加算器と、上記ディジタル加算器の出力データを格納する第３のレ
ジスタと、上記ディジタル加算器の出力データと上記第３のレジス
タの格納データを選択して上記ディジタル加算器に加算
用の上記他のデータとして入力する第３のデータ選択手
段とから構成され、上記ディジタル演算部で上記特徴データと標準パターン
データとの間の内積演算を行う際は上記第１のデータ選
択手段で上記特徴データを選択し、上記第２のデータ選
択手段で上記標準パターンデータを選択し、上記ディジ
タル演算部で上記特徴データと標準パターンデータとの
間の内積演算値の２乗演算を行う際は上記第１のデータ
選択手段及び上記第２のデータ選択手段で共に上記デー
タバス上のデータを選択することにより、一つのディジ
タル演算部を用いて時分割的に特徴データと標準パター
ンデータとの間の内積演算及び内積演算値の２乗演算を
行なうように構成されていることを特徴とする複合類似
度法によるパターン認識装置。
【請求項２】前記ディジタル加算器で１回の加算が終了
する毎に前記部分積生成手段が部分積を生成して出力す
るように構成されていることを特徴とする特許請求の範
囲第１項に記載の複合類似度法によるパターン認識装
置。
【請求項３】前記ディジタル加算器が上位ビット加算用
の第１の全加算器と、下位ビット加算用の第２の全加算
器とから構成され、かつ第１、第２の全加算器がパイプ
ライン動作するように構成されていることを特徴とする
特許請求の範囲第１項に記載の複合類似度法によるパタ
ーン認識装置。
【請求項４】前記部分積生成手段が２次のブースのアル
ゴリズムを用いて部分積生成を行なうように構成されて
いることを特徴とする特許請求の範囲第１項に記載の複
合類似度法によるパターン認識装置。