JPH0736102B2 - Computer system - Google Patents
Computer systemInfo
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- JPH0736102B2 JPH0736102B2 JP61085274A JP8527486A JPH0736102B2 JP H0736102 B2 JPH0736102 B2 JP H0736102B2 JP 61085274 A JP61085274 A JP 61085274A JP 8527486 A JP8527486 A JP 8527486A JP H0736102 B2 JPH0736102 B2 JP H0736102B2
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- ipl
- circuit
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- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はIPL ROMとキャラクタジェネレータの共用化を
実現するメモリ装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to a memory device which realizes sharing of an IPL ROM and a character generator.
（従来の技術） 半導体技術の進歩に伴ない、マイクロプロセッサならび
にその周辺LSIが安価に供給される様になり、これらLSI
を適宜組合せるだけで比較的高性能なコンピュータシス
テムを構築することが出来る。この種コンピュータシス
テムの構成例を第３図に示す。図において、31はシステ
ムの制御中枢となるマイクロプロセッサ（CPU）、32は
主メモリ（MM）、32はIPL（イニシャルプログラムロー
ダ）用のROM、34,35は周辺装置制御用のLSIであり、そ
れぞれフロッピーディスクコントローラ（FDC）、CRTデ
ィスプレィコントローラ（CRTC）である。36は表示内容
が記憶されるディスプレィメモリ（Ｖ−RAM）、37はキ
ャラクタジェネレータ（CG）、38は並直列変換器（P/
S）である。39,40は周辺装置であり、それぞれフロッピ
ーディスク装置（FDD）、CRTディスプレィ（CRT）であ
る。上述したメモリを含む周辺LSI32,33,34,35,36はCPU
31が持つデータバス41を介して共通に接続される。(Prior Art) With the advance of semiconductor technology, microprocessors and their peripheral LSIs have become available at low cost.
It is possible to construct a relatively high-performance computer system simply by appropriately combining. A configuration example of this type of computer system is shown in FIG. In the figure, 31 is a microprocessor (CPU) that is the control center of the system, 32 is a main memory (MM), 32 is a ROM for IPL (Initial Program Loader), and 34 and 35 are LSIs for controlling peripheral devices. These are a floppy disk controller (FDC) and a CRT display controller (CRTC). 36 is a display memory (V-RAM) for storing display contents, 37 is a character generator (CG), and 38 is a parallel-serial converter (P / P).
S). The peripheral devices 39 and 40 are a floppy disk device (FDD) and a CRT display (CRT), respectively. The peripheral LSIs 32, 33, 34, 35, 36 including the above memory are CPUs
They are commonly connected via a data bus 41 of 31.
上述した構成において、システムの立上げはIPL−ＲM
33の制御によりFDC34を介してフロッピーディスク39の
内容を主メモリ32に読み込み、そのプログラムに制御を
渡すことによりなされる。この間に表示したい情報があ
ればIPL−ＲM33がＶ−RAM36にコード情報を書き込
み、CRTC35によりキャラクタジェネレータ37を利用し、
シフトレジスタ38を介してシリアルドットへ変換した
後、CRTディスプレィ40に表示する。With the above-mentioned configuration, system startup is IPL-RM
Under the control of 33, the contents of the floppy disk 39 are read into the main memory 32 via the FDC 34, and the control is passed to the program. If there is information to be displayed during this period, the IPL-RM33 writes the code information in the V-RAM36, the character generator 37 is used by the CRTC35,
After being converted into serial dots via the shift register 38, they are displayed on the CRT display 40.
（発明が解決しようとする問題点） ところで、昨今、ＲＭの容量は大きくなり（但し、コ
ストは上っていない）IPL−ＲＭとしては4Kバイト程
度で間に合うケースで32KバイトのＲＭを使ってもコ
ストはほとんど変らない。即ち大容量のＲＭを使っ
て、別の目的で残りのＲＭ空間を利用することが考え
られる。にもかかわらず、従来は第３図のようにシステ
ムが構成され、IPL（イニシャルプログラムローダ）用
のＲＭとCG（キャラクタジェネレータ）用ＲＭが独
立に存在していた。IPL−ＲM33にはただ単にシステム
を立ち上げるだけのプログラムしか記憶されていないた
め全容量の半分も使用しておらず、従って、そのROMに
キャラクタジェネレータ37のデータを加えれば部品点数
の削減になる。本発明はこのことに鑑みてなされたもの
であり、IPL ROMとキャラクタジェネレータの共用を実
現するメモリ装置を提供することを目的とする。(Problems to be solved by the invention) By the way, recently, the capacity of the RM has increased (however, the cost has not risen). Even if a 32K-byte RM is used in a case where the IPL-RM is about 4K bytes in time. The cost is almost unchanged. That is, it is conceivable to use a large capacity RM and utilize the remaining RM space for another purpose. Nevertheless, conventionally, the system is configured as shown in FIG. 3, and the IPL (initial program loader) RM and the CG (character generator) RM exist independently. Since the IPL-RM33 stores only the program to start the system, half of the total capacity is not used. Therefore, adding the data of the character generator 37 to the ROM reduces the number of parts. . The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a memory device that realizes sharing of an IPL ROM and a character generator.
（問題点を解決するための手段） 本発明は、唯１個のIPL ROMに、IPLプログラムの他にキ
ャラクタパターンを生成するためのデータも格納し、そ
のROM周辺に、CPUにより生成されるアドレスとディスプ
レィ側によって作られるアドレスを入力とし、フリップ
フロップが示す値に従っていずれか一方のアドレス情報
を供給するセレクタと、フリップフロップ出力によりRO
Mデータをデータバスへ流すかあるいはディスプレィ側
へ流すか制御するゲートを付加したものである。上記フ
リップフロップはCPUによって生成される出力命令によ
ってその値が設定される。(Means for Solving Problems) The present invention stores data for generating a character pattern in addition to the IPL program in only one IPL ROM, and addresses generated by the CPU around the ROM. The address generated by the display side and the display side is used as an input, and either the address information of either one is supplied according to the value indicated by the flip-flop and the RO is output by the flip-flop output.
A gate is added to control whether M data is sent to the data bus or to the display side. The value of the flip-flop is set by the output instruction generated by the CPU.
（作用） 初期状態ではセレクタがCPUアドレスを選択し、IPL ROM
をアクセスする。システムの立上げ動作完了後フリップ
フロップが出力命令により状態が反転され、セレクタは
以降ディスプレィ側のアドレスを選択する様になる。こ
のROM切替えは、あらかじめIPL−ROMの制御の下に、フ
ロッピーディスクから読込まれるシステムプログラムの
最初にフリップフロップをリセットし、IPL ROMからキ
ャラクタジェネレータROMの信号に切替える様なプログ
ラムを用意しておくことによりなされる。(Function) In the initial state, the selector selects the CPU address and the IPL ROM
To access. After the completion of the system start-up operation, the state of the flip-flop is inverted by the output instruction, and the selector thereafter selects the address on the display side. For this ROM switching, under the control of the IPL-ROM, prepare a program that resets the flip-flop at the beginning of the system program read from the floppy disk and switches from the IPL ROM to the character generator ROM signal. Done by.
尚、更に付加されるゲートにより、唯１個のROM出力を
ディスプレィ側へ流すか、あるいはデータバスへ流すか
がコントロールされる。An additional gate controls whether only one ROM output is sent to the display side or the data bus.
（実施例） 以下、本発明の実施例について詳細に説明する。第１図
は本発明の実施例を示すブロック図である。図におい
て、11はCPU、12はディスプレィメモリ（Ｖ−RAM）、16
は並直列変換器（P/S）、17はCRTディスプレイ、20はデ
ータバスであり、第３図に示すそれと同様のものであ
る。(Example) Hereinafter, the Example of this invention is described in detail. FIG. 1 is a block diagram showing an embodiment of the present invention. In the figure, 11 is a CPU, 12 is a display memory (V-RAM), 16
Is a parallel-to-serial converter (P / S), 17 is a CRT display, and 20 is a data bus, which are similar to those shown in FIG.
13はセレクタである。セレクタ13にはCPU11から出力さ
れるアドレスADR11-00とディスプレィメモリ12及びCRT
コントローラ（図示せず）から出力されるデータCC
07-00/RA3-0が供給され、フリップフロップ14が示す値
に従がい、いずれか一方を選択し、IPLとキャラクタジ
ェネレータが複合されたROM15へ供給される。ROM15はキ
ャラクタジェネレータ用の領域とIPL用の領域とが割付
けられている。18,19はアンドゲートである。アンドゲ
ート18にはROM15出力とフリップフロップ14のＱ出力が
供給され、フリップフロップ14のＱ出力が有意となって
いた場合にのみその出力（ROM15出力＝キャラクタジェ
ネレータ）を並直列変換器16へ供給する。アンドゲート
19にはROM15出力ならびにフリップフロップ14の出力
が供給されており、フリップフロップ14のＱ出力が有意
となっていた場合にのみその出力（ROM15出力＝IPL出
力）をデータバス20へ供給する。13 is a selector. The selector 13 outputs the address ADR 11-00 output from the CPU 11, the display memory 12 and the CRT.
Data CC output from the controller (not shown)
07-00 / RA 3-0 is supplied, one of them is selected according to the value indicated by the flip-flop 14, and it is supplied to the ROM 15 in which the IPL and the character generator are combined. The ROM 15 is assigned a character generator area and an IPL area. 18 and 19 are AND gates. The AND gate 18 is supplied with the ROM 15 output and the Q output of the flip-flop 14, and only when the Q output of the flip-flop 14 is significant, the output (ROM 15 output = character generator) is supplied to the parallel-serial converter 16 Supply to. And gate
The ROM 15 output and the output of the flip-flop 14 are supplied to 19, and the output (ROM 15 output = IPL output) is supplied to the data bus 20 only when the Q output of the flip-flop 14 becomes significant. .
第２図はフリップフロップ、セレクタを中心に本発明実
施例の動作を概念的に示した図である。図中、第１図と
同一番号の付されたブロックは第１図のそれと同じもの
とする。フリップフロップ14のＳ端子には特定のアドレ
スを持つ出力命令（入出力ポート）を実行した際に生成
されるパルスSIが、Ｒ端子には、パワーオン時にリセ
ットパルスが入力される。Ｑ・出力はROM15データの
ゲート信号となる。尚、ROMはアドレスの最上位ビット
によりキャラクタジェネレータとIPLプログラムが区分
されるものとする。FIG. 2 is a diagram conceptually showing the operation of the embodiment of the present invention centering on the flip-flop and the selector. In the figure, blocks designated by the same numbers as in FIG. 1 are the same as those in FIG. A pulse SI generated when an output instruction (input / output port) having a specific address is executed is input to the S terminal of the flip-flop 14, and a reset pulse is input to the R terminal when the power is turned on. The Q output is the gate signal for ROM 15 data. In the ROM, the character generator and the IPL program are distinguished by the most significant bit of the address.
以下、本発明実施例の動作について詳細に説明する。ま
ず、パワーオンリセット信号により、フリップフロップ
14をリセット状態に設定する。このとき、セレクタ13
は、CPU11から到来するアドレス信号（ADR11-00）を選
択し、その信号を複合ＲＭ15のアドレス入力端子へ供
給する。そしてIPL領域に格納されたIPLによるシステム
立上げ動作のプログラム実行完了と同時に、フリップフ
ロップ14が出力命令（SI発生）によりリセットされ、
今まで“HIGH"レベル（IPLへの入力）にあった出力が
“LOW"レベルに変化し、従ってセレクタ13は以降ディス
プレィメモリ12から出力されるキャラクタコード信号及
びラスタ信号（CC07-00/RA3-0）を出力する。このこと
によりIPLだったＲＭがCG（キャラクタジェネレー
タ）に切替わる。この様にして切替わった後、ディスプ
レィメモリ12出力は並直列変換器16を介し、所望のデー
タをCRTディスプレィ17に出力表示させることが出来
る。The operation of the embodiment of the present invention will be described in detail below. First, the power-on reset signal causes the flip-flop
Set 14 to reset. At this time, the selector 13
Selects the address signal (ADR 11-00 ) coming from the CPU 11 and supplies the signal to the address input terminal of the composite RM 15 . Then, at the same time when the program execution of the system startup operation by the IPL stored in the IPL area is completed, the flip-flop 14 is reset by the output instruction (SI is generated),
The output that was at the “HIGH” level (input to the IPL) changes to the “LOW” level until now, so the selector 13 will output the character code signal and raster signal (CC 07-00 / RA) output from the display memory 12 thereafter. 3-0 ) is output. As a result, the RM that was the IPL is switched to the CG (character generator). After switching in this manner, the output of the display memory 12 can be output and displayed on the CRT display 17 via the parallel-serial converter 16 as desired data.
ところで、ＲＭデータは、キャラクタジェネレータ、
IPLとで合成されているため、ゲートを付加せずにその
まま動作させると、ディスプレィ及び、データバスへ共
に流れることになる。従って本発明実施例ではフリップ
フロップ14のセット、リセットを利用し、ＲＭ15リー
ドデータの出力にアンドゲート18,19を挿入し、フリッ
プフロップの出力が“HIGH"の場合（IPLの信号）はデ
ータバス20に流れ、又、逆にキャラクタジェネレータに
すればデータバスに流れず、ディスプレィ側に流れるよ
うになる。By the way, RM data is a character generator,
Since it is combined with the IPL, if it is operated as it is without adding a gate, it will flow to both the display and the data bus. Therefore, in the embodiment of the present invention, the setting and resetting of the flip-flop 14 is utilized, the AND gates 18 and 19 are inserted in the output of the RM 15 read data, and when the output of the flip-flop is "HIGH" (IPL signal), If a character generator is used, the current will flow to the bus 20, but will not flow to the data bus but to the display side.
尚、上記ROM15の切替えは、あらかじめIPL−ＲＭの制
御のもとにフロッピーディスクから読み込まれるシステ
ムプログラムの最初にフリップフロップ14をリセットし
IPL−ＲＭからCG−ＲＭの信号に切り替えるような
プログラムを書き込んでおくことによりなされる。そう
することにより、IPLがプログラムを読み終わった時に
自動的に切替えがなされる。The switching of the ROM 15 is performed by resetting the flip-flop 14 at the beginning of the system program read from the floppy disk under the control of the IPL-RM in advance.
This is done by writing a program for switching from the IPL-RM signal to the CG-RM signal. By doing so, the switch will automatically occur when the IPL has finished reading the program.
以上説明の様に本発明に従えば、IPL−ＲＭとキャラ
クタジェネレータの共存により基板における部品点数の
削減がはかれ、また、それと共通してコストの削減が実
現出来る。但し、本発明はIPL−ＲＭの持つ容量がキ
ャラクタジェネレータROMの容量を含む場合にだけ限ら
れる。As described above, according to the present invention, the coexistence of the IPL-RM and the character generator can reduce the number of parts in the board, and in common therewith, the cost reduction can be realized. However, the present invention is limited only when the capacity of the IPL-RM includes the capacity of the character generator ROM.
第１図は本発明の実施例を示すブロック図、第２図は本
発明実施例における主要部の動作概念を示す図、第３図
は従来例におけるこの種システムの構成例を示す図であ
る。 11……CPU、12……ディスプレィメモリ（Ｖ−RAM）、13
……セレクタ、14……フリップフロップ、15……複合RO
M、18,19……アンドゲート。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing an operation concept of a main part in the embodiment of the present invention, and FIG. 3 is a diagram showing a configuration example of this type of system in a conventional example. . 11 ... CPU, 12 ... Display memory (V-RAM), 13
...... Selector, 14 …… Flip-flop, 15 …… Composite RO
M, 18, 19 ... And gate.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 13/16 ５１０ Ｃ 9366−5Ｂ Ｇ０９Ｇ 5/24 9471−5Ｇ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification number Office reference number FI Technical display location G06F 13/16 510 C 9366-5B G09G 5/24 9471-5G
Claims (1)
ータ用の文字データが格納される不揮発性メモリと、 CPUにより生成されるアドレスおよびビデオメモリから
出力されるコードデータを入力し、いずれか一方の入力
を前記不揮発性メモリのアドレス入力に供給する選択回
路と、 前記不揮発性メモリの出力データをデータバスまたは表
示制御装置側に選択的に出力するゲート回路と、 システム電源の投入を示す信号に応答して前記選択回路
およびゲート回路をそれぞれCPU側およびデータバス側
に切り替え、CPUが所定のI/O命令を実行したことを示す
信号に応答して前記選択回路およびゲート回路をそれぞ
れビデオメモリ側および表示制御装置側に切り替える切
り替え回路とを具備することを特徴とするコンピュータ
システム。1. A non-volatile memory in which an IPL program and character data for a character generator are stored, an address generated by a CPU and code data output from a video memory are input, and one of the inputs is input to the non-volatile. Circuit for supplying the address input of the non-volatile memory, a gate circuit for selectively outputting the output data of the non-volatile memory to the data bus or the display control device side, and the selection circuit in response to a signal indicating that the system power is turned on. The circuit and the gate circuit are switched to the CPU side and the data bus side, respectively, and the selection circuit and the gate circuit are switched to the video memory side and the display controller side in response to a signal indicating that the CPU has executed a predetermined I / O instruction. A computer system, comprising: a switching circuit for switching to.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61085274A JPH0736102B2 (en) | 1986-04-14 | 1986-04-14 | Computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61085274A JPH0736102B2 (en) | 1986-04-14 | 1986-04-14 | Computer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62240995A JPS62240995A (en) | 1987-10-21 |
| JPH0736102B2 true JPH0736102B2 (en) | 1995-04-19 |
Family
ID=13853980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61085274A Expired - Lifetime JPH0736102B2 (en) | 1986-04-14 | 1986-04-14 | Computer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736102B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01304488A (en) * | 1988-06-02 | 1989-12-08 | Matsushita Electric Ind Co Ltd | display device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54139338A (en) * | 1978-04-20 | 1979-10-29 | Hitachi Ltd | Character display device |
| JPS55129832A (en) * | 1979-03-30 | 1980-10-08 | Hitachi Ltd | Digital control circuit |
| JPS6015757A (en) * | 1983-07-06 | 1985-01-26 | Fujitsu Ltd | Memory control circuit |
-
1986
- 1986-04-14 JP JP61085274A patent/JPH0736102B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62240995A (en) | 1987-10-21 |
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