JPH0736144B2 - Ｄａｓｄ制御方法及び装置 - Google Patents
Ｄａｓｄ制御方法及び装置Info
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- JPH0736144B2 JPH0736144B2 JP3112196A JP11219691A JPH0736144B2 JP H0736144 B2 JPH0736144 B2 JP H0736144B2 JP 3112196 A JP3112196 A JP 3112196A JP 11219691 A JP11219691 A JP 11219691A JP H0736144 B2 JPH0736144 B2 JP H0736144B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
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- G06F3/0601—Interfaces specially adapted for storage systems
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
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- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
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- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Signal Processing (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
- Information Transfer Systems (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、高いインストラクショ
ン処理速度と、高いデータ転送率とを有する中央処理装
置（ＣＰＵ）によつて外部ストレージ装置としての直接
アクセス・ストレージ・デバイス（ＤＡＳＤ）のアレー
をアクセスすることに関する。本発明をより詳細に言え
ば、データ転送率とコンカレンシーとを最適化するため
にＤＡＳＤのアレーを同調することに関する。
ン処理速度と、高いデータ転送率とを有する中央処理装
置（ＣＰＵ）によつて外部ストレージ装置としての直接
アクセス・ストレージ・デバイス（ＤＡＳＤ）のアレー
をアクセスすることに関する。本発明をより詳細に言え
ば、データ転送率とコンカレンシーとを最適化するため
にＤＡＳＤのアレーを同調することに関する。
【０００２】
【従来の技術】高容量のデータ・ストレージ容量を持
ち、高いデータ転送率でデータを送受する装置としての
ＤＡＳＤアレーの従来技術には多くの技術が知られてい
る。これらの技術の中で重要な１つの点は、設置された
複数の装置と、データ転送率との間のパラメータに関す
る兼ね合いを決めることである。以下の項において、個
々の装置レベルのＤＡＳＤを説明した後に、アレー・レ
ベルのＤＡＳＤを説明する。その後の項で、ＣＰＵに対
してＤＡＳＤのアレーをマッチさせる従来の解決方法を
説明する。
ち、高いデータ転送率でデータを送受する装置としての
ＤＡＳＤアレーの従来技術には多くの技術が知られてい
る。これらの技術の中で重要な１つの点は、設置された
複数の装置と、データ転送率との間のパラメータに関す
る兼ね合いを決めることである。以下の項において、個
々の装置レベルのＤＡＳＤを説明した後に、アレー・レ
ベルのＤＡＳＤを説明する。その後の項で、ＣＰＵに対
してＤＡＳＤのアレーをマッチさせる従来の解決方法を
説明する。
【０００３】［ＤＡＳＤの属性］ ＤＡＳＤは、読み取り／書き込みヘッドによつて直接ア
クセスをサポートする一定速度の回転磁気デイスク・ス
トレージ装置である。磁気デイスク媒体は回転している
から、各データ・アクセスは、デイスク上の同心円トラ
ック上の空間に移動可能な読み取り／書き込みヘッドを
位置付けるための時間を必要とする。また、デイスクは
周期的トラック記録媒体であると言うことでも特徴付け
られる。
クセスをサポートする一定速度の回転磁気デイスク・ス
トレージ装置である。磁気デイスク媒体は回転している
から、各データ・アクセスは、デイスク上の同心円トラ
ック上の空間に移動可能な読み取り／書き込みヘッドを
位置付けるための時間を必要とする。また、デイスクは
周期的トラック記録媒体であると言うことでも特徴付け
られる。
【０００４】空間的な要素は、サーボ制御ループを通じ
て指定されたトラックに読み取り／書き込みヘッドを半
径方向に位置付けることによつて解決されている。前以
て記録されたサーボ基準情報が半径方向の位置付けを案
内するのに用いられる。基準情報は、アクセスされるト
ラック上に記録され、エンコードされた情報か、また
は、サーボ目的専用のデイスク面からの何れかからセン
スされる。
て指定されたトラックに読み取り／書き込みヘッドを半
径方向に位置付けることによつて解決されている。前以
て記録されたサーボ基準情報が半径方向の位置付けを案
内するのに用いられる。基準情報は、アクセスされるト
ラック上に記録され、エンコードされた情報か、また
は、サーボ目的専用のデイスク面からの何れかからセン
スされる。
【０００５】時間的な要素は、トラックから供給される
か、または外部から供給される回転位置情報をセンスす
ることによつて、デイスクの回転の関数として解決され
ている。このことを理想的にいえば、所望の情報を持つ
ているトラックの部分がヘツドの下を通過した時間とマ
ツチしてヘッドが位置付けられていることを意味する。
か、または外部から供給される回転位置情報をセンスす
ることによつて、デイスクの回転の関数として解決され
ている。このことを理想的にいえば、所望の情報を持つ
ているトラックの部分がヘツドの下を通過した時間とマ
ツチしてヘッドが位置付けられていることを意味する。
【０００６】本発明の目的のために、各ＤＡＳＤのトラ
ック上のデータは、１ブロック毎にｒ個のバイトを持
ち、かつ１トラック毎にＫ個のブロックを持つ固定ブロ
ック・サイズのものであると仮定する。このことは、カ
ウント・キー・データ（ＣＫＤ）フォーマットによる可
変長レコードがＫ個のブロック／ＣＫＤレコードの可変
数としてＤＡＳＤにマップされ、解決されるような、よ
り高い論理レベルの他のデータ組織を除外するものでは
ない。
ック上のデータは、１ブロック毎にｒ個のバイトを持
ち、かつ１トラック毎にＫ個のブロックを持つ固定ブロ
ック・サイズのものであると仮定する。このことは、カ
ウント・キー・データ（ＣＫＤ）フォーマットによる可
変長レコードがＫ個のブロック／ＣＫＤレコードの可変
数としてＤＡＳＤにマップされ、解決されるような、よ
り高い論理レベルの他のデータ組織を除外するものでは
ない。
【０００７】増加されたＤＡＳＤの容量。
【０００８】ＤＡＳＤのストレージ容量は、磁気面の磁
気被膜の記録属性と、記録面上の非常に小さい磁気スポ
ットの光学的解像力に近い大きさと、ＤＡＳＤの１つの
回転軸当りのデイスクの枚数とを改良することの関数と
して増加する。磁気被膜は、双安定性残留磁気の高度に
微細化された領域の面を構成する。磁気記録面の構成
は、ヘッドとデイスクとの間にミクロン単位の間隔を必
要とし、更にその上、独特のヘッドの形式を必要とす
る。各トラックに沿つて単位長さ当りの記録可能ビット
数と、デイスクの半径方向の単位長さ当りのトラックの
数とは非常に大きな値を持つている。
気被膜の記録属性と、記録面上の非常に小さい磁気スポ
ットの光学的解像力に近い大きさと、ＤＡＳＤの１つの
回転軸当りのデイスクの枚数とを改良することの関数と
して増加する。磁気被膜は、双安定性残留磁気の高度に
微細化された領域の面を構成する。磁気記録面の構成
は、ヘッドとデイスクとの間にミクロン単位の間隔を必
要とし、更にその上、独特のヘッドの形式を必要とす
る。各トラックに沿つて単位長さ当りの記録可能ビット
数と、デイスクの半径方向の単位長さ当りのトラックの
数とは非常に大きな値を持つている。
【０００９】［データが利用できないことと、データ転
送率のミスマッチ］ １つの回転軸当り複数枚のデイスクを用いた高容量ＤＡ
ＳＤはギガバイト級のデータ記録容量を持つている。こ
のような高いストレージ容量は印象的であるけれども、
広い帯域幅のＳＩＳＤ、ＳＩＭＤ及びＭＩＭＤのＣＰＵ
プロセッサが必要とするデータ可用性及びデータ転送率
とマッチすることはできない。ここで付言すると、ＳＩ
ＳＤは、単一のデータ・ストリームに動作する単一のイ
ンストラクション・ストリームを有するＣＰＵである。
ＳＩＭＤは、複数のデータ・ストリームに実行する単一
のインストラクション・ストリームを持つＣＰＵであ
り、ＭＩＭＤは、複数のデータ・ストリームに実行する
複数のインストラクション・ストリームを持つＣＰＵで
ある。
送率のミスマッチ］ １つの回転軸当り複数枚のデイスクを用いた高容量ＤＡ
ＳＤはギガバイト級のデータ記録容量を持つている。こ
のような高いストレージ容量は印象的であるけれども、
広い帯域幅のＳＩＳＤ、ＳＩＭＤ及びＭＩＭＤのＣＰＵ
プロセッサが必要とするデータ可用性及びデータ転送率
とマッチすることはできない。ここで付言すると、ＳＩ
ＳＤは、単一のデータ・ストリームに動作する単一のイ
ンストラクション・ストリームを有するＣＰＵである。
ＳＩＭＤは、複数のデータ・ストリームに実行する単一
のインストラクション・ストリームを持つＣＰＵであ
り、ＭＩＭＤは、複数のデータ・ストリームに実行する
複数のインストラクション・ストリームを持つＣＰＵで
ある。
【００１０】「データの可用性」は、通路の故障、また
はノイズがあつたとしても、アプリケーションによりア
クセスできるデータの数である。代表的な例で言えば、
もし、外部ストレージの１部が故障したならば、アクセ
ス要求は行なわれない。その結果、アプリケーションの
実行は中断され、アプリケーションは、情報の一貫性が
ある以前のポイントまで引き返す。従来の殆んどの技術
は、経過記録ベースのアプリケーション回復、処理中の
データ（on-the-fly data）の修復、またはオペレーシ
ョン再実行（operation redo）に向けられていた。
はノイズがあつたとしても、アプリケーションによりア
クセスできるデータの数である。代表的な例で言えば、
もし、外部ストレージの１部が故障したならば、アクセ
ス要求は行なわれない。その結果、アプリケーションの
実行は中断され、アプリケーションは、情報の一貫性が
ある以前のポイントまで引き返す。従来の殆んどの技術
は、経過記録ベースのアプリケーション回復、処理中の
データ（on-the-fly data）の修復、またはオペレーシ
ョン再実行（operation redo）に向けられていた。
【００１１】任意の情報源及びシンクの間の「データ転
送率のミスマッチ」は、バッファ動作、またはインター
ロック動作の何れかによつて慣習的に管理されている。
バッファ動作は、アクセス通路における遅延時間と、バ
ッファからの読み取り及びバッファへの書き込み全体を
管理する時間とを導入することによつて情報源及びデー
タ・シンクを結合しない。最小限の小さなメモリのサイ
ズでもストアの時間が必要であり、これはまた、データ
転送率に時間差を与えるから、転送時間が遅延すること
は明らかである。
送率のミスマッチ」は、バッファ動作、またはインター
ロック動作の何れかによつて慣習的に管理されている。
バッファ動作は、アクセス通路における遅延時間と、バ
ッファからの読み取り及びバッファへの書き込み全体を
管理する時間とを導入することによつて情報源及びデー
タ・シンクを結合しない。最小限の小さなメモリのサイ
ズでもストアの時間が必要であり、これはまた、データ
転送率に時間差を与えるから、転送時間が遅延すること
は明らかである。
【００１２】「インターロック動作」は、最低のデータ
転送率がインターフェースを通るデータ転送の速度を規
制するポーリングの形式である。ポーリングの技術は、
米国特許第３３３６５８２号に記載されている。
転送率がインターフェースを通るデータ転送の速度を規
制するポーリングの形式である。ポーリングの技術は、
米国特許第３３３６５８２号に記載されている。
【００１３】ミスマッチの代表的な例を挙げると、１秒
間に１億個のインストラクションを実行して、毎秒１０
０メガバイトのデータ転送率を持つＣＰＵと、毎秒１乃
至３メガバイトの転送速度で１０ミリ秒のアクセス時間
を持つＤＡＳＤとを通信させる場合がその１例である。
明らかに、１００対１乃至３０対１の速度変化に適合す
るために、百万バイト、またはそれ以上のバイトの範囲
でバッファ・メモリ、即ちキャッシュ・メモリによる一
義的な解決は、ユーザのコストが高価になることは明ら
かである。インターロックによる解決は、最高速度の素
子の望ましいペースを最低速度（ＤＡＳＤのアクセス）
の素子のペースに減少するので、この解決方法は論外の
方法である。
間に１億個のインストラクションを実行して、毎秒１０
０メガバイトのデータ転送率を持つＣＰＵと、毎秒１乃
至３メガバイトの転送速度で１０ミリ秒のアクセス時間
を持つＤＡＳＤとを通信させる場合がその１例である。
明らかに、１００対１乃至３０対１の速度変化に適合す
るために、百万バイト、またはそれ以上のバイトの範囲
でバッファ・メモリ、即ちキャッシュ・メモリによる一
義的な解決は、ユーザのコストが高価になることは明ら
かである。インターロックによる解決は、最高速度の素
子の望ましいペースを最低速度（ＤＡＳＤのアクセス）
の素子のペースに減少するので、この解決方法は論外の
方法である。
【００１４】［従来の解決方法は同期式並列転送に見出
されることについて］ 従来の技術において、データ転送率とマッチングを計る
ための一般的な解決方法は、並列に置かれたＮ個のＤＡ
ＳＤにアクセスすることである。同期による方法は、Ｎ
個のＤＡＳＤを同じ回転数で回転させ、同じ角度的オフ
セツトを持たせ、そして、同時に同じ態様でアクセスす
る方法である。この解決方法はデータ転送率を最大にす
る。然しながら、この解決方法は、一度に１つのアクセ
スしか行なうことができず、大量のデータ及び小量のデ
ータの読み取り、及び書き込み要求に関して、リソース
の使用を最適化しない。
されることについて］ 従来の技術において、データ転送率とマッチングを計る
ための一般的な解決方法は、並列に置かれたＮ個のＤＡ
ＳＤにアクセスすることである。同期による方法は、Ｎ
個のＤＡＳＤを同じ回転数で回転させ、同じ角度的オフ
セツトを持たせ、そして、同時に同じ態様でアクセスす
る方法である。この解決方法はデータ転送率を最大にす
る。然しながら、この解決方法は、一度に１つのアクセ
スしか行なうことができず、大量のデータ及び小量のデ
ータの読み取り、及び書き込み要求に関して、リソース
の使用を最適化しない。
【００１５】ＤＡＳＤアレーの態様 「アレー」とは、添字が、変数の各インスタンス値（in
stance）の相対位置の順序を指示する添字付き変数（su
bscripted variable）であると、抽象的に定義付けるこ
とができる。また、添字の要素はアレーの次元を定義す
る。従つて、アレー（ｉ，ｊ）は、変数「Ａ」を特定
し、その相対位置の順序付けられたインスタンスは２次
元的なクローズされた整数の間隔（closed integer int
erval）（１，１＜（Ｉ，Ｊ）＜Ｎ，Ｋ）にマップされ
る。アレーの寸法は、クローズされた整数の間隔１＜ｉ
＜Ｎ及び１＜ｊ＜Ｋが同様な装置の順序付け（索引）を
表わし、Ｎ及びＫは整数の上限であるように、アレーの
次元は相互に排他的であつてもよい。
stance）の相対位置の順序を指示する添字付き変数（su
bscripted variable）であると、抽象的に定義付けるこ
とができる。また、添字の要素はアレーの次元を定義す
る。従つて、アレー（ｉ，ｊ）は、変数「Ａ」を特定
し、その相対位置の順序付けられたインスタンスは２次
元的なクローズされた整数の間隔（closed integer int
erval）（１，１＜（Ｉ，Ｊ）＜Ｎ，Ｋ）にマップされ
る。アレーの寸法は、クローズされた整数の間隔１＜ｉ
＜Ｎ及び１＜ｊ＜Ｋが同様な装置の順序付け（索引）を
表わし、Ｎ及びＫは整数の上限であるように、アレーの
次元は相互に排他的であつてもよい。
【００１６】本発明において用いられているように、
「クローズされた整数の間隔」は、インデツクスの変数
が最終点を含むすべての間隔値を取ることができるもの
である。規約によつて、１方のアレーの次元は、列の順
序として指定され、他方の次元は行の順序として指定さ
れる。
「クローズされた整数の間隔」は、インデツクスの変数
が最終点を含むすべての間隔値を取ることができるもの
である。規約によつて、１方のアレーの次元は、列の順
序として指定され、他方の次元は行の順序として指定さ
れる。
【００１７】Ｎ個のＤＡＳＤの内の選択されたＤＡＳＤ
（または、すべのＤＡＳＤ）に同時にアクセスすること
ができるような任意の物理的な配列の物理的なストレー
ジ・システムとして、Ｎ個のＤＡＳＤのアレーが定義さ
れる。これに関連して、論理的／物理的ストアとして、
フォーマットすること、後続してアレーに読み取り／書
き込みアクセスすることは、行基準か、または列基準か
の何れかで相次ぐ位置の複写／挿入値によつて行なう。
若し、動作が列方向に行なわれるならば、システムは
「列主体の順序」で遂行するように指定される。同様
に、若し、動作が行方向に行なわれるならば、システム
は、行主体の順序で遂行されるように指定される。次
に、論理的「アレー」は物理的ストア（即ち、ＤＡＳＤ
の集団グループ）にマップされる。
（または、すべのＤＡＳＤ）に同時にアクセスすること
ができるような任意の物理的な配列の物理的なストレー
ジ・システムとして、Ｎ個のＤＡＳＤのアレーが定義さ
れる。これに関連して、論理的／物理的ストアとして、
フォーマットすること、後続してアレーに読み取り／書
き込みアクセスすることは、行基準か、または列基準か
の何れかで相次ぐ位置の複写／挿入値によつて行なう。
若し、動作が列方向に行なわれるならば、システムは
「列主体の順序」で遂行するように指定される。同様
に、若し、動作が行方向に行なわれるならば、システム
は、行主体の順序で遂行されるように指定される。次
に、論理的「アレー」は物理的ストア（即ち、ＤＡＳＤ
の集団グループ）にマップされる。
【００１８】アクセスし／アドレスする問題点は、Ｎ個
のＤＡＳＤにわたつて１つの物理的なトラック毎にＫ個
のブロック上に任意のロジカル・トラックのＮＫ個のブ
ロックをマップすることである。物理的なトラックのＫ
個のブロックの内容は、ＤＡＳＤのデイスクの１回転に
よつて決められるような時間を示すライン、即ち時間ラ
インにマップすることができる。ｉ番目のＤＡＳＤに対
して、時間ライン上の各ブロック位置の内容、即ち対応
するトラック範囲は、ｉ番目の行に対するＫ個の列エン
トリを構成する。同様に、Ｎ個のＤＡＳＤの各々から対
応するデイスク上の物理的なトラックに沿つたｊ番目の
時間ラインのセグメント、即ち角度的な位置に対して、
Ｎ個のＤＡＳＤに跨がるそのセクタを占めるＮ個のブロ
ックの内容は、ｊ番目の列のＮ個の行のエントリを構成
する。
のＤＡＳＤにわたつて１つの物理的なトラック毎にＫ個
のブロック上に任意のロジカル・トラックのＮＫ個のブ
ロックをマップすることである。物理的なトラックのＫ
個のブロックの内容は、ＤＡＳＤのデイスクの１回転に
よつて決められるような時間を示すライン、即ち時間ラ
インにマップすることができる。ｉ番目のＤＡＳＤに対
して、時間ライン上の各ブロック位置の内容、即ち対応
するトラック範囲は、ｉ番目の行に対するＫ個の列エン
トリを構成する。同様に、Ｎ個のＤＡＳＤの各々から対
応するデイスク上の物理的なトラックに沿つたｊ番目の
時間ラインのセグメント、即ち角度的な位置に対して、
Ｎ個のＤＡＳＤに跨がるそのセクタを占めるＮ個のブロ
ックの内容は、ｊ番目の列のＮ個の行のエントリを構成
する。
【００１９】ＣＰＵから見たストレージのモデルは、１
つのＤＡＳＤのデータ転送率のＮ−１倍の転送率を有
し、本来の装置の容量のＮ−１倍の容量を持つデータを
与える１つのロジカル・ストレージに見える。このモデ
ルは、ロジカル・トラック毎にＮＫ個のブロックのデー
タを持ち、Ｋ個のブロックは、予め決められた（Ｎ−
１）Ｋ個のデータ・ブロックをカバーするパリティを持
つている。アレー中のＤＡＳＤの固有のコンカレンシー
は、性能が低下したモードになつたとしても、単一のＤ
ＡＳＤのＭＢＴＦインターバル（故障と故障との間の平
均時間）よりも長いインターバル）にわたつて、ロジカ
ル・ストレージを動作可能にさせる。
つのＤＡＳＤのデータ転送率のＮ−１倍の転送率を有
し、本来の装置の容量のＮ−１倍の容量を持つデータを
与える１つのロジカル・ストレージに見える。このモデ
ルは、ロジカル・トラック毎にＮＫ個のブロックのデー
タを持ち、Ｋ個のブロックは、予め決められた（Ｎ−
１）Ｋ個のデータ・ブロックをカバーするパリティを持
つている。アレー中のＤＡＳＤの固有のコンカレンシー
は、性能が低下したモードになつたとしても、単一のＤ
ＡＳＤのＭＢＴＦインターバル（故障と故障との間の平
均時間）よりも長いインターバル）にわたつて、ロジカ
ル・ストレージを動作可能にさせる。
【００２０】［米国特許第４０９２７３２号及び米国特
許第４７６１７８５号］ 米国特許第４０９２７３２号は、Ｎ−１個のＤＡＳＤス
トリングに跨がる同じロジカル・ファイルからデータ・
ブロックを拡張することと、Ｎ番目のＤＡＳＤにパリテ
ィ・ブロックを記録することとを開示しており、このパ
リティ・ブロックは他のＮ−１個のブロックのパリティ
内容を排他的論理和（ＸＯＲ）したものである。任意の
１つのアクセス不能のＤＡＳＤからの内容は、残りのＮ
−２個のＤＡＳＤ中にストアされたブロックのパリティ
・ブロックを排他的論理和することによつて回復するこ
とができる。若し、パリティ・ブロックが利用可能でな
ければ、同様な結果を達成することができる。
許第４７６１７８５号］ 米国特許第４０９２７３２号は、Ｎ−１個のＤＡＳＤス
トリングに跨がる同じロジカル・ファイルからデータ・
ブロックを拡張することと、Ｎ番目のＤＡＳＤにパリテ
ィ・ブロックを記録することとを開示しており、このパ
リティ・ブロックは他のＮ−１個のブロックのパリティ
内容を排他的論理和（ＸＯＲ）したものである。任意の
１つのアクセス不能のＤＡＳＤからの内容は、残りのＮ
−２個のＤＡＳＤ中にストアされたブロックのパリティ
・ブロックを排他的論理和することによつて回復するこ
とができる。若し、パリティ・ブロックが利用可能でな
ければ、同様な結果を達成することができる。
【００２１】米国特許第４７６１７８５号は利用不可能
なＤＡＳＤ（即ち、米国特許第４０９２７３２号に開示
されたパリティ用ＤＡＳＤ）が、特に、性能低下モード
で動作している時に、利用不可能なすべてのパリティ・
ブロックを与えるように、ＤＡＳＤ全体にパリティ・ブ
ロックを分散することによつて、米国特許第４０９２７
３２号の技術を改良している。
なＤＡＳＤ（即ち、米国特許第４０９２７３２号に開示
されたパリティ用ＤＡＳＤ）が、特に、性能低下モード
で動作している時に、利用不可能なすべてのパリティ・
ブロックを与えるように、ＤＡＳＤ全体にパリティ・ブ
ロックを分散することによつて、米国特許第４０９２７
３２号の技術を改良している。
【００２２】［内部ブロック・パリティとパリティ・コ
ード・ブロック］ ブロック・オリエンテッド・データ、パリティ接尾部、
または、それらと同等のもの（ハミング・コード、ＣＲ
Ｃコード）は、各データ・ブロックに加えられている。
従つて、各パリティ接尾部は検出／訂正内部ブロック・
エラーを呼び出すことができる。米国特許第４７６１７
８５号に記載されているように、Ｎ−１シーケンスの１
個、または、それ以上のブロックが利用不能の時、Ｎ−
１ブロック・シーケンスに跨がるパリティ・ブロック
が、利用不能のデータ・ブロックを再構築するために、
残りのブロックと関連させて用いられる。能率的なコー
ドそれ自身（ハミング・コード、ＣＲＣコード、リード
−ソロモン・コード）は、文献で扱われており、以下に
説明されるように、補助的なものとされる。
ード・ブロック］ ブロック・オリエンテッド・データ、パリティ接尾部、
または、それらと同等のもの（ハミング・コード、ＣＲ
Ｃコード）は、各データ・ブロックに加えられている。
従つて、各パリティ接尾部は検出／訂正内部ブロック・
エラーを呼び出すことができる。米国特許第４７６１７
８５号に記載されているように、Ｎ−１シーケンスの１
個、または、それ以上のブロックが利用不能の時、Ｎ−
１ブロック・シーケンスに跨がるパリティ・ブロック
が、利用不能のデータ・ブロックを再構築するために、
残りのブロックと関連させて用いられる。能率的なコー
ドそれ自身（ハミング・コード、ＣＲＣコード、リード
−ソロモン・コード）は、文献で扱われており、以下に
説明されるように、補助的なものとされる。
【００２３】［パターソンのＤＡＳＤアレー・レベル及
びタイプ］ １９８８年６月１日乃至３日のＡＣＭ ＩＧＭＯＤ会議
におけるパターソン等の「安価なデイスクの冗長性アレ
ー（ＲＡＩＤ）の場合」（A Case for Redundant Array
s of Inexpensive disks-RAID）と題する文献は、デー
タの可用性を強化するための冗長データ及びＤＡＳＤを
構成する種々の方法を説明している。この配列は５つの
レベルに分類されている。
びタイプ］ １９８８年６月１日乃至３日のＡＣＭ ＩＧＭＯＤ会議
におけるパターソン等の「安価なデイスクの冗長性アレ
ー（ＲＡＩＤ）の場合」（A Case for Redundant Array
s of Inexpensive disks-RAID）と題する文献は、デー
タの可用性を強化するための冗長データ及びＤＡＳＤを
構成する種々の方法を説明している。この配列は５つの
レベルに分類されている。
【００２４】第１のレベル（ミラード・デイスク）は、
完全に複式化されたＤＡＳＤの配列を取つており、この
配列において、読み取り及び書き込みは複式にされてい
る。
完全に複式化されたＤＡＳＤの配列を取つており、この
配列において、読み取り及び書き込みは複式にされてい
る。
【００２５】第２のレベル（ハミング・コード）は、タ
ンデム（並列）にＮ個のＤＡＳＤに同期して読み取り及
び書き込みを行ない、この装置において、パリティ範囲
を重複させたハミングＥＣＣのようなアツプ・スケール
・パリティ・コードは、エラーを検出し、または訂正す
るために呼び出される。
ンデム（並列）にＮ個のＤＡＳＤに同期して読み取り及
び書き込みを行ない、この装置において、パリティ範囲
を重複させたハミングＥＣＣのようなアツプ・スケール
・パリティ・コードは、エラーを検出し、または訂正す
るために呼び出される。
【００２６】第３のレベルもまた、Ｎ個のＤＡＳＤに同
期して読み取り及び書き込みを行なう。然しながら、Ｎ
−１個のＤＡＳＤは、データを含み、１個のＤＡＳＤは
他のデータ用ＤＡＳＤにわたつて分散されたパリティを
含んでいる。つまり、このことは、１個のチエツク用Ｄ
ＡＳＤがそのグループに与えられていることを意味して
いる。故障したＤＡＳＤの内容は、米国特許第４０９２
７３２号に記載された態様で再構成することができる。
期して読み取り及び書き込みを行なう。然しながら、Ｎ
−１個のＤＡＳＤは、データを含み、１個のＤＡＳＤは
他のデータ用ＤＡＳＤにわたつて分散されたパリティを
含んでいる。つまり、このことは、１個のチエツク用Ｄ
ＡＳＤがそのグループに与えられていることを意味して
いる。故障したＤＡＳＤの内容は、米国特許第４０９２
７３２号に記載された態様で再構成することができる。
【００２７】第４のレベルは、小さな容量のデータの読
み取り及び書き込みアクセスに関する性能を向上する。
これは、列範囲に沿つてブロックをストアすることによ
つて達成されるので、最初の時間スロット（ＤＡＳＤセ
クター１）において、ブロック１乃至Ｎが、ＤＡＳＤ１
乃至Ｎ中に夫々ストアすることができ、第２の時間スロ
ット（ＤＡＳＤセクタ２）において、ブロックＮ＋１乃
至２Ｎがストアされる、等々のようにストアされる。Ｋ
番目の時間スロツト（ＤＡＳＤセクタＫ）において、ブ
ロック［（Ｋ−１）］×Ｎ＋１乃至ＫＮは、対応する装
置にストアされる。
み取り及び書き込みアクセスに関する性能を向上する。
これは、列範囲に沿つてブロックをストアすることによ
つて達成されるので、最初の時間スロット（ＤＡＳＤセ
クター１）において、ブロック１乃至Ｎが、ＤＡＳＤ１
乃至Ｎ中に夫々ストアすることができ、第２の時間スロ
ット（ＤＡＳＤセクタ２）において、ブロックＮ＋１乃
至２Ｎがストアされる、等々のようにストアされる。Ｋ
番目の時間スロツト（ＤＡＳＤセクタＫ）において、ブ
ロック［（Ｋ−１）］×Ｎ＋１乃至ＫＮは、対応する装
置にストアされる。
【００２８】列トラック・レイアウトに加えて、第４の
レベルは、個々のＤＡＳＤにアクセスを許容する。これ
は、小容量のデータ転送は少数のＤＡＳＤを占有し、大
量のデータ転送は、Ｎ個のＤＡＳＤにわたつて同期して
アクセスすることができることを意味する。
レベルは、個々のＤＡＳＤにアクセスを許容する。これ
は、小容量のデータ転送は少数のＤＡＳＤを占有し、大
量のデータ転送は、Ｎ個のＤＡＳＤにわたつて同期して
アクセスすることができることを意味する。
【００２９】本発明の目的に対して、パターソンのレベ
ル３及びレベル４はタイプ１及びタイプ２のＤＡＳＤア
レーと呼ばれる。
ル３及びレベル４はタイプ１及びタイプ２のＤＡＳＤア
レーと呼ばれる。
【００３０】［タイプ１のＤＡＳＤアレー］ また、タイプ１（パターソンのレベル３）は、１９８８
年春と、１９８８年３月のサンフランシスコのＣＯＭＰ
ＳＯＮの会議のクルツウエイル（Kurzweil）の「小さな
デイスク・アレー−高性能への今後の手法」（Small Di
sk Arrays- TheEmerging Approach to High Performanc
e）と題する文献に記載されている。これに関連して、
タイプ１のアレーは、各読み取り／書き込み（Ｉ／Ｏ）
要求（大量のデータの読み取り／書き込み）によつて、
シーケンシャルにストアされた大量のデータを転送する
アプリケーションに効果的であることが知られている。
反対に、少量のデータ（少量のデータの読み取り、また
は書き込み）を、ランダムに大量に要求した時には、性
能は著しく低下する。
年春と、１９８８年３月のサンフランシスコのＣＯＭＰ
ＳＯＮの会議のクルツウエイル（Kurzweil）の「小さな
デイスク・アレー−高性能への今後の手法」（Small Di
sk Arrays- TheEmerging Approach to High Performanc
e）と題する文献に記載されている。これに関連して、
タイプ１のアレーは、各読み取り／書き込み（Ｉ／Ｏ）
要求（大量のデータの読み取り／書き込み）によつて、
シーケンシャルにストアされた大量のデータを転送する
アプリケーションに効果的であることが知られている。
反対に、少量のデータ（少量のデータの読み取り、また
は書き込み）を、ランダムに大量に要求した時には、性
能は著しく低下する。
【００３１】タイプ２のＤＡＳＤアレー（パターソンの
レベル４）は、Ｎ個の同期されたＤＡＳＤを使用し、ブ
ロック１からブロックＫまでの本来の装置のＮ−１倍の
容量及びトラック・サイズを持つ単一のＤＡＳＤのイメ
ージを与える。単一のＤＡＳＤの外見を持つているにも
拘らず、この装置は、装置に対して並列になされた複数
の要求を受け入れ、そして実行する能力を持つている。
この装置は、大量のデータ転送において、本来の装置の
データ転送率のＮ−１倍の速度を与え、他方、小量のデ
ータ転送の場合、装置は本来の装置の性能に一致するよ
うに試みる。最後に、パリティをストアし、列主体の順
序にアレーのＮ個のＤＡＳＤの間にパリティを拡大する
ことによつて、この装置は高い可用性を達成している。
ＤＡＳＤが故障した時、そのＤＡＳＤにストアされたデ
ータは残りのＮ−１個のＤＡＳＤにストアされたデータ
及びパリティを読み取ることによつて再生される。
レベル４）は、Ｎ個の同期されたＤＡＳＤを使用し、ブ
ロック１からブロックＫまでの本来の装置のＮ−１倍の
容量及びトラック・サイズを持つ単一のＤＡＳＤのイメ
ージを与える。単一のＤＡＳＤの外見を持つているにも
拘らず、この装置は、装置に対して並列になされた複数
の要求を受け入れ、そして実行する能力を持つている。
この装置は、大量のデータ転送において、本来の装置の
データ転送率のＮ−１倍の速度を与え、他方、小量のデ
ータ転送の場合、装置は本来の装置の性能に一致するよ
うに試みる。最後に、パリティをストアし、列主体の順
序にアレーのＮ個のＤＡＳＤの間にパリティを拡大する
ことによつて、この装置は高い可用性を達成している。
ＤＡＳＤが故障した時、そのＤＡＳＤにストアされたデ
ータは残りのＮ−１個のＤＡＳＤにストアされたデータ
及びパリティを読み取ることによつて再生される。
【００３２】ブロックが垂直方向の順序、即ち列主体の
順序でタイプ２のアレーにストアされ、そして、各列に
対するパリティ・ブロックが対角線上に配置されている
場合、アレーはタイプ２Ｖと呼ばれる。これは、ブロッ
ク１乃至Ｎ−１の第１列に対するパリティ・ブロックが
ＤＡＳＤ、Ｎにストアされることを意味する。ブロック
Ｎ＋１乃至２Ｎに対する第２列のパリティ・ブロック
は、ＤＡＳＤＮ−１にストアされる。同様に、列３ブロ
ック２Ｎ＋１乃至３Ｎに対しては、パリティ・ブロック
はＤＡＳＤＮ−２にストアされる。以下、同様の関係が
繰り返される。
順序でタイプ２のアレーにストアされ、そして、各列に
対するパリティ・ブロックが対角線上に配置されている
場合、アレーはタイプ２Ｖと呼ばれる。これは、ブロッ
ク１乃至Ｎ−１の第１列に対するパリティ・ブロックが
ＤＡＳＤ、Ｎにストアされることを意味する。ブロック
Ｎ＋１乃至２Ｎに対する第２列のパリティ・ブロック
は、ＤＡＳＤＮ−１にストアされる。同様に、列３ブロ
ック２Ｎ＋１乃至３Ｎに対しては、パリティ・ブロック
はＤＡＳＤＮ−２にストアされる。以下、同様の関係が
繰り返される。
【００３３】［タイプ２Ｖアレーに対する小量／大量の
読み取り及び書き込み］ ＤＡＳＤアレーの動作中において、タイプ２のＤＡＳＤ
アレーは、少量のデータの読み取り及び書き込みを要求
されることがあるし、反対に、大量のデータの読み取り
及び書き込みを要求されることがある。読み取りの場合
にはアレーの情報状態が変更されないから、読み取りを
実行するのが容易である。書き込み動作は、パリティ・
ブロックを含んでアレー情報状態を変更する。
読み取り及び書き込み］ ＤＡＳＤアレーの動作中において、タイプ２のＤＡＳＤ
アレーは、少量のデータの読み取り及び書き込みを要求
されることがあるし、反対に、大量のデータの読み取り
及び書き込みを要求されることがある。読み取りの場合
にはアレーの情報状態が変更されないから、読み取りを
実行するのが容易である。書き込み動作は、パリティ・
ブロックを含んでアレー情報状態を変更する。
【００３４】ブロック１だけを読み取る要求のような小
容量読み取り要求は、ＤＡＳＤにその第１のブロックを
発生させる。ＥＣＣ付加の各データ・ブロックのような
パリティは、すべての内部ブロック・エラーを検出し／
訂正するのに充分であるという事実から、ＤＡＳＤ、Ｎ
中のパリティ・ブロックＮを読み取る必要はない。従つ
て、ただ１つのＤＡＳＤだけが動作され、他のＤＡＳＤ
は他の要求を処理するのに利用可能である。
容量読み取り要求は、ＤＡＳＤにその第１のブロックを
発生させる。ＥＣＣ付加の各データ・ブロックのような
パリティは、すべての内部ブロック・エラーを検出し／
訂正するのに充分であるという事実から、ＤＡＳＤ、Ｎ
中のパリティ・ブロックＮを読み取る必要はない。従つ
て、ただ１つのＤＡＳＤだけが動作され、他のＤＡＳＤ
は他の要求を処理するのに利用可能である。
【００３５】ブロック１に対する小量の更新書き込み要
求が行なわれた場合、更新はＤＡＳＤ１のブロック１
と、ＤＡＳＤ、Ｎのパリティ・ブロックＮとの両方に行
なわれねばならない。この動作は、古いブロック１及び
Ｎを読み取ることによつて先ず達成され、これに続い
て、ＤＡＳＤ１及びＮに新しいブロック１及びＮを書き
込むことによつて達成される。この場合、新しいブロッ
クＮ＝（古いブロックＮ）ＸＯＲ（排他的和）（古いブ
ロック１）ＸＯＲ（新しいブロック１）である。
求が行なわれた場合、更新はＤＡＳＤ１のブロック１
と、ＤＡＳＤ、Ｎのパリティ・ブロックＮとの両方に行
なわれねばならない。この動作は、古いブロック１及び
Ｎを読み取ることによつて先ず達成され、これに続い
て、ＤＡＳＤ１及びＮに新しいブロック１及びＮを書き
込むことによつて達成される。この場合、新しいブロッ
クＮ＝（古いブロックＮ）ＸＯＲ（排他的和）（古いブ
ロック１）ＸＯＲ（新しいブロック１）である。
【００３６】タイプ２Ｖアレーにおいて、ブロックは、
対角線上に配置されたパリティ・ブロックを持つ列主体
の順序にストアされる。ブロック１乃至Ｎは、ＤＡＳＤ
１乃至Ｎに書き込まれるが、ブロックＮ＋１乃至２Ｎ
は、ＤＡＳＤ１乃至Ｎに書き込まれる。ＤＡＳＤ２中の
ブロックＮ＋２を更新する要求は、ＤＡＳＤ１中のブロ
ック１の更新で同時に処理することができる。この場
合、ＤＡＳＤの対（１、Ｎ）及び（２、Ｎ−１）は、相
互に妨害することなく含まれる。然しながら、ブロック
１及び２、またはブロック１及びＮ＋１を更新する要求
は、相互妨害が生じる。第１の例において、更新は、同
じパリティ・ブロック及びＤＡＳＤ、Ｎを含んでいる。
第２の例において、更新は、同じＤＡＳＤ１を含んでい
る。
対角線上に配置されたパリティ・ブロックを持つ列主体
の順序にストアされる。ブロック１乃至Ｎは、ＤＡＳＤ
１乃至Ｎに書き込まれるが、ブロックＮ＋１乃至２Ｎ
は、ＤＡＳＤ１乃至Ｎに書き込まれる。ＤＡＳＤ２中の
ブロックＮ＋２を更新する要求は、ＤＡＳＤ１中のブロ
ック１の更新で同時に処理することができる。この場
合、ＤＡＳＤの対（１、Ｎ）及び（２、Ｎ−１）は、相
互に妨害することなく含まれる。然しながら、ブロック
１及び２、またはブロック１及びＮ＋１を更新する要求
は、相互妨害が生じる。第１の例において、更新は、同
じパリティ・ブロック及びＤＡＳＤ、Ｎを含んでいる。
第２の例において、更新は、同じＤＡＳＤ１を含んでい
る。
【００３７】大量のデータの読み取りのねらいは、でき
るだけ多くの物理的ＤＡＳＤからデータを読み取ること
にある。従つて、ＤＡＳＤ１乃至Ｎの同期式読み取り
は、この要求を満足する。大量のデータ読み取りに関連
して、最適の性能は、いちどきに１つの列を同期して処
理することに依存している。小量の読み取りは、小量の
書き込みの処理を必要とする。
るだけ多くの物理的ＤＡＳＤからデータを読み取ること
にある。従つて、ＤＡＳＤ１乃至Ｎの同期式読み取り
は、この要求を満足する。大量のデータ読み取りに関連
して、最適の性能は、いちどきに１つの列を同期して処
理することに依存している。小量の読み取りは、小量の
書き込みの処理を必要とする。
【００３８】
【発明が解決しようとする課題】本発明の目的は、高性
能のＣＰＵのアクセスに対して、ＤＡＳＤアレーのデー
タ転送率と、ＤＡＳＤの利用可能性とを効果的な最適値
に一致させるための方法及び手段を提供することにあ
る。
能のＣＰＵのアクセスに対して、ＤＡＳＤアレーのデー
タ転送率と、ＤＡＳＤの利用可能性とを効果的な最適値
に一致させるための方法及び手段を提供することにあ
る。
【００３９】本発明の他の目的は、ＣＰＵが、ランダム
及びシーケンシャル・アドレスの混合したシーケンスに
よつてか、または大量または、少量の読み取り、または
書き込み要求としてのシーケンスによつて、外部ストレ
ージとしてのＤＡＳＤアレーをリフアレンスする方法及
び手段を提供することにある。
及びシーケンシャル・アドレスの混合したシーケンスに
よつてか、または大量または、少量の読み取り、または
書き込み要求としてのシーケンスによつて、外部ストレ
ージとしてのＤＡＳＤアレーをリフアレンスする方法及
び手段を提供することにある。
【００４０】本発明の他の目的は、上述の方法及び手段
をＤＡＳＤのキャッシュ・メモリを使用して動作させる
ことにある。
をＤＡＳＤのキャッシュ・メモリを使用して動作させる
ことにある。
【００４１】
【課題を解決するための手段】上述の諸目的は、Ｋをパ
リティ・ブロックの数として、Ｋ×Ｎ個のブロックのロ
ジカル・トラックへのアクセスを管理する方法によつて
満足される。ＫＮブロックは、１個のＤＡＳＤ毎で、１
つの物理的トラック毎にＫ個のブロックを持つＮ個のＤ
ＡＳＤのアレー中に分散され、かつストアされる。アレ
ーは、各アクセス要求に応答するＤＡＳＤの選択可能な
１つのＤＡＳＤへの同期したアクセスを確定するための
制御手段を含んでいる。本発明の方法は、（ａ）データ
転送率とコンカレンシー（１つのアクセス毎に結合され
るＤＡＳＤの数）とのバランスの尺度として行主体の順
序のモジユーラスを使用したアレー中のブロックをフォ
ーマットすることと、（ｂ）アレーに対してなされる少
量のデータ及び大量のデータのアクセス要求のランダム
なシーケンスを実行することを含んでいる。
リティ・ブロックの数として、Ｋ×Ｎ個のブロックのロ
ジカル・トラックへのアクセスを管理する方法によつて
満足される。ＫＮブロックは、１個のＤＡＳＤ毎で、１
つの物理的トラック毎にＫ個のブロックを持つＮ個のＤ
ＡＳＤのアレー中に分散され、かつストアされる。アレ
ーは、各アクセス要求に応答するＤＡＳＤの選択可能な
１つのＤＡＳＤへの同期したアクセスを確定するための
制御手段を含んでいる。本発明の方法は、（ａ）データ
転送率とコンカレンシー（１つのアクセス毎に結合され
るＤＡＳＤの数）とのバランスの尺度として行主体の順
序のモジユーラスを使用したアレー中のブロックをフォ
ーマットすることと、（ｂ）アレーに対してなされる少
量のデータ及び大量のデータのアクセス要求のランダム
なシーケンスを実行することを含んでいる。
【００４２】より特定して言えば、本発明の方法のステ
ップは、（ａ）パラメータＭをＫに等しいか、またはそ
れよりも小さく且つ１より大である整数として、アレー
のＮ個のＤＡＳＤのＮ個のトラック上に上記ＫＮ個のブ
ロックの連続するＭ個ずつを順次配置しかつＮ番目のＤ
ＡＳＤに配置された後は１番目のＤＡＳＤに戻って同様
に配置するようフォーマットすることと、（ｂ）大量の
アクセス要求及び少量のアクセス要求をＮ個のＤＡＳＤ
アレーに実行されることとで構成されており、これによ
り、与えられた数Ｍに対して最大のデータ転送率を達成
するために転送される最小限のブロックの数が（Ｎ−
１）Ｍであり、クローズされたインターバル（（Ｎ−
１、（Ｎ−１）Ｋ）中にあること（後者のインターバル
の端部は、夫々Ｍ＝１及びＭ＝Ｋによつて決められる）
を含んでいる。
ップは、（ａ）パラメータＭをＫに等しいか、またはそ
れよりも小さく且つ１より大である整数として、アレー
のＮ個のＤＡＳＤのＮ個のトラック上に上記ＫＮ個のブ
ロックの連続するＭ個ずつを順次配置しかつＮ番目のＤ
ＡＳＤに配置された後は１番目のＤＡＳＤに戻って同様
に配置するようフォーマットすることと、（ｂ）大量の
アクセス要求及び少量のアクセス要求をＮ個のＤＡＳＤ
アレーに実行されることとで構成されており、これによ
り、与えられた数Ｍに対して最大のデータ転送率を達成
するために転送される最小限のブロックの数が（Ｎ−
１）Ｍであり、クローズされたインターバル（（Ｎ−
１、（Ｎ−１）Ｋ）中にあること（後者のインターバル
の端部は、夫々Ｍ＝１及びＭ＝Ｋによつて決められる）
を含んでいる。
【００４３】本発明の方法の結果として、データ転送率
は各要求を満足するために並列にアクセスされるＤＡＳ
Ｄの数に正比例的に変化し、そしてＭの数とは逆比例的
に変化する。同様に、可用性、またはコンカレンシーの
率はＭに対して正比例的に変化し、そして、各要求に結
合されるＤＡＳＤの数とは逆比例的に変化する。
は各要求を満足するために並列にアクセスされるＤＡＳ
Ｄの数に正比例的に変化し、そしてＭの数とは逆比例的
に変化する。同様に、可用性、またはコンカレンシーの
率はＭに対して正比例的に変化し、そして、各要求に結
合されるＤＡＳＤの数とは逆比例的に変化する。
【００４４】ＫＮ個のブロックＸを、パラメータＭに従
った行主体の順序及び列主体の順序でフォーマットする
付加的な結果は、パリティ・ブロックがブロック・レベ
ルにおいてでなく、トラック・レベルにおいてＮ個のＤ
ＡＳＤモジユーロＭ全体に分散されることである。これ
はＭが１よりも大きい場合にコンカレンシーの改善をも
たらす。
った行主体の順序及び列主体の順序でフォーマットする
付加的な結果は、パリティ・ブロックがブロック・レベ
ルにおいてでなく、トラック・レベルにおいてＮ個のＤ
ＡＳＤモジユーロＭ全体に分散されることである。これ
はＭが１よりも大きい場合にコンカレンシーの改善をも
たらす。
【００４５】キャッシュ・メモリは、ＣＰＵとアレーの
関係を円滑にすることに役立つ。キャッシュ・メモリが
使用された場合、トラックのステージングの端部と、ア
レー中のＤＡＳＤの行、列方向のフォーマッティングと
が、ＤＡＳＤのアレーとキャッシュ・メモリとの間の転
送を容易にする。
関係を円滑にすることに役立つ。キャッシュ・メモリが
使用された場合、トラックのステージングの端部と、ア
レー中のＤＡＳＤの行、列方向のフォーマッティングと
が、ＤＡＳＤのアレーとキャッシュ・メモリとの間の転
送を容易にする。
【００４６】尺度Ｍが単一のロジカル・トラックの領域
に関して説明されてきたが、多数のロジカル・トラック
を含むロジカル・シリンダがトラック毎にそのスパン及
び値を変化するＭを持つことは注意を払う必要がある。
相関的に、Ｍの絶対的な上限は、Ｔ×Ｋに等しいか、ま
た小さい値である。但し、Ｔはロジカル・トラックの数
とする。この後者の場合、コンカレンシーはデータ転送
率の犠牲において維持される。つまり、システムは、最
大のデータ転送率に達する前に、ＴＮＫ個のブロックの
通過を待たねばならないと言うことである。
に関して説明されてきたが、多数のロジカル・トラック
を含むロジカル・シリンダがトラック毎にそのスパン及
び値を変化するＭを持つことは注意を払う必要がある。
相関的に、Ｍの絶対的な上限は、Ｔ×Ｋに等しいか、ま
た小さい値である。但し、Ｔはロジカル・トラックの数
とする。この後者の場合、コンカレンシーはデータ転送
率の犠牲において維持される。つまり、システムは、最
大のデータ転送率に達する前に、ＴＮＫ個のブロックの
通過を待たねばならないと言うことである。
【００４７】
【実施例】図４を参照すると、記録されたデータのブロ
ックが、米国特許第４０９２７３２号に示された態様の
パリティ・ブロックを常に含むＮ番目のＤＡＳＤによつ
て、列主体の順序のＤＡＳＤに書き込まれるＮ個の同期
ＤＡＳＤのタイプ１のＤＡＳＤアレーが示されている。
このアレーにおいて、大量のデータの読み取り／書き込
みが行なわれれば、１つのＤＡＳＤのデータ転送率のＮ
−１倍までデータ転送率の増加が得られる利点を有する
ことが判つている。
ックが、米国特許第４０９２７３２号に示された態様の
パリティ・ブロックを常に含むＮ番目のＤＡＳＤによつ
て、列主体の順序のＤＡＳＤに書き込まれるＮ個の同期
ＤＡＳＤのタイプ１のＤＡＳＤアレーが示されている。
このアレーにおいて、大量のデータの読み取り／書き込
みが行なわれれば、１つのＤＡＳＤのデータ転送率のＮ
−１倍までデータ転送率の増加が得られる利点を有する
ことが判つている。
【００４８】［キャッシュ・メモリを有するＤＡＳＤア
レー］ 図５を参照すると、チャネル３、ＤＡＳＤアレーのコン
トローラ５及びキャッシュ・メモリ１３を含む通路を介
してＤＡＳＤ、１乃至ＮをアクセスするＣＰＵ１が示さ
れている。ＣＰＵ１は最新式の高性能ＳＩＳＤ、ＳＩＭ
Ｄ、またはＭＩＭＤタイプの１つであつてよい。
レー］ 図５を参照すると、チャネル３、ＤＡＳＤアレーのコン
トローラ５及びキャッシュ・メモリ１３を含む通路を介
してＤＡＳＤ、１乃至ＮをアクセスするＣＰＵ１が示さ
れている。ＣＰＵ１は最新式の高性能ＳＩＳＤ、ＳＩＭ
Ｄ、またはＭＩＭＤタイプの１つであつてよい。
【００４９】通常、ＳＩＳＤのＣＰＵは、常駐のオペレ
ーテイング・システム（ＯＳ）を有するインストラクシ
ョン・プロセッサと、ＲＡＭ式の内部メモリと、電気的
通路を経て、プロセッサ、または内部ストレージに結合
する外部ストレージとを含んでいる。ＭＩＭＤのアーキ
テクチャにおいて（アレー及びベクトル・プロセッ
サ）、オペランドの取り出しインストラクション、実行
インストラクション及び結果をストアするインストラク
ションは、複製されるので、単一のインストラクション
によつて、幾つかの値を、同時に、取り出し、処理し及
び結果をストアすることができる。
ーテイング・システム（ＯＳ）を有するインストラクシ
ョン・プロセッサと、ＲＡＭ式の内部メモリと、電気的
通路を経て、プロセッサ、または内部ストレージに結合
する外部ストレージとを含んでいる。ＭＩＭＤのアーキ
テクチャにおいて（アレー及びベクトル・プロセッ
サ）、オペランドの取り出しインストラクション、実行
インストラクション及び結果をストアするインストラク
ションは、複製されるので、単一のインストラクション
によつて、幾つかの値を、同時に、取り出し、処理し及
び結果をストアすることができる。
【００５０】ＳＩＳＤ及びＳＩＭＤの代わりに、複数イ
ンストラクション・ストリームを複数データ・ストリー
ム（ＭＩＭＤ）で同時に処理することができる。これ
は、処理に参加したプロセッサの数に正比例するインス
トラクション実行速度を生じる。ＭＩＭＤアーキテクチ
ヤにおいて、インストラクションの実行は、２つ、また
はそれ以上のプロセッサが共有ストレージをアクセスし
たとしても、夫々のプロセッサは独立しているから、他
のインストラクションの実行を妨げない。個々のプロセ
ッサで実行するＭＩＭＤ処理はインストラクションを順
番に実行する。また、そのようなシーケンスは、他のプ
ロセッサ、または共有外部ストレージを有するデータ・
エクスチェンジャによつて非周期的に終了される。
ンストラクション・ストリームを複数データ・ストリー
ム（ＭＩＭＤ）で同時に処理することができる。これ
は、処理に参加したプロセッサの数に正比例するインス
トラクション実行速度を生じる。ＭＩＭＤアーキテクチ
ヤにおいて、インストラクションの実行は、２つ、また
はそれ以上のプロセッサが共有ストレージをアクセスし
たとしても、夫々のプロセッサは独立しているから、他
のインストラクションの実行を妨げない。個々のプロセ
ッサで実行するＭＩＭＤ処理はインストラクションを順
番に実行する。また、そのようなシーケンスは、他のプ
ロセッサ、または共有外部ストレージを有するデータ・
エクスチェンジャによつて非周期的に終了される。
【００５１】コントローラ５は作動的に同期を確実に
し、制御通路７を介してＤＡＳＤ１乃至Ｎの間のアクセ
スを制御する。アクセスに応答して、データ通路１５を
介してキャッシュに並列に、Ｎバイトのデータを交換す
ることができる。同様に、データは、制御通路９及びデ
ータ転送通路１１を介して、コントローラ５及びチャネ
ル３を経てＣＰＵ１及びキャッシュ１３との間でバイト
ごとに直列に交換される。
し、制御通路７を介してＤＡＳＤ１乃至Ｎの間のアクセ
スを制御する。アクセスに応答して、データ通路１５を
介してキャッシュに並列に、Ｎバイトのデータを交換す
ることができる。同様に、データは、制御通路９及びデ
ータ転送通路１１を介して、コントローラ５及びチャネ
ル３を経てＣＰＵ１及びキャッシュ１３との間でバイト
ごとに直列に交換される。
【００５２】アレー中にキャッシュ・メモリ１３を置く
ことは、ＣＰＵ１から見たときのストレージの様子を変
える。これは、ロジカル・シリンダに組織された１つ、
またはそれ以上のロジカル・トラックを有するブロック
に組織されたロジカルＤＡＳＤ中の情報をアクセスする
ＣＰＵ中で動作するすべてのアプリケーションをキャッ
シュ・メモリ動作を通して、円滑かつ容易にする。この
円滑さは、ＣＰＵ／キャッシュ・インターフェースから
キャッシュ／アレー割込みを切り離す特別化されたバッ
ファとして動作するキャッシュ・メモリから生じる。つ
まり、少なくともランダムアクセス（シーケンシャルで
ないアクセス）において、ＤＡＳＤアレーに対するキャ
ッシュ・メモリのリフアレンス速度は、キャッシュ・メ
モリに対するＣＰＵのリフアレンス速度よりも遥かに低
速である。
ことは、ＣＰＵ１から見たときのストレージの様子を変
える。これは、ロジカル・シリンダに組織された１つ、
またはそれ以上のロジカル・トラックを有するブロック
に組織されたロジカルＤＡＳＤ中の情報をアクセスする
ＣＰＵ中で動作するすべてのアプリケーションをキャッ
シュ・メモリ動作を通して、円滑かつ容易にする。この
円滑さは、ＣＰＵ／キャッシュ・インターフェースから
キャッシュ／アレー割込みを切り離す特別化されたバッ
ファとして動作するキャッシュ・メモリから生じる。つ
まり、少なくともランダムアクセス（シーケンシャルで
ないアクセス）において、ＤＡＳＤアレーに対するキャ
ッシュ・メモリのリフアレンス速度は、キャッシュ・メ
モリに対するＣＰＵのリフアレンス速度よりも遥かに低
速である。
【００５３】これに関連して付言すると、キャッシュ・
メモリはＬＲＵで管理されるタイプのものでよい。この
ことは、読み取り、または書き込みデータ・ブロック・
アクセス要求は、先ず、キャッシュ・メモリに行なわれ
ると言うことを意味している。ブロックがキャッシュ・
メモリにストアされていない場合には、その要求は、Ｄ
ＡＳＤアレーの固有部分と、キャッシュ・メモリにステ
ージされたブロックとに通過される。ＬＲＵは、キャッ
シュ・メモリが一杯の場合に、現在要求されているブロ
ックを受け入れるのに十分な数の最も古く参照されたブ
ロックがデステージされることを意味する略語である。
回復、または他の目的のために、キャッシュはライト・
スルー・タイプ（write though type）のものでよい。
つまり、ブロックが更新される場合、それらのブロック
は、ＤＡＳＤアレー及びキャッシュに書き込まれると言
うことである。ＤＡＳＤからキャッシュ・メモリへのス
テージングは、「トラックの端部までステージせよ」
（ＳＴＥＯＴ）か、または、レコード・ステージの何れ
かを使用すべきであることと、ＤＡＳＤアレーは、後述
するように、行主体の順序で連続Ｍ個のブロックづつフ
ォーマットされるべきであることとが見出されている。
メモリはＬＲＵで管理されるタイプのものでよい。この
ことは、読み取り、または書き込みデータ・ブロック・
アクセス要求は、先ず、キャッシュ・メモリに行なわれ
ると言うことを意味している。ブロックがキャッシュ・
メモリにストアされていない場合には、その要求は、Ｄ
ＡＳＤアレーの固有部分と、キャッシュ・メモリにステ
ージされたブロックとに通過される。ＬＲＵは、キャッ
シュ・メモリが一杯の場合に、現在要求されているブロ
ックを受け入れるのに十分な数の最も古く参照されたブ
ロックがデステージされることを意味する略語である。
回復、または他の目的のために、キャッシュはライト・
スルー・タイプ（write though type）のものでよい。
つまり、ブロックが更新される場合、それらのブロック
は、ＤＡＳＤアレー及びキャッシュに書き込まれると言
うことである。ＤＡＳＤからキャッシュ・メモリへのス
テージングは、「トラックの端部までステージせよ」
（ＳＴＥＯＴ）か、または、レコード・ステージの何れ
かを使用すべきであることと、ＤＡＳＤアレーは、後述
するように、行主体の順序で連続Ｍ個のブロックづつフ
ォーマットされるべきであることとが見出されている。
【００５４】［タイプ２Ｖアレー］ 図６を参照すると、Ｋ×Ｎ個のブロックが列主体の順序
（column major order）でフォーマットされている。ま
た、各パリティ・ブロックは、その列中の他のＮ−１個
のブロックをカバーする。然しながら、Ｋ個のパリティ
・ブロックは、ＤＡＳＤの対角線上に並んでいる。同時
に書き込み動作が生じた場合、対角線方向のパリティ・
ブロックは、若し、すべてのパリティ・ブロックがパリ
ティ・デイスクにあつたとしても、デイスク間で異論が
生じるのを回避する。
（column major order）でフォーマットされている。ま
た、各パリティ・ブロックは、その列中の他のＮ−１個
のブロックをカバーする。然しながら、Ｋ個のパリティ
・ブロックは、ＤＡＳＤの対角線上に並んでいる。同時
に書き込み動作が生じた場合、対角線方向のパリティ・
ブロックは、若し、すべてのパリティ・ブロックがパリ
ティ・デイスクにあつたとしても、デイスク間で異論が
生じるのを回避する。
【００５５】ＫがＮよりも遥かに大きな数である場合、
対角線方向のパリティ・ブロックはＸモジユーロＮの繰
り返しで生じる。更に、上述したように、同じ列中の異
なつたブロック（これらは異なつたＤＡＳＤに位置付け
られているので）の現在の読み取り、及び書き込みが可
能である。それにも拘らず、同じ列中のブロックに対し
て同時の書き込みや、または同じＤＡＳＤ中のブロック
に対する同時の書き込みは避けねばならない。前者の場
合、同じパリティ・ブロックは直列にしか変更すること
ができないからであり、後者の場合は、同じＤＡＳＤは
直列の順序でしか書き込み、または読み取りができない
からである。
対角線方向のパリティ・ブロックはＸモジユーロＮの繰
り返しで生じる。更に、上述したように、同じ列中の異
なつたブロック（これらは異なつたＤＡＳＤに位置付け
られているので）の現在の読み取り、及び書き込みが可
能である。それにも拘らず、同じ列中のブロックに対し
て同時の書き込みや、または同じＤＡＳＤ中のブロック
に対する同時の書き込みは避けねばならない。前者の場
合、同じパリティ・ブロックは直列にしか変更すること
ができないからであり、後者の場合は、同じＤＡＳＤは
直列の順序でしか書き込み、または読み取りができない
からである。
【００５６】［タイプ２Ｈのアレー及び複数のロジカル
・トラック、パリティ・ブロック及びキャッシュの状
況］ 図１を参照すると、行主体の順序のＸモジユーロＭに配
列されたタイプ２ＨのＮ個のＤＡＳＤアレーにロジカル
・トラックのＫＮ個のブロックがマップされている。こ
こで、Ｍ＝Ｋであり、Ｎ番目のＤＡＳＤ上のＫ個のパリ
ティ・ブロックは、それぞれ対応する列ブロックをカバ
ーするものとする。
・トラック、パリティ・ブロック及びキャッシュの状
況］ 図１を参照すると、行主体の順序のＸモジユーロＭに配
列されたタイプ２ＨのＮ個のＤＡＳＤアレーにロジカル
・トラックのＫＮ個のブロックがマップされている。こ
こで、Ｍ＝Ｋであり、Ｎ番目のＤＡＳＤ上のＫ個のパリ
ティ・ブロックは、それぞれ対応する列ブロックをカバ
ーするものとする。
【００５７】図１に示されたアレーはＮ個のＤＡＳＤ
と、１つの物理的トラック当りＫ個のブロックと、１つ
のロジカル・トラック当りＮＫ個のブロックを持つてい
る。然しながら、タイプ２Ｖアレーの列主体の順序のレ
イアウト順序とは異なつて、図１に示したロジカル・ト
ラックのＫＮ個の連続したブロックは、対応する物理的
ＤＡＳＤトラックに沿つて行主体の順序にストアされ
る。また、２Ｈアレー中のパリティ・ブロックは２Ｖア
レーとは異なつている。図１に示されたグループのＫＮ
ブロック、即ちロジカル・トラックに対して、Ｋ個のパ
リティ・ブロックは、ＤＡＳＤ、Ｎ中の物理的トラック
中にストアされる。第２グループのＫＮ個のブロック、
即ちロジカル・ブロック（図１には示されていない）に
対して、Ｋ個のパリティ・ブロックは、ＤＡＳＤ、Ｎ−
１中の予め決められたトラックにストアされる。同様
に、第３のグループのＫＮ個のパリティ・ブロック、即
ちロジカル・トラックは、ＤＡＳＤ、Ｎ−２の中にＫ個
のパリティ・ブロックを記憶している等々であつて、以
下同様の関係がある。
と、１つの物理的トラック当りＫ個のブロックと、１つ
のロジカル・トラック当りＮＫ個のブロックを持つてい
る。然しながら、タイプ２Ｖアレーの列主体の順序のレ
イアウト順序とは異なつて、図１に示したロジカル・ト
ラックのＫＮ個の連続したブロックは、対応する物理的
ＤＡＳＤトラックに沿つて行主体の順序にストアされ
る。また、２Ｈアレー中のパリティ・ブロックは２Ｖア
レーとは異なつている。図１に示されたグループのＫＮ
ブロック、即ちロジカル・トラックに対して、Ｋ個のパ
リティ・ブロックは、ＤＡＳＤ、Ｎ中の物理的トラック
中にストアされる。第２グループのＫＮ個のブロック、
即ちロジカル・ブロック（図１には示されていない）に
対して、Ｋ個のパリティ・ブロックは、ＤＡＳＤ、Ｎ−
１中の予め決められたトラックにストアされる。同様
に、第３のグループのＫＮ個のパリティ・ブロック、即
ちロジカル・トラックは、ＤＡＳＤ、Ｎ−２の中にＫ個
のパリティ・ブロックを記憶している等々であつて、以
下同様の関係がある。
【００５８】このパリティ・ブロックの配置を使用する
ことによる利点は、タイプ２Ｈアレーに加えてタイプ２
Ｖアレーに関しても見ることができる。図２を参照する
と、タイプ２Ｖアレーのためのトラック・レベル・パリ
ティの配置が示されている。データ・ブロックの１つが
列中の最後のブロックである場合、２つの連続するデー
タ・ブロックを更新する要求があることを考えてみる。
図６を参照して、ブロック２Ｎ及び２Ｎ＋１を更新する
要求が与えられたものとすると、デイスクＮ−１中のブ
ロック２Ｎ−１及びデイスクＮ−２中のブロック３Ｎ−
２もまた、パリティ・ブロックを得るために、アクセス
される必要があるから、この要求を完了するために、４
個のＤＡＳＤをアクセスする必要がある。図２の配列の
パリティにおいて、すべてのパリティがデイスクＮ中に
あるから、連続したデータ・ブロック２Ｎ−１及び２Ｎ
＋１を更新するためには、３個のＤＡＳＤだけをアクセ
スすればよいことは明らかである。
ことによる利点は、タイプ２Ｈアレーに加えてタイプ２
Ｖアレーに関しても見ることができる。図２を参照する
と、タイプ２Ｖアレーのためのトラック・レベル・パリ
ティの配置が示されている。データ・ブロックの１つが
列中の最後のブロックである場合、２つの連続するデー
タ・ブロックを更新する要求があることを考えてみる。
図６を参照して、ブロック２Ｎ及び２Ｎ＋１を更新する
要求が与えられたものとすると、デイスクＮ−１中のブ
ロック２Ｎ−１及びデイスクＮ−２中のブロック３Ｎ−
２もまた、パリティ・ブロックを得るために、アクセス
される必要があるから、この要求を完了するために、４
個のＤＡＳＤをアクセスする必要がある。図２の配列の
パリティにおいて、すべてのパリティがデイスクＮ中に
あるから、連続したデータ・ブロック２Ｎ−１及び２Ｎ
＋１を更新するためには、３個のＤＡＳＤだけをアクセ
スすればよいことは明らかである。
【００５９】［キャッシュ・ステージング］ 例えば、図６において、タイプ２Ｖアレー中のブロック
１の読み取りを考えてみる。ブロック１を読み取るＤＡ
ＳＤのアクセスに続いて、ＤＡＳＤ１中の物理的なトラ
ックの端部までステージすることは、ブロックＮ＋１、
２Ｎ＋１、３Ｎ＋１、等々を発生する。ロジカル・トラ
ック中にはシーケンシャル・ブロックはないから、それ
らのブロックはステージするには悪いブロックである。
ブロック１に続くシーケンシャル・ブロックをステージ
するために、他のＮ−１個のＤＡＳＤのすべてに対して
アクセスが必要である。これは、複雑であり、そして、
小容量のデータ転送要求に対するコンカレンシーの率が
少なくなる。
１の読み取りを考えてみる。ブロック１を読み取るＤＡ
ＳＤのアクセスに続いて、ＤＡＳＤ１中の物理的なトラ
ックの端部までステージすることは、ブロックＮ＋１、
２Ｎ＋１、３Ｎ＋１、等々を発生する。ロジカル・トラ
ック中にはシーケンシャル・ブロックはないから、それ
らのブロックはステージするには悪いブロックである。
ブロック１に続くシーケンシャル・ブロックをステージ
するために、他のＮ−１個のＤＡＳＤのすべてに対して
アクセスが必要である。これは、複雑であり、そして、
小容量のデータ転送要求に対するコンカレンシーの率が
少なくなる。
【００６０】これとは対照的に、ＳＴＥＯＴは行メージ
ヤー・トラックのフォーマットによつて容易に実行され
る。この場合、若し、ブロック１と同じ物理的なトラッ
ク上のブロックの残りがステージされたならば、ロジカ
ル・ブロック中のシーケンシャル・ブロックをアクセス
することが達成される。更に、他のすべてのＤＡＳＤを
アクセスすることは必要がないので、小容量のデータ転
送要求に対するコンカレンシーの率を減少しない。
ヤー・トラックのフォーマットによつて容易に実行され
る。この場合、若し、ブロック１と同じ物理的なトラッ
ク上のブロックの残りがステージされたならば、ロジカ
ル・ブロック中のシーケンシャル・ブロックをアクセス
することが達成される。更に、他のすべてのＤＡＳＤを
アクセスすることは必要がないので、小容量のデータ転
送要求に対するコンカレンシーの率を減少しない。
【００６１】［タイプ２Ｈアレーに対する小容量のデー
タの読み取り及び書き込み］ 再度、図１を参照すると、ブロック１を読み取る要求
は、物理的ＤＡＳＤ１にその第１のブロックを読み取ら
せる。物理的なＤＡＳＤ、Ｎの中のパリティ・ブロック
（ブロックＮ）からのデータを読み取る必要はない。こ
の動作は、列主体の順序のフオーマッティングを有する
タイプ２のＤＡＳＤアレーの動作と同じである。
タの読み取り及び書き込み］ 再度、図１を参照すると、ブロック１を読み取る要求
は、物理的ＤＡＳＤ１にその第１のブロックを読み取ら
せる。物理的なＤＡＳＤ、Ｎの中のパリティ・ブロック
（ブロックＮ）からのデータを読み取る必要はない。こ
の動作は、列主体の順序のフオーマッティングを有する
タイプ２のＤＡＳＤアレーの動作と同じである。
【００６２】行列主体の順序フオーマッティングを有す
るタイプ２のＤＡＳＤアレーの性能が列主体の順序フオ
ーマッティングの性能を上回ることは、２つのブロック
を読み取る小容量のデータ転送要求を考えれば明らかに
理解できる。行トラック・レイアウトを有するアレー中
のブロックＫ＋１及びＫ＋２を読み取るための小容量の
データ転送要求は、２つのブロックを読み取るために、
物理的なＤＡＳＤ２を動作させるだけである。これは２
つのブロックを読み取るために２つの物理的ＤＡＳＤを
動作させることになる列主体の順序フォーマツトのタイ
プ２アレイとの相違である。一般論として言えば、行主
体の順序フオーマッティングの利益は、小容量のデータ
の読み取り要求が２つ以上のＤＡＳＤを、通常、動作さ
せないことである。
るタイプ２のＤＡＳＤアレーの性能が列主体の順序フオ
ーマッティングの性能を上回ることは、２つのブロック
を読み取る小容量のデータ転送要求を考えれば明らかに
理解できる。行トラック・レイアウトを有するアレー中
のブロックＫ＋１及びＫ＋２を読み取るための小容量の
データ転送要求は、２つのブロックを読み取るために、
物理的なＤＡＳＤ２を動作させるだけである。これは２
つのブロックを読み取るために２つの物理的ＤＡＳＤを
動作させることになる列主体の順序フォーマツトのタイ
プ２アレイとの相違である。一般論として言えば、行主
体の順序フオーマッティングの利益は、小容量のデータ
の読み取り要求が２つ以上のＤＡＳＤを、通常、動作さ
せないことである。
【００６３】ブロック１を更新する要求を考えてみる。
前と同じように、ブロック１の更新は、ブロック１及び
Ｎの読み取りとこれに続くブロック１及びＮの書込みを
含んでいる。同じロジカル・トラックに対する他の更新
は、並列に行なうことはできないが、他のロジカル・ト
ラックに対する他の更新は、並列に行なうことができ
る。次に、行主体の順序でブロック１及び２を更新する
要求を考えてみる。そのような要求は、ブロック１、
２、ＮＫ−Ｋ＋１、及びＮＫ−Ｋ＋２の読み取りと、次
にこれらと同じ４つのブロックの書き込みとを必要とす
ることが容易に判る。従つて、これは、２つのＤＡＳＤ
に対してアクセスを必要とする。同様な要求が列主体の
順序にフォーマットされた場合、これと同じ要求は３つ
のＤＡＳＤをアクセスすることを必要とする。
前と同じように、ブロック１の更新は、ブロック１及び
Ｎの読み取りとこれに続くブロック１及びＮの書込みを
含んでいる。同じロジカル・トラックに対する他の更新
は、並列に行なうことはできないが、他のロジカル・ト
ラックに対する他の更新は、並列に行なうことができ
る。次に、行主体の順序でブロック１及び２を更新する
要求を考えてみる。そのような要求は、ブロック１、
２、ＮＫ−Ｋ＋１、及びＮＫ−Ｋ＋２の読み取りと、次
にこれらと同じ４つのブロックの書き込みとを必要とす
ることが容易に判る。従つて、これは、２つのＤＡＳＤ
に対してアクセスを必要とする。同様な要求が列主体の
順序にフォーマットされた場合、これと同じ要求は３つ
のＤＡＳＤをアクセスすることを必要とする。
【００６４】また、この例は、ブロック・レベルではな
く、トラック・レベルでパリティ・ブロックを配置する
利益を示している。若し、パリティ・ブロックがブロッ
ク・レベルにおいて各ＤＡＳＤに配置されているなら
ば、この要求は、２つのＤＡＳＤよりも多くのＤＡＳＤ
をアクセスすることを必要とすることになる。最後に、
ブロックＫ及びＫ＋１を更新する要求を考えてみる。こ
のような要求は、ブロックＮＫ−（Ｋ＋１）及びＮＫも
また、アクセスされねばならない（列トラックのレイア
ウトを持つ同様な要求は４つのＤＡＳＤのアクセスが必
要である）から、３つのＤＡＳＤへのアクセスを必要と
する。
く、トラック・レベルでパリティ・ブロックを配置する
利益を示している。若し、パリティ・ブロックがブロッ
ク・レベルにおいて各ＤＡＳＤに配置されているなら
ば、この要求は、２つのＤＡＳＤよりも多くのＤＡＳＤ
をアクセスすることを必要とすることになる。最後に、
ブロックＫ及びＫ＋１を更新する要求を考えてみる。こ
のような要求は、ブロックＮＫ−（Ｋ＋１）及びＮＫも
また、アクセスされねばならない（列トラックのレイア
ウトを持つ同様な要求は４つのＤＡＳＤのアクセスが必
要である）から、３つのＤＡＳＤへのアクセスを必要と
する。
【００６５】［タイプ２Ｈアレーに対する大量のデータ
の読み取り及び書き込み］ 大量のデータの読み取りに対して、最高のデータ転送率
（data rate）を達成するように、できるだけ多くの物
理的ＤＡＳＤからデータを読み取ることが必要である。
ロジカル・ブロックの最初のＫ個のブロックを読み取る
要求は、本来のデバイスのデータ転送率よりも早いデー
タ転送率を達成できず、ロジカル・ブロックの最初の２
Ｋ個を読み取る要求は、本来のＤＡＳＤのデータ転送率
よりも２倍のデータ転送率を達成することができ（２つ
のＤＡＳＤから並列に読み取ることが望まれているか
ら）、以下同様のデータ転送率が達成される。従つて、
行トラックのレイアウトはデータ転送率とコンカレンシ
ーの率とをバランスさせる。
の読み取り及び書き込み］ 大量のデータの読み取りに対して、最高のデータ転送率
（data rate）を達成するように、できるだけ多くの物
理的ＤＡＳＤからデータを読み取ることが必要である。
ロジカル・ブロックの最初のＫ個のブロックを読み取る
要求は、本来のデバイスのデータ転送率よりも早いデー
タ転送率を達成できず、ロジカル・ブロックの最初の２
Ｋ個を読み取る要求は、本来のＤＡＳＤのデータ転送率
よりも２倍のデータ転送率を達成することができ（２つ
のＤＡＳＤから並列に読み取ることが望まれているか
ら）、以下同様のデータ転送率が達成される。従つて、
行トラックのレイアウトはデータ転送率とコンカレンシ
ーの率とをバランスさせる。
【００６６】つまり、若し、要求が物理的トラックより
も少なければ、その要求は、最高のコンカレンシーの率
（degree）で最低のデータ転送率を達成し、若し、要求
が、物理的トラックよりも多いが、しかし２つの物理的
トラックよりも少なければ、その要求は、次に低いコン
カレンシーの率で次に高いデータ転送率で達成し、以
下、達成される要求と、データ転送率及びコンカレンシ
ーの率とは、上述と同様な関係を持つ。ロジカル・トラ
ック全体（（Ｎ−１）Ｋブロック）を読み取る要求は、
最高のデータ転送率（本来の速度のＮ−１倍）と、最も
低いコンカレンシーの率（すべてのＤＡＳＤは要求の一
部として動作するから）を達成する。
も少なければ、その要求は、最高のコンカレンシーの率
（degree）で最低のデータ転送率を達成し、若し、要求
が、物理的トラックよりも多いが、しかし２つの物理的
トラックよりも少なければ、その要求は、次に低いコン
カレンシーの率で次に高いデータ転送率で達成し、以
下、達成される要求と、データ転送率及びコンカレンシ
ーの率とは、上述と同様な関係を持つ。ロジカル・トラ
ック全体（（Ｎ−１）Ｋブロック）を読み取る要求は、
最高のデータ転送率（本来の速度のＮ−１倍）と、最も
低いコンカレンシーの率（すべてのＤＡＳＤは要求の一
部として動作するから）を達成する。
【００６７】大量の書き込みの実行は、更新されるべき
ブロックが或る種の条件を満たす時にだけ良好な性能を
持つことになる。事実、最高の性能は、ロジカル・トラ
ックすべてが書き込まれる時にのみ、達成される。ロジ
カル・トラック全部が書き込まれた時、パリティ・デー
タを同時に書き込むことができる。然しながら、ロジカ
ル・トラック全部よりも少ない書き込みの時には、これ
は可能ではない。例えば、最初の２個のブロックが更新
されることを考えてみる。ＤＡＳＤの最初の回転におい
て、ＤＡＳＤ１からブロック１乃至Ｋと、ＤＡＳＤ２か
らブロックＫ＋１乃至２Ｋと、ＤＡＳＤ、Ｎからすべて
のパリティ・ブロックとを読み取ることが必要である。
ＤＡＳＤの第２回転目において、同じ３つのＤＡＳＤか
らのこれらの同じブロックを書き戻すことができる。そ
の結果、全部のロジカル・トラックよりも少ないトラッ
クの更新は、１回転以上を必要とし、そして、実質的
に、最大データ転送率の半分の速度で動作する。
ブロックが或る種の条件を満たす時にだけ良好な性能を
持つことになる。事実、最高の性能は、ロジカル・トラ
ックすべてが書き込まれる時にのみ、達成される。ロジ
カル・トラック全部が書き込まれた時、パリティ・デー
タを同時に書き込むことができる。然しながら、ロジカ
ル・トラック全部よりも少ない書き込みの時には、これ
は可能ではない。例えば、最初の２個のブロックが更新
されることを考えてみる。ＤＡＳＤの最初の回転におい
て、ＤＡＳＤ１からブロック１乃至Ｋと、ＤＡＳＤ２か
らブロックＫ＋１乃至２Ｋと、ＤＡＳＤ、Ｎからすべて
のパリティ・ブロックとを読み取ることが必要である。
ＤＡＳＤの第２回転目において、同じ３つのＤＡＳＤか
らのこれらの同じブロックを書き戻すことができる。そ
の結果、全部のロジカル・トラックよりも少ないトラッ
クの更新は、１回転以上を必要とし、そして、実質的
に、最大データ転送率の半分の速度で動作する。
【００６８】［タイプ２Ｈアレーの一般化−タイプ２Ｈ
Ｖ］ 図３を参照すると、パラメータＭをＫに等しいか、また
はそれよりも小さく且つ１より大なる整数として（図３
ではＭ＝２）、上記アレーのＮ個のＤＡＳＤのＮ個のト
ラック上に上記ＫＮ個のブロックの連続するＭ個ずつを
順次配置しかつＮ番目のＤＡＳＤに配置された後は１番
目のＤＡＳＤに戻って同様に配置するようフォーマット
することにより、ＫＮ個のブロックがＫＮ個のＤＡＳＤ
のアレーにタイプ２ＨＶでマップされている。つまり、
ＤＡＳＤ１にはブロック１及び２、ＤＡＳＤ２にはブロ
ック３及び４、ＤＡＳＤ３にはブロック５及び６・・・
のように配置される。Ｍ＝３の場合には、ＤＡＳＤ１に
はブロック１、２及び３、ＤＡＳＤ２にはブロック４、
５及び６・・・のようになる。
Ｖ］ 図３を参照すると、パラメータＭをＫに等しいか、また
はそれよりも小さく且つ１より大なる整数として（図３
ではＭ＝２）、上記アレーのＮ個のＤＡＳＤのＮ個のト
ラック上に上記ＫＮ個のブロックの連続するＭ個ずつを
順次配置しかつＮ番目のＤＡＳＤに配置された後は１番
目のＤＡＳＤに戻って同様に配置するようフォーマット
することにより、ＫＮ個のブロックがＫＮ個のＤＡＳＤ
のアレーにタイプ２ＨＶでマップされている。つまり、
ＤＡＳＤ１にはブロック１及び２、ＤＡＳＤ２にはブロ
ック３及び４、ＤＡＳＤ３にはブロック５及び６・・・
のように配置される。Ｍ＝３の場合には、ＤＡＳＤ１に
はブロック１、２及び３、ＤＡＳＤ２にはブロック４、
５及び６・・・のようになる。
【００６９】値Ｍに従った行主体の順序及び列主体の順
序でＤＡＳＤアレーをフォーマットするステップは、行
及び列主体の順序のフオーマッティングの最高の特徴を
組み合わせる。行主体の順序のフオーマッティングは、
最大のデータ転送率を達成するために、最小限（Ｎ−
１）Ｋ個のブロックの転送を必要し、そして、列主体の
順序のフオーマッティングは最大のデータ転送率を達成
するために、最小限Ｎ−１個のブロックの転送を必要と
するけれども、図３に示されたフォーマットは２Ｎ−２
個のブロックの転送サイズで最大のデータ転送率を達成
する。これは、行及び列トラックのレイアウトの限界点
の上限及び下限の中間にある。これは、２ＨＶアレーと
名付けられ、そして、Ｍを整数インターバル（１，Ｋ）
における尺度（metric）とした場合、２ＨＶのパラメー
タ化されたモデルを表わしている。また、Ｍの設定は列
主体の順序のモジユーロＭＮをも決定することには注意
を要する。
序でＤＡＳＤアレーをフォーマットするステップは、行
及び列主体の順序のフオーマッティングの最高の特徴を
組み合わせる。行主体の順序のフオーマッティングは、
最大のデータ転送率を達成するために、最小限（Ｎ−
１）Ｋ個のブロックの転送を必要し、そして、列主体の
順序のフオーマッティングは最大のデータ転送率を達成
するために、最小限Ｎ−１個のブロックの転送を必要と
するけれども、図３に示されたフォーマットは２Ｎ−２
個のブロックの転送サイズで最大のデータ転送率を達成
する。これは、行及び列トラックのレイアウトの限界点
の上限及び下限の中間にある。これは、２ＨＶアレーと
名付けられ、そして、Ｍを整数インターバル（１，Ｋ）
における尺度（metric）とした場合、２ＨＶのパラメー
タ化されたモデルを表わしている。また、Ｍの設定は列
主体の順序のモジユーロＭＮをも決定することには注意
を要する。
【００７０】この一般化した場合において、２つの例外
がある。第１に、Ｍはロジカル・トラック毎に変化する
ことである。第２に、Ｍに対する上限は、Ｋよりも大き
い任意の値に置かれることである。事実、上限の絶対値
は、｜Ｔ×Ｋ｜に等しいか、または小さいＭである。こ
こで、Ｔはロジカル・トラックの数である。最大のデー
タ転送率を獲得する前に、ＴＮＫ個のブロックが交換さ
れるまで、システムが待機しなければならないことが、
性能との妥協点である。
がある。第１に、Ｍはロジカル・トラック毎に変化する
ことである。第２に、Ｍに対する上限は、Ｋよりも大き
い任意の値に置かれることである。事実、上限の絶対値
は、｜Ｔ×Ｋ｜に等しいか、または小さいＭである。こ
こで、Ｔはロジカル・トラックの数である。最大のデー
タ転送率を獲得する前に、ＴＮＫ個のブロックが交換さ
れるまで、システムが待機しなければならないことが、
性能との妥協点である。
【００７１】
【発明の効果】本発明によれば、高性能のＣＰＵとＤＡ
ＳＤアレーとの間のデータ転送及びＤＡＳＤの利用可能
性を効果的な最適値に一致させるためのアクセス調節方
法及び装置を与える。
ＳＤアレーとの間のデータ転送及びＤＡＳＤの利用可能
性を効果的な最適値に一致させるためのアクセス調節方
法及び装置を与える。
【図１】本発明に従つて、Ｍ＝ＫとしてＫモジユーロＭ
の行主体の順序のＫ個のモジユーロＭで、タイプ２Ｈの
Ｎ個のＤＡＳＤのアレー上にＫＮ個のブロックをマツブ
することを説明するための図である。
の行主体の順序のＫ個のモジユーロＭで、タイプ２Ｈの
Ｎ個のＤＡＳＤのアレー上にＫＮ個のブロックをマツブ
することを説明するための図である。
【図２】パリティ・ブロックが図１と同じように拡張さ
れている変形を持つ図６と同じタイプ２Ｖのアレーにつ
いてマップした図である。
れている変形を持つ図６と同じタイプ２Ｖのアレーにつ
いてマップした図である。
【図３】図１と同じようにパリティ・ブロックが拡張さ
れ、インターバル（１、Ｋ）中で、Ｍ＝２とした場合の
ＫモジユーロＭの行主体の順序及びＭモジユーロＭＮの
列主体の順序でタイプ２ＨＶのＮ個のＤＡＳＤのアレー
上にマップされたロジカル・トラックのＫＮ個のブロッ
クを示す図である。
れ、インターバル（１、Ｋ）中で、Ｍ＝２とした場合の
ＫモジユーロＭの行主体の順序及びＭモジユーロＭＮの
列主体の順序でタイプ２ＨＶのＮ個のＤＡＳＤのアレー
上にマップされたロジカル・トラックのＫＮ個のブロッ
クを示す図である。
【図４】従来の技術を適用したタイプ１のＤＡＳＤアレ
ーを示す図である。
ーを示す図である。
【図５】キャッシュ・メモリが接続されたＤＡＳＤアレ
ーを説明するための図である。
ーを説明するための図である。
【図６】従来の技術を適用したＮ個のＤＡＳＤにおい
て、列主体の順序で、かつ対角線上でストリツプされた
パリティ・ブロックにより、ＫＮ個のロジカル・トラッ
クを、タイプ２ＶのＮ個のＤＡＳＤのアレー上にマップ
した図である。
て、列主体の順序で、かつ対角線上でストリツプされた
パリティ・ブロックにより、ＫＮ個のロジカル・トラッ
クを、タイプ２ＶのＮ個のＤＡＳＤのアレー上にマップ
した図である。
１ ＣＰＵ ３ チャネル ５ コントローラ ７、９ 制御通路 １１、１５ データ通路 １３ キャッシュ・メモリ
フロントページの続き (72)発明者 ステフアン・ゴールドステイン アメリカ合衆国カリフオルニヤ州、サンノ ゼ、ギリス・ドライブ 6514番地 (72)発明者 ジーン・ホーミング・ワング・ユー アメリカ合衆国カリフオリニヤ州、サンノ ゼ、マツクビー・ロード 6506番地 (72)発明者 ジエイシヤンカー・モーセダス・メノン アメリカ合衆国カリフオルニヤ州、モント ロ・ドライブ 6017番地 (56)参考文献 特開 昭62−24481（ＪＰ，Ａ) 特開 平２−90254（ＪＰ，Ａ) 発明協会公開技報85−14086
Claims (8)
- 【請求項１】Ｎ個のＤＡＳＤのアレーに分配されて記憶
されたＫＮ個のシーケンシャルな順序のブロックを有す
る少なくとも１つのロジカル・トラックに対する外部ソ
ースからのアクセスを制御する方法であって、各ＤＡＳ
Ｄが周期的なトラック記録媒体を有し、各トラックがＫ
個のブロックのストレージ容量を持ち、上記アレーはＮ
個のＤＡＳＤの内の選択されたＤＡＳＤに対して同期的
にアクセスを確定するための制御手段を含むアレーを使
用する、ＤＡＳＤのアクセス制御方法において、 （ａ） パラメータＭをＫに等しいか、またはそれより
も小さく且つ１より大である整数として、該パラメータ
Ｍの値を指定する上記外部ソースからのコマンドに応答
して、上記アレーのＮ個のＤＡＳＤのＮ個のトラック上
に上記ＫＮ個のブロックの連続するＭ個ずつを順次配置
しかつＮ番目のＤＡＳＤに配置された後は１番目のＤＡ
ＳＤに戻って同様に配置するようフォーマットし上記Ｎ
個のＤＡＳＤのＮ個のトラックに書き込むステツプと、 （ｂ） 上記ステツプ（ａ）によりフォーマツトされ書
き込まれたＫＮ個のブロックに対する各アクセスが複数
のＤＡＳＤの各トラックのＭ個の連続ブロックを並列的
にアクセスし、かつこれによりアクセスされない残余の
ＤＡＳＤが別のアクセス要求に同時に利用可能となるよ
うに、上記外部ソースからの上記アレーに対するアクセ
ス要求を実行するステツプと、 からなるＤＡＳＤの制御方法。 - 【請求項２】 Ｎ−１個のＤＡＳＤ中のトラックが（Ｎ
−１）Ｋ個のデータ・ブロックを含み、そして、Ｎ番目
のＤＡＳＤのトラックがＫ個のパリティ・ブロックを含
み、該パリティ・ブロックの各々が対応する列のＮ−１
個のデータ・ブロックをカバーすることを含む請求項１
に記載のＤＡＳＤ制御方法。 - 【請求項３】 アレーの位置（ｉ、ｊ）にある少なくと
も１つのデータ・ブロックに対する更新アクセスに応答
して、実行ステツプは更に以下のステツプを含む請求項
２に記載のＤＡＳＤ制御方法。 （ｃ） ｉ及びｊがそれぞれ整数インターバル（１、Ｎ
−１）及び（１、Ｋ）にあるものとして、アレーの位置
（ｉ、ｊ）にある現在のデータ・ブロックと、アレーの
位置（Ｎ、ｊ）にある現在のパリティ・ブロックとを同
期して読み取るステツプ、 （ｄ） 位置（ｉ、ｊ）から読み取られたデータ・ブロ
ックの内容を変更するステツプ、 （ｅ） アレーの位置（Ｎ、ｊ）から読み取られたパリ
ティ・ブロックの現在の内容と、位置（ｉ、ｊ）から読
み取られたデータ・ブロックの変更された内容とをＸＯ
Ｒ演算を行なうことによつて新しいパリティ・ブロック
を計算するステツプ、 （ｆ） 変更されたデータ・ブロックと、新しいパリテ
ィ・ブロックとを同期して、アレー位置（Ｎ，ｊ）に読
み込むステツプ。 - 【請求項４】 上記アレーは上記制御手段に応答するキ
ャッシュ・メモリを含むＤＡＳＤ制御方法において、上
記実行ステツプは、 （ｇ） ブロックのアレー位置（ｉ、ｊ）に対して上記
キャッシュ・メモリをアクセスするステツプを含み、そ
して、上記データ・ブロックが上記キャッシュ・メモリ
において利用できない場合には、上記ブロックをｉ番目
のＤＡＳＤのアレー位置（ｉ、ｊ）乃至（ｊ、Ｋ）から
キャッシュにステージするステツプを含むこと を特徴とする請求項３に記載のＤＡＳＤ制御方法。 - 【請求項５】 ＫＮ個のブロックの第１のグループであ
るロジカル・トラックと関連したＫ個のパリティ・ブロ
ックはＮ番目のＤＡＳＤの第１のトラックにストアさ
れ、ＫＮ個のブロックの第２のグループであるロジカル
・トラックに関連したＫ個のパリティ・ブロックは（Ｎ
−１）番目のＤＡＳＤの第１のトラックにストアされ、
かつ、ＫＮ個のブロックの第３のグループであるロジカ
ル・トラックに関連したＫ個のパリティ・ブロックは
（Ｎ−２）番目のＤＡＳＤの第１のトラックにストアさ
れることを特徴とする請求項３に記載のＤＡＳＤ制御方
法。 - 【請求項６】 Ｔをロジカル・トラックの数として、順
番に並べられたブロックの数はＴ×ＫＮであり、かつ、
Ｍは整数インターバル（１、ＴＫ）にあることを特徴と
する請求項１、または２に記載のＤＡＳＤ制御方法。 - 【請求項７】 ＣＰＵと、Ｎ個のＤＡＳＤのアレーと、
複数のＤＡＳＤの内の選択可能なＤＡＳＤを同期してア
クセスするために、ＣＰＵ及びアレーを結合する手段と
を含み、ＣＰＵとアレーを結合する上記手段は、Ｎ個の
ＤＡＳＤに配分されストアされるＫＮ個の順番に並べら
れたブロックの読み取り及び書き込みアクセスを行なう
手段を含み、各ＤＡＳＤは周期的トラックを持つ記録媒
体を含み、上記トラックはＫ個のブロックのストレージ
容量を有するＤＡＳＤ制御装置において、 （ａ） パラメータＭをＫに等しいか、またはそれより
も小さく且つ１より大である整数として、該パラメータ
Ｍの値を指定する上記外部ソースからのコマンドに応答
して、上記アレーのＮ個のＤＡＳＤのＮ個のトラック上
に上記ＫＮ個のブロックの連続するＭ個ずつを順次配置
しかつＮ番目のＤＡＳＤに配置された後は１番目のＤＡ
ＳＤに戻って同様に配置するようフォーマットし上記Ｎ
個のＤＡＳＤのＮ個のトラックに書き込む手段と、 （ｂ） 上記手段（ａ）によりフォーマツトされ書き込
まれたＫＮ個のブロックに対する各アクセスが複数のＤ
ＡＳＤの各トラックのＭ個の連続ブロックを並列的にア
クセスし、かつこれによりアクセスされない残余のＤＡ
ＳＤが別のアクセス要求に同時に利用可能となるよう
に、上記外部ソースからの上記アレーに対するアクセス
要求を実行する手段と、 からなるＤＡＳＤの制御装置。 - 【請求項８】 上記アクセス手段は、 （ｃ） 所定個数のブロックをストアするためのキャッ
シュであって、ＣＰＵで発生したアクセス要求に応答
し、キャッシュ・メモリが利用可能ならば要求されたブ
ロックをＣＰＵと交換し、キャッシュ・メモリが利用可
能でなければ要求されたブロックをＤＡＳＤに転送する
キャッシュ・メモリと、 （ｄ） 要求されたブロックから、対応するＤＡＳＤの
トラックの物理的な終端までのブロックをキャッシュ・
メモリにステージする手段と を含む請求項７に記載のＤＡＳＤ制御装置。
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|---|---|
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| EP (1) | EP0458554B1 (ja) |
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Non-Patent Citations (1)
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| 発明協会公開技報８５−１４０８６ |
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