JPH0736151B2 - 全加算回路 - Google Patents
全加算回路Info
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- JPH0736151B2 JPH0736151B2 JP63115550A JP11555088A JPH0736151B2 JP H0736151 B2 JPH0736151 B2 JP H0736151B2 JP 63115550 A JP63115550 A JP 63115550A JP 11555088 A JP11555088 A JP 11555088A JP H0736151 B2 JPH0736151 B2 JP H0736151B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高速で動作し、かつ各入力端子から各出力
端子までの信号伝搬遅延時間のバラツキの少ない全加算
回路に関するものである。
端子までの信号伝搬遅延時間のバラツキの少ない全加算
回路に関するものである。
第５図は特開昭61−70636号公報に示された従来の全加
算回路を示す図である。この図において、Ａは被加数信
号、は加数信号の否定信号、Cinは桁上げ入力信号、T
G1〜TG5は伝達ゲート回路、INV1,INV2,INV3,INV4a,INV4
bは反転増幅回路、GK1は桁上げ信号発生回路、1,3,5,7,
9は端子、101は信号線である。
算回路を示す図である。この図において、Ａは被加数信
号、は加数信号の否定信号、Cinは桁上げ入力信号、T
G1〜TG5は伝達ゲート回路、INV1,INV2,INV3,INV4a,INV4
bは反転増幅回路、GK1は桁上げ信号発生回路、1,3,5,7,
9は端子、101は信号線である。
端子１には被加数信号Ａ、端子３には加数信号否定信号
、端子５には桁上げ入力信号Cinが入力される。被加
数信号Ａと加数信号の否定信号が伝達ゲート回路TG1,
TG2および反転増幅回路INV1,INV2からなる回路に入力さ
れ否定排他的論理和（以下XNORと略す）が取られる。被
加数信号Ａと加数信号の否定信号のXNOR信号と端子５
に入力される桁上げ入力信号Cinが伝達ゲート回路TG3,T
G4および反転増幅回路INV3,INV4aからなる回路に入力さ
れて排他的論理和（以下XORと略す）が取られ、これが
端子７に和信号Ｓとして出力される。桁上げ入力信号Ci
nは、反転増幅回路INV4bにおいて反転信号となり、被加
数信号Ａと加数信号の否定信号のXNOR信号と反転増幅
回路INV3により作られた被加数信号Ａと加数信号の否定
信号のXNOR信号の否定信号により開閉される伝達ゲー
ト回路TG5に入力される。この伝達ゲート回路TG5が閉ざ
されたときには、端子１および３に入力される被加数信
号Ａおよび加数信号の否定信号により、桁上げ信号発
生回路GK1において桁上げ信号が作られる。伝達ゲート
回路TG5を通過してきた桁上げ入力信号Cinの否定信号、
あるいは桁上げ信号発生回路GK1において発生した桁上
げ信号は、端子９に桁上げ出力信号▲▼として出力
される。
、端子５には桁上げ入力信号Cinが入力される。被加
数信号Ａと加数信号の否定信号が伝達ゲート回路TG1,
TG2および反転増幅回路INV1,INV2からなる回路に入力さ
れ否定排他的論理和（以下XNORと略す）が取られる。被
加数信号Ａと加数信号の否定信号のXNOR信号と端子５
に入力される桁上げ入力信号Cinが伝達ゲート回路TG3,T
G4および反転増幅回路INV3,INV4aからなる回路に入力さ
れて排他的論理和（以下XORと略す）が取られ、これが
端子７に和信号Ｓとして出力される。桁上げ入力信号Ci
nは、反転増幅回路INV4bにおいて反転信号となり、被加
数信号Ａと加数信号の否定信号のXNOR信号と反転増幅
回路INV3により作られた被加数信号Ａと加数信号の否定
信号のXNOR信号の否定信号により開閉される伝達ゲー
ト回路TG5に入力される。この伝達ゲート回路TG5が閉ざ
されたときには、端子１および３に入力される被加数信
号Ａおよび加数信号の否定信号により、桁上げ信号発
生回路GK1において桁上げ信号が作られる。伝達ゲート
回路TG5を通過してきた桁上げ入力信号Cinの否定信号、
あるいは桁上げ信号発生回路GK1において発生した桁上
げ信号は、端子９に桁上げ出力信号▲▼として出力
される。
次に、例えば端子１および端子５に入力される加数信号
Ａおよび桁上げ入力信号Cinが一定とし端子３に入力さ
れる加数信号の否定信号の変化により和信号Ｓが変化
する場合を考える。
Ａおよび桁上げ入力信号Cinが一定とし端子３に入力さ
れる加数信号の否定信号の変化により和信号Ｓが変化
する場合を考える。
加数信号の否定信号が反転増幅回路INV2に入力されて
加数信号Ｂとされ、加数信号の否定信号とともに伝達
ゲート回路TG1およびTG2のゲートに入力されるので、加
数信号の否定信号の変化は反転増幅回路INV2を通過す
る時間だけ遅れて伝達ゲート回路TG1およびTG2の開閉の
状態を変化させる。伝達ゲート回路TG1およびTG2の開閉
の状態の変化により信号線101の信号が変化し、この信
号線101の信号は反転増幅回路INV3に入力されて否定信
号とされ、信号線101の信号とともに伝達ゲート回路TG3
およびTG4のゲートに入力されるので、信号線101の変化
は反転増幅回路INV3を通過する時間だけ遅れて伝達ゲー
ト回路TG3およびTG4の開閉の状態を変化させる。そし
て、伝達ゲート回路TG3およびTG4の開閉の状態の変化に
より和信号Ｓが変化する。
加数信号Ｂとされ、加数信号の否定信号とともに伝達
ゲート回路TG1およびTG2のゲートに入力されるので、加
数信号の否定信号の変化は反転増幅回路INV2を通過す
る時間だけ遅れて伝達ゲート回路TG1およびTG2の開閉の
状態を変化させる。伝達ゲート回路TG1およびTG2の開閉
の状態の変化により信号線101の信号が変化し、この信
号線101の信号は反転増幅回路INV3に入力されて否定信
号とされ、信号線101の信号とともに伝達ゲート回路TG3
およびTG4のゲートに入力されるので、信号線101の変化
は反転増幅回路INV3を通過する時間だけ遅れて伝達ゲー
ト回路TG3およびTG4の開閉の状態を変化させる。そし
て、伝達ゲート回路TG3およびTG4の開閉の状態の変化に
より和信号Ｓが変化する。
次にこの全加算回路をキャリーセーブアダー方式の並列
乗算器内のAND加算回路に利用する場合を説明する。
乗算器内のAND加算回路に利用する場合を説明する。
第６図はキャリーセーブアダー方式による4bit×4bitの
並列乗算器回路の一例である。図において、X0,X1,X2,X
3はそれぞれ乗数Ｘの0,1,2,3ビット目の入力信号、Y0,Y
1,Y2,Y3はそれぞれ被乗数Ｙの0,1,2,3ビット目の入力信
号、Z0,Z1,Z2,Z3,Z4,Z5,Z6,Z7は数値積Ｚの0,1,2,3,4,
5,6,7ビット目の出力信号である。50は全加算器回路の
１つの入力端子に論理積回路を接続したAND加算回路
で、図において明らかなように、対応する乗数Ｘと被乗
数Ｙの各ビットの論理積とそれ以前のAND加算回路SOと
桁上げ信号COとの全加算演算を実行し、AND加算信号SO
と桁上げ信号COを出力する。60は、半加算回路の１つの
入力に論理積回路を接続したAND半加算回路で、70は論
理積回路である。80は３ビットの全加算器回路で、A0,A
1,A2,B0,B1,B2はそれぞれ加数Ａと被加数Ｂの0,1,2ビッ
ト目の入力信号、S0,S1,S2は和信号Ｓの0,1,2ビット目
の出力信号、COは桁上げ出力信号である。
並列乗算器回路の一例である。図において、X0,X1,X2,X
3はそれぞれ乗数Ｘの0,1,2,3ビット目の入力信号、Y0,Y
1,Y2,Y3はそれぞれ被乗数Ｙの0,1,2,3ビット目の入力信
号、Z0,Z1,Z2,Z3,Z4,Z5,Z6,Z7は数値積Ｚの0,1,2,3,4,
5,6,7ビット目の出力信号である。50は全加算器回路の
１つの入力端子に論理積回路を接続したAND加算回路
で、図において明らかなように、対応する乗数Ｘと被乗
数Ｙの各ビットの論理積とそれ以前のAND加算回路SOと
桁上げ信号COとの全加算演算を実行し、AND加算信号SO
と桁上げ信号COを出力する。60は、半加算回路の１つの
入力に論理積回路を接続したAND半加算回路で、70は論
理積回路である。80は３ビットの全加算器回路で、A0,A
1,A2,B0,B1,B2はそれぞれ加数Ａと被加数Ｂの0,1,2ビッ
ト目の入力信号、S0,S1,S2は和信号Ｓの0,1,2ビット目
の出力信号、COは桁上げ出力信号である。
第７図にAND加算回路50の一例を示す。図において、X,Y
は１ビットの乗数と被乗数入力信号、A,Bは加算入力信
号、SO,COは数値和出力信号と桁上げ出力信号である。5
1は論理積回路、52は全加算回路である。
は１ビットの乗数と被乗数入力信号、A,Bは加算入力信
号、SO,COは数値和出力信号と桁上げ出力信号である。5
1は論理積回路、52は全加算回路である。
以上のような並列乗算回路において乗数Ｘと被乗数Ｙの
各ビットはマトリクス状に配置されたAND加算回路の対
応するAND加算回路において論理積をとられ（各ビット
の部分積生成）、順次出力方向へ向かって加算されるこ
とにより、各部分積の総和がとられ、結果として、積出
力Ｚには乗数Ｘと被乗数Ｙの数値積演算結果が出力され
る。
各ビットはマトリクス状に配置されたAND加算回路の対
応するAND加算回路において論理積をとられ（各ビット
の部分積生成）、順次出力方向へ向かって加算されるこ
とにより、各部分積の総和がとられ、結果として、積出
力Ｚには乗数Ｘと被乗数Ｙの数値積演算結果が出力され
る。
上記のような従来の全加算回路では、その内部において
否定信号を作り出しているので、否定信号を作り出す時
間が加算を遅らせるという問題点があった。
否定信号を作り出しているので、否定信号を作り出す時
間が加算を遅らせるという問題点があった。
また、従来の全加算回路は桁上げ入力信号Cinから和出
力信号S,桁上げ出力信号COまでの信号伝達経路に比較
し、加算入力信号A,被加算入力信号Ｂから和出力信号S,
桁上げ出力信号COまでの信号伝達経路のほうが多数の素
子段数を有することから、桁上げ入力信号Cinからの信
号伝搬遅延に比較し、加算入力信号A,被加算入力信号Ｂ
からの信号伝搬遅延が大きくなる。
力信号S,桁上げ出力信号COまでの信号伝達経路に比較
し、加算入力信号A,被加算入力信号Ｂから和出力信号S,
桁上げ出力信号COまでの信号伝達経路のほうが多数の素
子段数を有することから、桁上げ入力信号Cinからの信
号伝搬遅延に比較し、加算入力信号A,被加算入力信号Ｂ
からの信号伝搬遅延が大きくなる。
一方、第６図に示すような並列乗算回路の高速化を考慮
すると、並列乗算回路内のAND加算回路の加算入力信号
Ａと被加算入力信号Ｂから出力信号CO,SOへの信号伝搬
遅延を一様でかつ高速にすることが重要である。従っ
て、従来の全加算回路をAND加算回路に用いると、全加
算回路の桁上げ入力信号Cinからの高速な動作は活かさ
れず、むしろ加算入力信号A,Bからの低速な動作に律則
され、乗算器全体の速度が低下するという問題点もあ
る。
すると、並列乗算回路内のAND加算回路の加算入力信号
Ａと被加算入力信号Ｂから出力信号CO,SOへの信号伝搬
遅延を一様でかつ高速にすることが重要である。従っ
て、従来の全加算回路をAND加算回路に用いると、全加
算回路の桁上げ入力信号Cinからの高速な動作は活かさ
れず、むしろ加算入力信号A,Bからの低速な動作に律則
され、乗算器全体の速度が低下するという問題点もあ
る。
この発明はかかる問題点を解決するためになされたもの
で、各入力信号から各出力信号までの伝搬遅延時間を高
速化しかつ一様にし、高速な並列乗算回路に適した全加
算回路を得ることを目的とする。
で、各入力信号から各出力信号までの伝搬遅延時間を高
速化しかつ一様にし、高速な並列乗算回路に適した全加
算回路を得ることを目的とする。
この発明に係る全加算回路は、相補的な加数信号対およ
び相補的な被加数信号対を入力として第１の排他的論理
和信号と第１の否定排他的論理和信号を出力する第１の
回路と、前記第１の排他的論理和信号および前記第１の
否定排他的論理和信号と相補的な桁上げ入力信号対を入
力として相補的な和信号対として第２の排他的論理和信
号と第２の否定排他的論理和信号を出力する第２の回路
と、前記相補的な桁上げ入力信号対をそれぞれ前記第１
の排他的論理和信号と前記第１の否定排他的論理和信号
の少なくとも１つを用いて通過および遮断させる第１お
よび第２のゲート回路と、これらの第１および第２のゲ
ート回路が遮断状態にあるときに前記加数信号対および
前記被加数信号対に応じて桁上げ出力信号線対のいずれ
か一方を所定の電位に設定することにより桁上げ発生信
号および桁上げ抹消信号を発生する桁上げ信号発生回路
および桁上げ信号抹消回路とから構成され、前記第１お
よび第２の回路が、第1,第2,第3,第４のMOS型トランジ
スタからなり、第１および第２のMOS型トランジスタの
ソースがともにその第１の入力端子に接続され、第３お
よび第４のMOS型トランジスタのソースがともにその第
２の入力端子に接続され、第１および第４のMOS型トラ
ンジスタのゲートがともにその第３の入力端子に接続さ
れ、第２および第３のMOS型トランジスタのゲートがと
もにその第４の入力端子に接続され、第１および第３の
MOS型トランジスタのドレインを否定排他的論理和の出
力端子とし、第２および第４のMOS型トランジスタのド
レインを排他的論理和の出力端子とし、前記第２の回路
の第１および第２の入力端子が対となって該入力端子対
に前記相補的な桁上げ入力信号対が入力され、前記第２
の回路の第３および第４の入力端子が対となって該入力
端子対に前記第１の回路の相補的な第１の排他的論理和
信号と第１の否定排他的論理和信号の対が入力されるよ
うにしたものである。
び相補的な被加数信号対を入力として第１の排他的論理
和信号と第１の否定排他的論理和信号を出力する第１の
回路と、前記第１の排他的論理和信号および前記第１の
否定排他的論理和信号と相補的な桁上げ入力信号対を入
力として相補的な和信号対として第２の排他的論理和信
号と第２の否定排他的論理和信号を出力する第２の回路
と、前記相補的な桁上げ入力信号対をそれぞれ前記第１
の排他的論理和信号と前記第１の否定排他的論理和信号
の少なくとも１つを用いて通過および遮断させる第１お
よび第２のゲート回路と、これらの第１および第２のゲ
ート回路が遮断状態にあるときに前記加数信号対および
前記被加数信号対に応じて桁上げ出力信号線対のいずれ
か一方を所定の電位に設定することにより桁上げ発生信
号および桁上げ抹消信号を発生する桁上げ信号発生回路
および桁上げ信号抹消回路とから構成され、前記第１お
よび第２の回路が、第1,第2,第3,第４のMOS型トランジ
スタからなり、第１および第２のMOS型トランジスタの
ソースがともにその第１の入力端子に接続され、第３お
よび第４のMOS型トランジスタのソースがともにその第
２の入力端子に接続され、第１および第４のMOS型トラ
ンジスタのゲートがともにその第３の入力端子に接続さ
れ、第２および第３のMOS型トランジスタのゲートがと
もにその第４の入力端子に接続され、第１および第３の
MOS型トランジスタのドレインを否定排他的論理和の出
力端子とし、第２および第４のMOS型トランジスタのド
レインを排他的論理和の出力端子とし、前記第２の回路
の第１および第２の入力端子が対となって該入力端子対
に前記相補的な桁上げ入力信号対が入力され、前記第２
の回路の第３および第４の入力端子が対となって該入力
端子対に前記第１の回路の相補的な第１の排他的論理和
信号と第１の否定排他的論理和信号の対が入力されるよ
うにしたものである。
この発明においては、第１の回路では相補的な加数信号
対および相補的な被加数信号対の排他的論理和および否
定排他的論理和が第１の排他的論理和信号および第１の
否定排他的論理和信号として出力され、第２の回路では
相補的な和信号対となる第１の排他的論理和信号および
第１の否定排他的論理和信号と相補的な桁上げ入力信号
対の排他的論理和および否定排他的論理和が第２の排他
的論理和信号および第２の否定排他的論理和信号として
出力される。
対および相補的な被加数信号対の排他的論理和および否
定排他的論理和が第１の排他的論理和信号および第１の
否定排他的論理和信号として出力され、第２の回路では
相補的な和信号対となる第１の排他的論理和信号および
第１の否定排他的論理和信号と相補的な桁上げ入力信号
対の排他的論理和および否定排他的論理和が第２の排他
的論理和信号および第２の否定排他的論理和信号として
出力される。
また、第１および第２のゲート回路は、第１の排他的論
理和信号と第１の否定排他的論理和信号の少なくとも１
つにより相補的な桁上げ入力信号対の通過および遮断を
行い、この遮断時には桁上げ信号発生回路および桁上げ
信号抹消回路から桁上げ発生信号および桁上げ抹消信号
が発生される。
理和信号と第１の否定排他的論理和信号の少なくとも１
つにより相補的な桁上げ入力信号対の通過および遮断を
行い、この遮断時には桁上げ信号発生回路および桁上げ
信号抹消回路から桁上げ発生信号および桁上げ抹消信号
が発生される。
さらに、第２の回路の入力端子と相補的な桁上げ入力信
号対と第１の回路の出力信号対との接続関係を上述のよ
うに限定したことにより、加数入力信号対B,と被加数
入力信号対A,を駆動する前段の回路の電気的な負荷量
は、相補的な桁上げ入力信号対Cin,▲▼を駆動す
る前段の回路の電気的負荷量に比較し、低減されてい
る。
号対と第１の回路の出力信号対との接続関係を上述のよ
うに限定したことにより、加数入力信号対B,と被加数
入力信号対A,を駆動する前段の回路の電気的な負荷量
は、相補的な桁上げ入力信号対Cin,▲▼を駆動す
る前段の回路の電気的負荷量に比較し、低減されてい
る。
第１図はこの発明の一実施例による全加算回路を示す。
図において、第５図と同一符号は同一部分を示し、Ａは
被加数信号、Ｂは加数信号、Cinは桁上げ入力信号、Ｓ
は和出力信号、COは桁上げ出力信号，，，，▲
▼はそれぞれの信号と相補的な否定信号、2,4,6,8,
10は端子、11、12はXORおよびXNORを作る第１および第
２の回路、13〜15はレベル保証回路、16〜19は反転増幅
回路、20,21は第１および第２のゲート回路としての伝
達ゲート回路、22,23は桁上げ信号抹消回路および桁上
げ信号発生回路、201〜206は信号線である。また、電源
電位VCCを論理“1"とし、接地電位GNDを論理“0"とす
る。
図において、第５図と同一符号は同一部分を示し、Ａは
被加数信号、Ｂは加数信号、Cinは桁上げ入力信号、Ｓ
は和出力信号、COは桁上げ出力信号，，，，▲
▼はそれぞれの信号と相補的な否定信号、2,4,6,8,
10は端子、11、12はXORおよびXNORを作る第１および第
２の回路、13〜15はレベル保証回路、16〜19は反転増幅
回路、20,21は第１および第２のゲート回路としての伝
達ゲート回路、22,23は桁上げ信号抹消回路および桁上
げ信号発生回路、201〜206は信号線である。また、電源
電位VCCを論理“1"とし、接地電位GNDを論理“0"とす
る。
端子1,2にはそれぞれ相補的な被加数信号対としての被
加数信号Ａおよびその否定信号が入力され、端子3,4
にはそれぞれ相補的な加数信号対としての加数信号Ｂお
よびその否定信号が入力される。被加数信号対A,と
加数信号対B,が第１の回路11に入力されることによ
り、信号線201には被加数信号Ａと加数信号Ｂの第１のX
NOR信号が、信号線202には被加数信号Ａと加数信号Ｂの
第１のXOR信号が現れる。これらの信号線に“1"レベル
を保証するレベル保証回路13が接続される。この第１の
回路11に入力される（A,），（B,）と出力される
（第１のXOR,第１のXNOR）の関係を表すと第２図のよう
になる。
加数信号Ａおよびその否定信号が入力され、端子3,4
にはそれぞれ相補的な加数信号対としての加数信号Ｂお
よびその否定信号が入力される。被加数信号対A,と
加数信号対B,が第１の回路11に入力されることによ
り、信号線201には被加数信号Ａと加数信号Ｂの第１のX
NOR信号が、信号線202には被加数信号Ａと加数信号Ｂの
第１のXOR信号が現れる。これらの信号線に“1"レベル
を保証するレベル保証回路13が接続される。この第１の
回路11に入力される（A,），（B,）と出力される
（第１のXOR,第１のXNOR）の関係を表すと第２図のよう
になる。
ここで、第１および第２の回路11,12は第１図から明ら
かなように、第1,第2,第3,第４のMOS型トランジスタQ1
〜Q4からなり、第１および第２のMOS型トランジスタQ1,
Q2のソースがともにその第１の入力端子（３）に接続さ
れ、第３および第４のMOS型トランジスタQ3,Q4のソース
がともにその第２の入力端子（４）に接続され、第１お
よび第４のMOS型トランジスタQ1,Q4のゲートがともにそ
の第３の入力端子（１）に接続され、第２および第３の
MOS型トランジスタQ2,Q3のゲートがともにその第４の入
力端子（２）に接続されている。
かなように、第1,第2,第3,第４のMOS型トランジスタQ1
〜Q4からなり、第１および第２のMOS型トランジスタQ1,
Q2のソースがともにその第１の入力端子（３）に接続さ
れ、第３および第４のMOS型トランジスタQ3,Q4のソース
がともにその第２の入力端子（４）に接続され、第１お
よび第４のMOS型トランジスタQ1,Q4のゲートがともにそ
の第３の入力端子（１）に接続され、第２および第３の
MOS型トランジスタQ2,Q3のゲートがともにその第４の入
力端子（２）に接続されている。
また信号線201からの第１のXNOR信号および信号線202か
らの第１のXOR信号はそれぞれ第２の回路12に含まれるM
OS型トランジスタQ5〜Q8のゲートに接続されている第２
の回路12の第3,第４の入力端子に接続され、端子5,6に
入力されている桁上げ入力信号対Cin,▲▼は第２
の回路12に含まれるMOSトランジスタQ5〜Q8のソースに
接続されている第２のXNOR,XOR回路12の第1,第２の入力
端子に接続されている。
らの第１のXOR信号はそれぞれ第２の回路12に含まれるM
OS型トランジスタQ5〜Q8のゲートに接続されている第２
の回路12の第3,第４の入力端子に接続され、端子5,6に
入力されている桁上げ入力信号対Cin,▲▼は第２
の回路12に含まれるMOSトランジスタQ5〜Q8のソースに
接続されている第２のXNOR,XOR回路12の第1,第２の入力
端子に接続されている。
レベル保証回路13〜15は２つのPMOS型トランジスタから
なり、ソースはともに電源電位VCCにつながれ、双方の
ゲートは他方のドレインにつながれており、ドレインは
どちらも接続端子に接続されている。
なり、ソースはともに電源電位VCCにつながれ、双方の
ゲートは他方のドレインにつながれており、ドレインは
どちらも接続端子に接続されている。
レベル保証回路13〜15の動作を説明すると、一方の接続
端子が接地電位GNDとなると、その接続端子にゲートの
つながっているPMOS型トランジスタがオン状態となり、
他方の接続端子には電源電位VCCが現れる。この時、電
源電位VCCが現れた接続端子にゲートのつながっているP
MOS型トランジスタはオフ状態となる。すなわち、２つ
の接続端子のうち一方が論理“0"となれば他方は必ず論
理“1"であり、論理“1"は電源電位VCCとなる。もし、
レベル保証回路13〜15を付加しない場合、第１の回路11
および第２の回路12はNMOS型トランジスタであるため、
VTHをNMOS型トランジスタのしきい値電位とすると、ド
レインに出力される論理“1"のレベルはＶ−VTH＜VCCし
か出力されない（NMOS型トランジスタのソース入力電圧
をＶとする）。
端子が接地電位GNDとなると、その接続端子にゲートの
つながっているPMOS型トランジスタがオン状態となり、
他方の接続端子には電源電位VCCが現れる。この時、電
源電位VCCが現れた接続端子にゲートのつながっているP
MOS型トランジスタはオフ状態となる。すなわち、２つ
の接続端子のうち一方が論理“0"となれば他方は必ず論
理“1"であり、論理“1"は電源電位VCCとなる。もし、
レベル保証回路13〜15を付加しない場合、第１の回路11
および第２の回路12はNMOS型トランジスタであるため、
VTHをNMOS型トランジスタのしきい値電位とすると、ド
レインに出力される論理“1"のレベルはＶ−VTH＜VCCし
か出力されない（NMOS型トランジスタのソース入力電圧
をＶとする）。
電源電位VCCに満たない論理“1"は、この信号を受ける
素子において電源電位VCCから接地電位GNDに直流電流が
流れることにより消費電力を増加させたり、ノイズに対
するマージンを低下させたりする。ゆえに、レベル保証
回路13〜15を設けることによって論理“1"のレベルを電
源電位VCCに保証する必要がある。
素子において電源電位VCCから接地電位GNDに直流電流が
流れることにより消費電力を増加させたり、ノイズに対
するマージンを低下させたりする。ゆえに、レベル保証
回路13〜15を設けることによって論理“1"のレベルを電
源電位VCCに保証する必要がある。
次に、信号線201からの第１のXNOR信号および信号線202
からの第１のXOR信号と、端子5,6にそれぞれ入力される
相補的な桁上げ入力信号対としての桁上げ入力信号Cin
およびその否定信号▲▼が第２の回路12に入力さ
れることにより、信号線203には第２のXOR信号が、信号
線204には第２のXNOR信号が現れる。ここで入力される
（Cin,▲▼），（第１のXNOR,第１のXOR）と出力
される（第２のXOR,第２のXNOR）の関係を第３図に表
す。これに“1"レベルを保証するレベル保証回路14が接
続される。信号線203からの第２のXOR信号および信号線
204からの第２のXNOR信号はそれぞれ反転増幅回路16,17
に接続され、反転増幅回路16,17の出力はそれぞれ端子
7,8に相補的な和信号対である和信号Ｓおよびその否定
信号として出力される。
からの第１のXOR信号と、端子5,6にそれぞれ入力される
相補的な桁上げ入力信号対としての桁上げ入力信号Cin
およびその否定信号▲▼が第２の回路12に入力さ
れることにより、信号線203には第２のXOR信号が、信号
線204には第２のXNOR信号が現れる。ここで入力される
（Cin,▲▼），（第１のXNOR,第１のXOR）と出力
される（第２のXOR,第２のXNOR）の関係を第３図に表
す。これに“1"レベルを保証するレベル保証回路14が接
続される。信号線203からの第２のXOR信号および信号線
204からの第２のXNOR信号はそれぞれ反転増幅回路16,17
に接続され、反転増幅回路16,17の出力はそれぞれ端子
7,8に相補的な和信号対である和信号Ｓおよびその否定
信号として出力される。
端子5,6に入力される桁上げ入力信号Cinおよびその否定
信号▲▼は、信号線201の第１のXNOR信号および
信号線202の第１のXOR信号により同時に開閉する伝達ゲ
ート回路20,21にも入力される。そして、伝達ゲート回
路20,21の開閉に従って桁上げ入力信号Cinおよびその否
定信号▲▼がそのまま信号線205,206に現れたり
遮断されたりする。桁上げ入力信号Cinおよびその否定
信号▲▼が伝達ゲート回路20,21により遮断され
たときには、桁上げ信号抹消回路22あるいは桁上げ信号
発生回路23において、被加数信号対A,と加数信号対B,
により桁上げ発生信号及び桁上げ抹消信号が発生し信
号線205あるいは信号線206に現れる。ここで、被加数信
号Ａと加数信号Ｂにより信号線205および206がどのよう
な状態になるかを第４図に示す。
信号▲▼は、信号線201の第１のXNOR信号および
信号線202の第１のXOR信号により同時に開閉する伝達ゲ
ート回路20,21にも入力される。そして、伝達ゲート回
路20,21の開閉に従って桁上げ入力信号Cinおよびその否
定信号▲▼がそのまま信号線205,206に現れたり
遮断されたりする。桁上げ入力信号Cinおよびその否定
信号▲▼が伝達ゲート回路20,21により遮断され
たときには、桁上げ信号抹消回路22あるいは桁上げ信号
発生回路23において、被加数信号対A,と加数信号対B,
により桁上げ発生信号及び桁上げ抹消信号が発生し信
号線205あるいは信号線206に現れる。ここで、被加数信
号Ａと加数信号Ｂにより信号線205および206がどのよう
な状態になるかを第４図に示す。
信号線205及び206には“1"レベルを保証するレベル保証
回路15と反転増幅回路18,19がそれぞれ接続され、反転
増幅回路18,19の出力はそれぞれ端子9,10に相補的な桁
上げ出力信号対である桁上げ出力信号COおよびその否定
信号▲▼として出力される。
回路15と反転増幅回路18,19がそれぞれ接続され、反転
増幅回路18,19の出力はそれぞれ端子9,10に相補的な桁
上げ出力信号対である桁上げ出力信号COおよびその否定
信号▲▼として出力される。
次に本発明の全加算回路の信号伝搬動作に注目して入力
信号対B,から和出力対S,へ信号が伝わる場合の伝搬
経路を例に説明する。
信号対B,から和出力対S,へ信号が伝わる場合の伝搬
経路を例に説明する。
B,信号対を駆動する前段のゲートは、桁上げ信号抹消
回路22あるいは桁上げ信号生成回路23内のMOSトランジ
スタのゲート容量１つ分と、第１の回路11内のMOSトラ
ンジスタを通じて第２の回路12内のMOSトランジスタの
ゲート容量２つ分と（Ｂ信号ではさらに、第１と第２の
ゲート回路20,21のゲート容量も加算される）、そこま
での配線の寄生容量に蓄えられている電荷と、レベル保
証回路13を反転させるための直流電流とを駆動し、第２
の回路12の第3,第４の入力端子へ信号を伝える。
回路22あるいは桁上げ信号生成回路23内のMOSトランジ
スタのゲート容量１つ分と、第１の回路11内のMOSトラ
ンジスタを通じて第２の回路12内のMOSトランジスタの
ゲート容量２つ分と（Ｂ信号ではさらに、第１と第２の
ゲート回路20,21のゲート容量も加算される）、そこま
での配線の寄生容量に蓄えられている電荷と、レベル保
証回路13を反転させるための直流電流とを駆動し、第２
の回路12の第3,第４の入力端子へ信号を伝える。
次に、それにより第２の回路12内の各MOSトランジスタ
の導通・非導通が変化し、Cin信号対を駆動している前
段の回路が導通した第２の回路12内のMOSトランジスタ
を通して否定回路16と17の入力端容量と、そこまでの配
線の寄生容量に蓄えられている電荷と、レベル保証回路
14を反転させるための直流電流とを駆動し、否定回路16
と17の入力端子へ信号を伝搬させる。
の導通・非導通が変化し、Cin信号対を駆動している前
段の回路が導通した第２の回路12内のMOSトランジスタ
を通して否定回路16と17の入力端容量と、そこまでの配
線の寄生容量に蓄えられている電荷と、レベル保証回路
14を反転させるための直流電流とを駆動し、否定回路16
と17の入力端子へ信号を伝搬させる。
そして、否定回路16と17はその入力信号をそれぞれS,
信号へと伝搬させ、B,信号からS,信号への伝搬は達
成される。
信号へと伝搬させ、B,信号からS,信号への伝搬は達
成される。
また入力信号対B,から桁上げ出力信号対CO,▲▼
への信号伝搬に関しては、第１および第２のゲート回路
20,21までの経路は和出力信号対S,までと同様で、伝
搬された信号により第1,第２のゲート回路が導通状態に
なる。
への信号伝搬に関しては、第１および第２のゲート回路
20,21までの経路は和出力信号対S,までと同様で、伝
搬された信号により第1,第２のゲート回路が導通状態に
なる。
次にCin信号対を駆動している前段の回路が導通した第
1,第２のゲート回路20,21を通じて否定回路18,19の入力
端子容量と、それまでの配線の寄生容量に蓄えられた電
荷と、レベル保証回路15を反転させるための直流電流を
駆動し、信号を否定回路18,19の入力端子へ伝える。そ
して否定回路18,19はこの信号をそれぞれの出力端子9,1
0へ伝えることにより入力信号対B,から桁上げ出力信
号対CO,▲▼への信号伝搬が達成される。
1,第２のゲート回路20,21を通じて否定回路18,19の入力
端子容量と、それまでの配線の寄生容量に蓄えられた電
荷と、レベル保証回路15を反転させるための直流電流を
駆動し、信号を否定回路18,19の入力端子へ伝える。そ
して否定回路18,19はこの信号をそれぞれの出力端子9,1
0へ伝えることにより入力信号対B,から桁上げ出力信
号対CO,▲▼への信号伝搬が達成される。
入力信号対A,からの信号伝搬は、それを駆動している
前段の回路が第１の回路内のMOSトランジスタのゲート
容量２つ分と、桁上げ信号抹消回路22あるいは桁上げ信
号発生回路23内のMOSトランジスタのゲート容量１つ分
と、そこまでの配線の寄生容量を駆動し、第１の回路内
のMOSトランジスタのゲート入力端子へ信号を伝搬し、
結果として第１の回路内の各トランジスタの導通，非導
通を決めた後に入力信号対B,からの信号伝搬経路と同
様のシーケンスで入力信号対A,から各出力信号対S,
,CO,▲▼への信号の伝搬を達成する。
前段の回路が第１の回路内のMOSトランジスタのゲート
容量２つ分と、桁上げ信号抹消回路22あるいは桁上げ信
号発生回路23内のMOSトランジスタのゲート容量１つ分
と、そこまでの配線の寄生容量を駆動し、第１の回路内
のMOSトランジスタのゲート入力端子へ信号を伝搬し、
結果として第１の回路内の各トランジスタの導通，非導
通を決めた後に入力信号対B,からの信号伝搬経路と同
様のシーケンスで入力信号対A,から各出力信号対S,
,CO,▲▼への信号の伝搬を達成する。
また、Cin,▲▼からの信号伝搬もB,からの信号
伝搬の動作の第２の回路12および第1,第２のゲート回路
20,21内のMOSトランジスタの導通状態が決定してからの
シーケンスと同様である。
伝搬の動作の第２の回路12および第1,第２のゲート回路
20,21内のMOSトランジスタの導通状態が決定してからの
シーケンスと同様である。
このように、本発明の回路では内部において否定信号を
作る必要をなくしたから信号伝搬遅延が少なくなる。ま
たCin信号対と出力信号Ｓ対との間に４つのMOSトランジ
スタからなる第２の回路を設け、そのソース、ドレイン
パスをCin信号対が通り、そのゲートを入力信号A,B対か
らの信号で制御するようにしたので、Cin信号対は第1,
第２のゲート回路20,21のゲートに入力される他、第２
の回路12の論理を確定させる必要があるため、Cin信号
対を駆動する前段の回路の負荷は重く、一方、入力信号
対,B,,Aは第１の回路11の論理を確定させる他は桁
上げ信号発生回路22,桁上げ信号抹消回路23のゲートに
入力されるのみとなっており、入力信号対B,,A,を
駆動する前段の回路の負荷は軽くなっている。従ってCi
n信号対からの信号伝搬遅延に比し、低速であった入力
信号対A,,B,からの信号伝搬遅延を高速にでき、結
果として各入力信号対と各出力信号対間の信号伝搬遅延
を均一化できる。従って高速動作を達成でき、並列乗算
器の高速化が達成できる。
作る必要をなくしたから信号伝搬遅延が少なくなる。ま
たCin信号対と出力信号Ｓ対との間に４つのMOSトランジ
スタからなる第２の回路を設け、そのソース、ドレイン
パスをCin信号対が通り、そのゲートを入力信号A,B対か
らの信号で制御するようにしたので、Cin信号対は第1,
第２のゲート回路20,21のゲートに入力される他、第２
の回路12の論理を確定させる必要があるため、Cin信号
対を駆動する前段の回路の負荷は重く、一方、入力信号
対,B,,Aは第１の回路11の論理を確定させる他は桁
上げ信号発生回路22,桁上げ信号抹消回路23のゲートに
入力されるのみとなっており、入力信号対B,,A,を
駆動する前段の回路の負荷は軽くなっている。従ってCi
n信号対からの信号伝搬遅延に比し、低速であった入力
信号対A,,B,からの信号伝搬遅延を高速にでき、結
果として各入力信号対と各出力信号対間の信号伝搬遅延
を均一化できる。従って高速動作を達成でき、並列乗算
器の高速化が達成できる。
なお、上記実施例では、第１および第２のゲート回路を
Ｎ型MOSトランジスタを用いて構成したが、これはＰ型M
OSトランジスタあるいはN,P両方の型のトランジスタを
同時に用いて構成してもよく、上記と同様の効果が得ら
れる。
Ｎ型MOSトランジスタを用いて構成したが、これはＰ型M
OSトランジスタあるいはN,P両方の型のトランジスタを
同時に用いて構成してもよく、上記と同様の効果が得ら
れる。
以上のように、この発明に係る全加算回路によれば、相
補的な加数信号対および相補的な被加数信号対を入力と
して第１の排他的論理和信号と第１の否定排他的論理和
信号を出力する第１の回路と、前記第１の排他的論理和
信号および前記第１の否定排他的論理和信号と相補的な
桁上げ入力信号対を入力として相補的な和信号対として
第２の排他的論理和信号と第２の否定排他的論理和信号
を出力する第２の回路と、前記相補的な桁上げ入力信号
対をそれぞれ前記第１の排他的論理和信号と前記第１の
否定排他的論理和信号の少なくとも１つを用いて通過お
よび遮断させる第１および第２のゲート回路と、これら
の第１および第２のゲート回路が遮断状態にあるときに
前記加数信号対および前記被加数信号対に応じて桁上げ
出力信号線対のいずれか一方を所定の電位に設定するこ
とにより桁上げ発生信号および桁上げ抹消信号を発生す
る桁上げ信号発生回路および桁上げ信号抹消回路とから
構成され、前記第１および第２の回路が、第1,第2,第3,
第４のMOS型トランジスタからなり、第１および第２のM
OS型トランジスタのソースがともにその第１の入力端子
に接続され、第３および第４のMOS型トランジスタのソ
ースがともにその第２の入力端子に接続され、第１およ
び第４のMOS型トランジスタのゲートがともにその第３
の入力端子に接続され、第２および第３のMOS型トラン
ジスタのゲートがともにその第４の入力端子に接続さ
れ、第１および第３のMOS型トランジスタのドレインを
否定排他的論理和の出力端子とし、第２および第４のMO
S型トランジスタのドレインを排他的論理和の出力端子
とし、前記第２の回路の第１および第２の入力端子が対
となって該入力端子対に前記相補的な桁上げ入力信号対
が入力され、前記第２の回路の第３および第４の入力端
子が対となって該入力端子対に前記第１の回路の相補的
な第１の排他的論理和信号と第１の否定排他的論理和信
号の対が入力されるようにしたので、内部において否定
信号を作る必要がなくなり、高速動作が可能な桁上げ入
力信号対Cin,▲▼を駆動する前段の負荷を重く
し、他方、信号伝搬段数の多い入力信号対B,を駆動す
る前段の回路の負荷を軽減するように構成したので、桁
上げ入力信号からの信号伝搬遅延に比較し、低速であっ
た入力信号対A,,B,からの信号伝搬遅延を高速にで
き、結果として各入力信号対と各出力信号対間の信号伝
搬遅延を均一化できるとともに高速動作を達成し、並列
乗算器の高速化を達成できる全加算回路を得られるとい
う効果がある。
補的な加数信号対および相補的な被加数信号対を入力と
して第１の排他的論理和信号と第１の否定排他的論理和
信号を出力する第１の回路と、前記第１の排他的論理和
信号および前記第１の否定排他的論理和信号と相補的な
桁上げ入力信号対を入力として相補的な和信号対として
第２の排他的論理和信号と第２の否定排他的論理和信号
を出力する第２の回路と、前記相補的な桁上げ入力信号
対をそれぞれ前記第１の排他的論理和信号と前記第１の
否定排他的論理和信号の少なくとも１つを用いて通過お
よび遮断させる第１および第２のゲート回路と、これら
の第１および第２のゲート回路が遮断状態にあるときに
前記加数信号対および前記被加数信号対に応じて桁上げ
出力信号線対のいずれか一方を所定の電位に設定するこ
とにより桁上げ発生信号および桁上げ抹消信号を発生す
る桁上げ信号発生回路および桁上げ信号抹消回路とから
構成され、前記第１および第２の回路が、第1,第2,第3,
第４のMOS型トランジスタからなり、第１および第２のM
OS型トランジスタのソースがともにその第１の入力端子
に接続され、第３および第４のMOS型トランジスタのソ
ースがともにその第２の入力端子に接続され、第１およ
び第４のMOS型トランジスタのゲートがともにその第３
の入力端子に接続され、第２および第３のMOS型トラン
ジスタのゲートがともにその第４の入力端子に接続さ
れ、第１および第３のMOS型トランジスタのドレインを
否定排他的論理和の出力端子とし、第２および第４のMO
S型トランジスタのドレインを排他的論理和の出力端子
とし、前記第２の回路の第１および第２の入力端子が対
となって該入力端子対に前記相補的な桁上げ入力信号対
が入力され、前記第２の回路の第３および第４の入力端
子が対となって該入力端子対に前記第１の回路の相補的
な第１の排他的論理和信号と第１の否定排他的論理和信
号の対が入力されるようにしたので、内部において否定
信号を作る必要がなくなり、高速動作が可能な桁上げ入
力信号対Cin,▲▼を駆動する前段の負荷を重く
し、他方、信号伝搬段数の多い入力信号対B,を駆動す
る前段の回路の負荷を軽減するように構成したので、桁
上げ入力信号からの信号伝搬遅延に比較し、低速であっ
た入力信号対A,,B,からの信号伝搬遅延を高速にで
き、結果として各入力信号対と各出力信号対間の信号伝
搬遅延を均一化できるとともに高速動作を達成し、並列
乗算器の高速化を達成できる全加算回路を得られるとい
う効果がある。
第１図はこの発明の一実施例による全加算回路を示す
図、第２図は第１図においてレベル保証回路に入力され
る（A,），（B,）と出力される（第１のXOR,第１の
XNOR）の関係を示す図、第３図は第１図において第２の
回路に入力される（Cin,▲▼），（第１のXNOR,
第１のXOR）と、出力される（第２のXOR,第２のXOR）の
関係を示す図、第４図は第１図において被加数信号と加
数信号により信号線がどのような状態になるかを示す
図、第５図は従来の全加算回路を示す図、第６図はキャ
リーセーブアダー方式による４ビット×４ビットの並列
乗算回路を示す図、第７図は第６図中のAND加算回路50
の回路図である。 図において、11,12は第１および第２の回路、13〜15は
レベル保証回路、16〜19は反転増幅回路、20,21は伝達
ゲート回路、22は桁上げ信号抹消回路、23は桁上げ信号
発生回路である。 なお図中同一符号は同一又は相当部分を示す。
図、第２図は第１図においてレベル保証回路に入力され
る（A,），（B,）と出力される（第１のXOR,第１の
XNOR）の関係を示す図、第３図は第１図において第２の
回路に入力される（Cin,▲▼），（第１のXNOR,
第１のXOR）と、出力される（第２のXOR,第２のXOR）の
関係を示す図、第４図は第１図において被加数信号と加
数信号により信号線がどのような状態になるかを示す
図、第５図は従来の全加算回路を示す図、第６図はキャ
リーセーブアダー方式による４ビット×４ビットの並列
乗算回路を示す図、第７図は第６図中のAND加算回路50
の回路図である。 図において、11,12は第１および第２の回路、13〜15は
レベル保証回路、16〜19は反転増幅回路、20,21は伝達
ゲート回路、22は桁上げ信号抹消回路、23は桁上げ信号
発生回路である。 なお図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 周一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 大矢 隆司 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 島津 之彦 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭63−124133（ＪＰ，Ａ) 特開 昭61−183738（ＪＰ，Ａ)
Claims (1)
- 【請求項１】相補的な加数信号対および相補的な被加数
信号対を入力として第１の排他的論理和信号と第１の否
定排他的論理和信号を出力する第１の回路と、 前記第１の排他的論理和信号および前記第１の否定排他
的論理和信号と相補的な桁上げ入力信号対を入力として
相補的な和信号対として第２の排他的論理和信号と第２
の否定排他的論理和信号を出力する第２の回路と、 前記相補的な桁上げ入力信号対をそれぞれ前記第１の排
他的論理和信号と前記第１の否定排他的論理和信号の少
なくとも１つを用いて通過および遮断させる第１および
第２のゲート回路と、 これらの第１および第２のゲート回路が遮断状態にある
ときに前記加数信号対および前記被加数信号対に応じて
桁上げ出力信号線対のいずれか一方を所定の電位に設定
することにより桁上げ発生信号および桁上げ抹消信号を
発生する桁上げ信号発生回路および桁上げ信号抹消回路
とから構成され、 前記第１および第２の回路が、第1,第2,第3,第４のMOS
型トランジスタからなり、第１および第２のMOS型トラ
ンジスタのソースがともにその第１の入力端子に接続さ
れ、第３および第４のMOS型トランジスタのソースがと
もにその第２の入力端子に接続され、第１および第４の
MOS型トランジスタのゲートがともにその第３の入力端
子に接続され、第２および第３のMOS型トランジスタの
ゲートがともにその第４の入力端子に接続され、第１お
よび第３のMOS型トランジスタのドレインを否定排他的
論理和の出力端子とし、第２および第４のMOS型トラン
ジスタのドレインを排他的論理和の出力端子とし、 前記第２の回路の第１および第２の入力端子が対となっ
て該入力端子対に前記相補的な桁上げ入力信号対が入力
され、前記第２の回路の第３および第４の入力端子が対
となって該入力端子対に前記第１の回路の相補的な第１
の排他的論理和信号と第１の否定排他的論理和信号の対
が入力されていることを特徴とする全加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115550A JPH0736151B2 (ja) | 1988-05-12 | 1988-05-12 | 全加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63115550A JPH0736151B2 (ja) | 1988-05-12 | 1988-05-12 | 全加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01284923A JPH01284923A (ja) | 1989-11-16 |
| JPH0736151B2 true JPH0736151B2 (ja) | 1995-04-19 |
Family
ID=14665316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63115550A Expired - Fee Related JPH0736151B2 (ja) | 1988-05-12 | 1988-05-12 | 全加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736151B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066041A (ja) * | 2004-08-30 | 2006-03-09 | Oki Electric Ind Co Ltd | メモリテスト回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200257A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | Ｎｍｏｓパストランジスタ回路と加算器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4523292A (en) * | 1982-09-30 | 1985-06-11 | Rca Corporation | Complementary FET ripple carry binary adder circuit |
| US4689763A (en) * | 1985-01-04 | 1987-08-25 | Advanced Micro Devices, Inc. | CMOS full adder circuit |
-
1988
- 1988-05-12 JP JP63115550A patent/JPH0736151B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066041A (ja) * | 2004-08-30 | 2006-03-09 | Oki Electric Ind Co Ltd | メモリテスト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01284923A (ja) | 1989-11-16 |
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