JPH073666B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH073666B2 JPH073666B2 JP1006564A JP656489A JPH073666B2 JP H073666 B2 JPH073666 B2 JP H073666B2 JP 1006564 A JP1006564 A JP 1006564A JP 656489 A JP656489 A JP 656489A JP H073666 B2 JPH073666 B2 JP H073666B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- register
- data
- contents
- status control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Landscapes
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】 ［概要］ ビット操作命令を実行する機能を備えたマイクロコンピ
ュータに関し、 読出データがステータスデータであり書込データがコン
トロールデータとなるビットを含むレジスタに対しても
ビット操作命令を使用することができるようにすること
を目的とし、 読出データはステータスデータであり書込データはコン
トロールデータとなるステータス・コントロールビット
を備えたレジスタと、ビット操作命令に応答して該レジ
スタの内容を読み込みその所定のビットを操作した後該
レジスタに書き込むMPUと、を有するマイクロコンピュ
ータにおいて、該ビット操作命令を他の命令と区別する
ための信号を該ビット操作の命令コードから生成し、該
信号を用いて、該ステータス・コントロールビットのみ
に関しては該ビット操作後の該レジスタへの書き込みの
際にその時点での該ステータス・コントロールビットの
内容を保持する手段を付設して構成する。
ュータに関し、 読出データがステータスデータであり書込データがコン
トロールデータとなるビットを含むレジスタに対しても
ビット操作命令を使用することができるようにすること
を目的とし、 読出データはステータスデータであり書込データはコン
トロールデータとなるステータス・コントロールビット
を備えたレジスタと、ビット操作命令に応答して該レジ
スタの内容を読み込みその所定のビットを操作した後該
レジスタに書き込むMPUと、を有するマイクロコンピュ
ータにおいて、該ビット操作命令を他の命令と区別する
ための信号を該ビット操作の命令コードから生成し、該
信号を用いて、該ステータス・コントロールビットのみ
に関しては該ビット操作後の該レジスタへの書き込みの
際にその時点での該ステータス・コントロールビットの
内容を保持する手段を付設して構成する。
［産業上の利用分野］ 本発明は、読出データはステータスデータであり書込デ
ータはコントロールデータとなるビットを含むレジスタ
に対し、ビット操作命令を実行する機能を備えたマイク
ロコンピュータに関する。
ータはコントロールデータとなるビットを含むレジスタ
に対し、ビット操作命令を実行する機能を備えたマイク
ロコンピュータに関する。
［従来の技術］ この種のマイクロコンピュータでは、MPUはビット操作
命令に応答して、第１ステップで該レジスタの全ビット
の内容を読み込み、第２ステップでその所定のビットを
操作し、第３ステップでその全ビットの内容を該レジス
タに書き込む。
命令に応答して、第１ステップで該レジスタの全ビット
の内容を読み込み、第２ステップでその所定のビットを
操作し、第３ステップでその全ビットの内容を該レジス
タに書き込む。
［発明が解決しようとする課題］ しかし、読み込み後書き込みまでの間に、ステータスビ
ットの内容がMPUと無関係に周辺I/Oにより書き換えられ
た場合には、このステータスビットは第３ステップの書
込動作により元のデータに再度書き換えられることにな
る。
ットの内容がMPUと無関係に周辺I/Oにより書き換えられ
た場合には、このステータスビットは第３ステップの書
込動作により元のデータに再度書き換えられることにな
る。
したがって、このようなレジスタに対してビット操作命
令を実行すると周辺I/Oに対するその後の制御が適正に
行われない場合があり、該レジスタに対しビット操作命
令を使用することが実質的にできない。
令を実行すると周辺I/Oに対するその後の制御が適正に
行われない場合があり、該レジスタに対しビット操作命
令を使用することが実質的にできない。
本発明の目的は、上記問題点に鑑み、読出データがステ
ータスデータであり書込データがコントロールデータと
なるビットを含むレジスタに対しても、ビット操作命令
を使用することができるマイクロコンピュータを提供す
ることにある。
ータスデータであり書込データがコントロールデータと
なるビットを含むレジスタに対しても、ビット操作命令
を使用することができるマイクロコンピュータを提供す
ることにある。
［課題を解決するための手段］ この目的を達成するために、本発明では、読出データは
ステータスデータであり書込データはコントロールデー
タとなるステータス・コントロールビットを備えたレジ
スタと、ビット操作命令に応答して、該レジスタの内容
を読み込みその所定のビットを操作した後該レジスタに
書き込むMPUと、を有するマイクロコンピュータにおい
て、該ビット操作命令を他の命令と区別するための信号
を該ビット操作の命令コードから生成し、該信号を用い
て、該ステータス・コントロールビットのみに関しては
該ビット操作後の該レジスタへの書き込みの際にその時
点での該ステータス・コントロールビットの内容を保持
する手段を付設している。
ステータスデータであり書込データはコントロールデー
タとなるステータス・コントロールビットを備えたレジ
スタと、ビット操作命令に応答して、該レジスタの内容
を読み込みその所定のビットを操作した後該レジスタに
書き込むMPUと、を有するマイクロコンピュータにおい
て、該ビット操作命令を他の命令と区別するための信号
を該ビット操作の命令コードから生成し、該信号を用い
て、該ステータス・コントロールビットのみに関しては
該ビット操作後の該レジスタへの書き込みの際にその時
点での該ステータス・コントロールビットの内容を保持
する手段を付設している。
［作用］ 本発明によれば、読み込み後書き込みまでの間におい
て、ステータス・コントロールビットの内容がMPUと無
関係に周辺I/O等（他のMPUを含む）により書き換えられ
ても、ステータス・コントロールビットのみに関しては
ビット操作後のレジスタへの書き込みの際にその時点で
のステータス・コントロールビットの内容を保持するの
で、このようなレジスタに対しビット操作命令によりそ
の内容を適正に変更することができ、したがって、この
ようなレジスタに対してもビット操作命令を使用するこ
とができる。
て、ステータス・コントロールビットの内容がMPUと無
関係に周辺I/O等（他のMPUを含む）により書き換えられ
ても、ステータス・コントロールビットのみに関しては
ビット操作後のレジスタへの書き込みの際にその時点で
のステータス・コントロールビットの内容を保持するの
で、このようなレジスタに対しビット操作命令によりそ
の内容を適正に変更することができ、したがって、この
ようなレジスタに対してもビット操作命令を使用するこ
とができる。
［実施例］ 以下、図面に基づいて本発明の一実施例を説明する。
第１図はマイクロコンピュータの要部構成を示す。
MPU10はアドレスデコーダ12に対しアドレス信号及びリ
ード／ライト信号R/Wを供給し、アドレスデコーダ12は
これらの信号からタイマ／カウンタ14の構成要素を選択
する信号及びタイマ／カウンタ14の構成要素に対する後
述のリード信号RD1、RD2及びライト信号WR1、WR2を作成
してタイマ／カウンタ14に供給する。MPU10は、リセッ
ト信号RESETをタイマ／カウンタ14へ供給してタイマ／
カウンタ14を初期化し、データバスDBを介してタイマ／
カウンタ14の動作モードを設定し、ビット操作命令を実
行していることを示すリードモディファイアライト信号
RMWをタイマ／カウンタ14へ供給してタイマ／カウンタ1
4に対するビット操作命令の実行を可能にする。
ード／ライト信号R/Wを供給し、アドレスデコーダ12は
これらの信号からタイマ／カウンタ14の構成要素を選択
する信号及びタイマ／カウンタ14の構成要素に対する後
述のリード信号RD1、RD2及びライト信号WR1、WR2を作成
してタイマ／カウンタ14に供給する。MPU10は、リセッ
ト信号RESETをタイマ／カウンタ14へ供給してタイマ／
カウンタ14を初期化し、データバスDBを介してタイマ／
カウンタ14の動作モードを設定し、ビット操作命令を実
行していることを示すリードモディファイアライト信号
RMWをタイマ／カウンタ14へ供給してタイマ／カウンタ1
4に対するビット操作命令の実行を可能にする。
タイマ／カウンタ14は、クロック発生器16から供給され
るクロックパルスφに基づいて動作し、タイマ／カウン
タ14がタイマモードでタイムアップした場合には割り込
み要求信号をMPU10へ供給する。MPU10はこの割り込み要
求に基づいて割り込み処理を行う。
るクロックパルスφに基づいて動作し、タイマ／カウン
タ14がタイマモードでタイムアップした場合には割り込
み要求信号をMPU10へ供給する。MPU10はこの割り込み要
求に基づいて割り込み処理を行う。
第２図は第１図に示すタイマ／カウンタ14の詳細構成を
示す。クロック発生器16から出力されるクロックパルス
φは分周回路18に供給されて分周され、分周回路18の各
分周段から出力される異なる周期のクロックパルスがセ
レクタ20に供給される。セレクタ20は、ステータス・コ
ントロールレジスタ22の第４〜７ビットの内容により指
定される周期のクロックパルスを選択してアンドゲート
24の一方の入力端子に供給させる。アンドゲート24の他
方の入力端子にはステータス・コントロールレジスタ22
の第０ビットの内容が供給されており、このビットが
“1"の場合にはセレクタ20からのクロックパルスがアン
ドゲート24を通ってカウンタ26のCK端子に供給され計数
される。ここで、データレジスタ28には、MPU10からデ
ータバスDBを介して、カウンタ26の初期値が設定され
る。この際、データレジスタ28にはアドレスデコーダ12
からライト信号WR2が供給される。カウンタ26は、リロ
ード制御回路30からの制御信号によりこのデータレジス
タ28の内容がロードされて、初期設定される。カウンタ
26の計数値が大きくなり、オーバフロー（OVF）ビット
が“1"（Ｈレベル）になると、ステータス・コントロー
ルレジスタ22の第２ビットがセットされる。
示す。クロック発生器16から出力されるクロックパルス
φは分周回路18に供給されて分周され、分周回路18の各
分周段から出力される異なる周期のクロックパルスがセ
レクタ20に供給される。セレクタ20は、ステータス・コ
ントロールレジスタ22の第４〜７ビットの内容により指
定される周期のクロックパルスを選択してアンドゲート
24の一方の入力端子に供給させる。アンドゲート24の他
方の入力端子にはステータス・コントロールレジスタ22
の第０ビットの内容が供給されており、このビットが
“1"の場合にはセレクタ20からのクロックパルスがアン
ドゲート24を通ってカウンタ26のCK端子に供給され計数
される。ここで、データレジスタ28には、MPU10からデ
ータバスDBを介して、カウンタ26の初期値が設定され
る。この際、データレジスタ28にはアドレスデコーダ12
からライト信号WR2が供給される。カウンタ26は、リロ
ード制御回路30からの制御信号によりこのデータレジス
タ28の内容がロードされて、初期設定される。カウンタ
26の計数値が大きくなり、オーバフロー（OVF）ビット
が“1"（Ｈレベル）になると、ステータス・コントロー
ルレジスタ22の第２ビットがセットされる。
ステータス・コントロールレジスタ22は、この第２ビッ
トのみがステータス・コントロールビットであり、すな
わち、読出データはステータスデータであり書込データ
はコントロールデータとなるビットであり、他の７ビッ
トはコントロールビットである。
トのみがステータス・コントロールビットであり、すな
わち、読出データはステータスデータであり書込データ
はコントロールデータとなるビットであり、他の７ビッ
トはコントロールビットである。
ステータス・コントロールレジスタ22の第３ビットが
“1"である場合には、すなわちタイマモードの場合に
は、この第２ビットのセットにより、リロード制御回路
30はデータレジスタ28の内容をカウンタ26にロードさせ
る。この際、アドレスデコーダ12からデータレジスタ28
にリード信号RD2が供給される。また、カウンタ26から
出力されるオーバフローパルスはＤフリップフロップ32
のCK端子にも供給され、オーバフローパルスがカウンタ
26から出力される毎にＤフリップフロップ32の出力が反
転する。ステータス・コントロールレジスタ22の第１ビ
ット及び第２ビットの出力は、アンドゲート34に供給さ
れており、この第１ビットが“1"である場合には、カウ
ンタ26からのオーバフローパルスによりステータス・コ
ントロールレジスタ22の第２ビットが“1"になるとアン
ドゲート34から割り込み要求信号が出力されてMPU10へ
供給される。
“1"である場合には、すなわちタイマモードの場合に
は、この第２ビットのセットにより、リロード制御回路
30はデータレジスタ28の内容をカウンタ26にロードさせ
る。この際、アドレスデコーダ12からデータレジスタ28
にリード信号RD2が供給される。また、カウンタ26から
出力されるオーバフローパルスはＤフリップフロップ32
のCK端子にも供給され、オーバフローパルスがカウンタ
26から出力される毎にＤフリップフロップ32の出力が反
転する。ステータス・コントロールレジスタ22の第１ビ
ット及び第２ビットの出力は、アンドゲート34に供給さ
れており、この第１ビットが“1"である場合には、カウ
ンタ26からのオーバフローパルスによりステータス・コ
ントロールレジスタ22の第２ビットが“1"になるとアン
ドゲート34から割り込み要求信号が出力されてMPU10へ
供給される。
ここで、例えばステータス・コントロールレジスタ22の
第１ビットが“1"である場合に、この第１ビットのみを
“0"にして割り込みをマスクするには、MPU10に備えら
れたビットリセット命令を実行する。この命令の実行は
３つのサイクルに分けられる。第１サイクル（リードサ
イクル）では、MPU10はデータバスDBを介してステータ
ス・コントロールレジスタ22の全ビットの内容を内部レ
ジスタにロードし、第２サイクル（ビット操作サイク
ル）ではこの内部レジスタの第１ビットを“0"にし、第
３サイクル（ライトサイクル）ではこの内部レジスタの
内容をデータバスDBを介しステータス・コントロールレ
ジスタ22にストアする。
第１ビットが“1"である場合に、この第１ビットのみを
“0"にして割り込みをマスクするには、MPU10に備えら
れたビットリセット命令を実行する。この命令の実行は
３つのサイクルに分けられる。第１サイクル（リードサ
イクル）では、MPU10はデータバスDBを介してステータ
ス・コントロールレジスタ22の全ビットの内容を内部レ
ジスタにロードし、第２サイクル（ビット操作サイク
ル）ではこの内部レジスタの第１ビットを“0"にし、第
３サイクル（ライトサイクル）ではこの内部レジスタの
内容をデータバスDBを介しステータス・コントロールレ
ジスタ22にストアする。
第３図はこの３つのサイクルを示しており、Ａはステー
タス・コントロールレジスタ22のアドレス、TDはこのス
テータス・コントロールレジスタ22のビット操作前の内
容、PCは内部レジスタの第１ビットを“0"にするビット
操作命令が書き込まれた主メモリ上のアドレスを示すプ
ログラムカウンタの値、PDはこのビット操作命令のコー
ド、TD′はビット操作後のステータス・コントロールレ
ジスタ22の内容を示す。
タス・コントロールレジスタ22のアドレス、TDはこのス
テータス・コントロールレジスタ22のビット操作前の内
容、PCは内部レジスタの第１ビットを“0"にするビット
操作命令が書き込まれた主メモリ上のアドレスを示すプ
ログラムカウンタの値、PDはこのビット操作命令のコー
ド、TD′はビット操作後のステータス・コントロールレ
ジスタ22の内容を示す。
MPU10がステータス・コントロールレジスタ22の内容を
内部レジスタに読み込んだ後、内部レジスタの内容をス
テータス・コントロールレジスタ22に書き込むまでの間
に、カウンタ26からオーバーフローパルスが出力されて
ステータス・コントロールレジスタ22の第２ビットが
“0"から“1"にされた場合には、ライトサイクルでMPU1
0の内部レジスタの内容をステータス・コントロールレ
ジスタ22に書き込むことによって、ステータス・コント
ロールレジスタ22の第２ビットが元の値“0"に再度書き
換えられるという不都合が生ずる。
内部レジスタに読み込んだ後、内部レジスタの内容をス
テータス・コントロールレジスタ22に書き込むまでの間
に、カウンタ26からオーバーフローパルスが出力されて
ステータス・コントロールレジスタ22の第２ビットが
“0"から“1"にされた場合には、ライトサイクルでMPU1
0の内部レジスタの内容をステータス・コントロールレ
ジスタ22に書き込むことによって、ステータス・コント
ロールレジスタ22の第２ビットが元の値“0"に再度書き
換えられるという不都合が生ずる。
そこで、本実施例では、ステータス・コントロールレジ
スタ22の第２ビットを第３に示す如く構成している。
スタ22の第２ビットを第３に示す如く構成している。
すなわち、この第２ビットの出力はフリップフロップ36
のＱ出力であり、フリップフロップ36はオーバフローパ
ルスによりプリセットされる。フリップフロップ36のＱ
出力、アドレスデコーダ12からのリード信号RD1及びMPU
10からのRMW（リードモディファイライト）信号は、ノ
アゲート38を介してNMOSトランジスタ40のゲートに供給
される。NMOSトランジスタ40はそのソースがアースさ
れ、ドレインがデータバスDBの第２ビットのデータバス
ラインDB2に接続されている。このデータバスラインDB2
上の信号は、オアゲート42の一方の入力端子に供給さ
れ、オアゲート42の他方の入力端子には、アドレスデコ
ーダ12からのライト信号WR1が供給される。オアゲート4
2の出力はナンドゲート44の一方の入力端子に供給さ
れ、ナンドゲート44の他方の入力端子には、MPU10から
のリッセト信号RESETが供給される。ナンドゲート44の
出力はフリップフロップ36のクリア端子に供給される。
のＱ出力であり、フリップフロップ36はオーバフローパ
ルスによりプリセットされる。フリップフロップ36のＱ
出力、アドレスデコーダ12からのリード信号RD1及びMPU
10からのRMW（リードモディファイライト）信号は、ノ
アゲート38を介してNMOSトランジスタ40のゲートに供給
される。NMOSトランジスタ40はそのソースがアースさ
れ、ドレインがデータバスDBの第２ビットのデータバス
ラインDB2に接続されている。このデータバスラインDB2
上の信号は、オアゲート42の一方の入力端子に供給さ
れ、オアゲート42の他方の入力端子には、アドレスデコ
ーダ12からのライト信号WR1が供給される。オアゲート4
2の出力はナンドゲート44の一方の入力端子に供給さ
れ、ナンドゲート44の他方の入力端子には、MPU10から
のリッセト信号RESETが供給される。ナンドゲート44の
出力はフリップフロップ36のクリア端子に供給される。
リッセト信号RESETがＬレベルになると、ナンドゲート4
4の出力はＨレベルになり、フリップフロップ36のＱ出
力がＬレベルにリッセトされる。
4の出力はＨレベルになり、フリップフロップ36のＱ出
力がＬレベルにリッセトされる。
次に、第４図に基づいて第３図に示す回路構成の動作を
説明する。第４図はビット操作命令実行時のタイミング
チャートである。
説明する。第４図はビット操作命令実行時のタイミング
チャートである。
（１）リードサイクル ビット操作命令でない場合には、リードモディファイア
ライト信号RMWがＬレベルであるので、リード信号RD1が
Ｌレベルになると、ノアゲート38の出力はフリップフロ
ップ36のＱ出力の反転レベルとなる。したがって、Ｑ出
力がＨレベルのときはNMOSトランジスタ40がオフにな
り、データバスラインDB2にプリチャージされた電荷は
リード信号RD1がＬレベルになっても放電されず、MPU10
はＱ出力がＨレベルであると判断する。また、Ｑ出力が
ＬレベルのときはNMOSトランジスタ40がオンになり、デ
ータバスラインDB2にプリチャージされた電荷はリード
信号RD1がＬレベルになると放電され、MPU10はＱ出力が
Ｌレベルであると判断する。
ライト信号RMWがＬレベルであるので、リード信号RD1が
Ｌレベルになると、ノアゲート38の出力はフリップフロ
ップ36のＱ出力の反転レベルとなる。したがって、Ｑ出
力がＨレベルのときはNMOSトランジスタ40がオフにな
り、データバスラインDB2にプリチャージされた電荷は
リード信号RD1がＬレベルになっても放電されず、MPU10
はＱ出力がＨレベルであると判断する。また、Ｑ出力が
ＬレベルのときはNMOSトランジスタ40がオンになり、デ
ータバスラインDB2にプリチャージされた電荷はリード
信号RD1がＬレベルになると放電され、MPU10はＱ出力が
Ｌレベルであると判断する。
これに対し、ビット操作命令の場合には第４図に示す如
く、リードモディファイアライト信号RMWがＨレベルに
なるので、フリップフロップ36のＱ出力及びリード信号
RD1のレベルによらずノアゲート38の出力はＬレベルと
なり、NMOSトランジスタ40がオフになる。したがって、
データバスラインDB2にプリチャージされた電荷はリー
ド信号RD1がＬレベルになっても放電されず、MPU10はＱ
出力がＨレベルであると形式的に判断する。
く、リードモディファイアライト信号RMWがＨレベルに
なるので、フリップフロップ36のＱ出力及びリード信号
RD1のレベルによらずノアゲート38の出力はＬレベルと
なり、NMOSトランジスタ40がオフになる。したがって、
データバスラインDB2にプリチャージされた電荷はリー
ド信号RD1がＬレベルになっても放電されず、MPU10はＱ
出力がＨレベルであると形式的に判断する。
なお、ライト信号WR1はＨレベルであり、したがってフ
リップフロップ36のCLR端子はＬレベルのままであって
クリアされない。
リップフロップ36のCLR端子はＬレベルのままであって
クリアされない。
（２）ビット操作サイクル MPU10は前サイクルで内部レジスタに読み込んだデータT
Dの第１ビットの値のみ“0"にしてデータTD′とする。
この際、ライト信号WR1はＨレベルであり、フリップフ
ロップ36はクリアされない。
Dの第１ビットの値のみ“0"にしてデータTD′とする。
この際、ライト信号WR1はＨレベルであり、フリップフ
ロップ36はクリアされない。
（３）ライトサイクル MPU10は内部レジスタの内容TD′をデータバスDB上に出
力する。したがって、データバスラインDB2はプリチャ
ージされる。一方、ビット操作命令でない場合のライト
サイクルと同様に、リード信号RD1はＨレベルであるの
で、NMOSトランジスタ40はオフになっており放電されな
い。したがって、ライト信号WR1がＬレベルになっても
ナンドゲート44の出力はＬレベルのままであり、フリッ
プフロップ36はクリアされない。
力する。したがって、データバスラインDB2はプリチャ
ージされる。一方、ビット操作命令でない場合のライト
サイクルと同様に、リード信号RD1はＨレベルであるの
で、NMOSトランジスタ40はオフになっており放電されな
い。したがって、ライト信号WR1がＬレベルになっても
ナンドゲート44の出力はＬレベルのままであり、フリッ
プフロップ36はクリアされない。
したがって、MPU10がステータス・コントロールレジス
タ22の内容を内部レジスタに読み込んだ後ビット操作
し、この内部レジスタの内容をステータス・コントロー
ルレジスタ22に書き込むまでの間に、カウンタ26からオ
ーバーフローパルスが出力されてステータス・コントロ
ールレジスタ22の第２ビットが“0"から“1"にされて
も、ライトサイクルでステータス・コントロールレジス
タ22の第２ビットが元の値“0"に再度書き換えられると
いうことがない。
タ22の内容を内部レジスタに読み込んだ後ビット操作
し、この内部レジスタの内容をステータス・コントロー
ルレジスタ22に書き込むまでの間に、カウンタ26からオ
ーバーフローパルスが出力されてステータス・コントロ
ールレジスタ22の第２ビットが“0"から“1"にされて
も、ライトサイクルでステータス・コントロールレジス
タ22の第２ビットが元の値“0"に再度書き換えられると
いうことがない。
［発明の効果］ 以上説明したように、本発明に係るマイクロコンピュー
タによれば、読み込み後書き込みまでの間において、レ
ジスタのステータス・コントロールビットの内容がMPU
と無関係に周辺I/O等により書き換えられても、ステー
タス・コントロールビットのみに関してはビット操作後
のレジスタへの書き込みの際にその時点でのステータス
・コントロールビットの内容を保持するので、このよう
なレジスタに対しビット操作命令によりその内容を適正
に変更することができ、したがって、このようなレジス
タに対してもビット操作命令を使用することができると
いう優れた効果を奏し、ソフト開発の効率化に寄与する
ところが大きい。
タによれば、読み込み後書き込みまでの間において、レ
ジスタのステータス・コントロールビットの内容がMPU
と無関係に周辺I/O等により書き換えられても、ステー
タス・コントロールビットのみに関してはビット操作後
のレジスタへの書き込みの際にその時点でのステータス
・コントロールビットの内容を保持するので、このよう
なレジスタに対しビット操作命令によりその内容を適正
に変更することができ、したがって、このようなレジス
タに対してもビット操作命令を使用することができると
いう優れた効果を奏し、ソフト開発の効率化に寄与する
ところが大きい。
第１図乃至第４図は本発明の一実施例に係り、 第１図はマイクロコンピュータの要部ブロック図、 第２図は第１図のタイマ／カウンタ14の構成を詳細に示
すブロック図、 第３図は第２図のステータス・コントロールレジスタ22
の第２ビットの構成を詳細に示す回路図、 第４図はビット操作命令実行時のタイミングチャートで
ある。 図中、 10はMPU 12はアドレスデコーダ 14はタイマ／カウンタ 16はクロック発生器 18は分周回路 20はセレクタ 22はステータス・コントロールレジスタ 24、34はアンドゲート 26はカウンタ 28はデータレジスタ 30はリロード制御回路 32、36はフリップフロップ 38はノアゲート 40はNMOSトランジスタ 42はオアゲート 44はナンドゲート
すブロック図、 第３図は第２図のステータス・コントロールレジスタ22
の第２ビットの構成を詳細に示す回路図、 第４図はビット操作命令実行時のタイミングチャートで
ある。 図中、 10はMPU 12はアドレスデコーダ 14はタイマ／カウンタ 16はクロック発生器 18は分周回路 20はセレクタ 22はステータス・コントロールレジスタ 24、34はアンドゲート 26はカウンタ 28はデータレジスタ 30はリロード制御回路 32、36はフリップフロップ 38はノアゲート 40はNMOSトランジスタ 42はオアゲート 44はナンドゲート
Claims (1)
- 【請求項１】読出データはステータスデータであり書込
データはコントロールデータとなるステータス・コント
ロールビットを備えたレジスタ（22）と、 ビット操作命令に応答して、該レジスタの内容を読み込
みその所定のビットを操作した後該レジスタに書き込む
MPU（10）と、 を有するマイクロコンピュータにおいて、 該ビット操作命令を他の命令と区別するための信号（RM
W）を該ビット操作の命令コードから生成し、該信号を
用いて、該ステータス・コントロールビットのみに関し
ては該ビット操作後に該レジスタへ書き込む際にその時
点での該ステータス・コントロールビットの内容を保持
する手段（38,40） を付設したことを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006564A JPH073666B2 (ja) | 1989-01-12 | 1989-01-12 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1006564A JPH073666B2 (ja) | 1989-01-12 | 1989-01-12 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02186488A JPH02186488A (ja) | 1990-07-20 |
| JPH073666B2 true JPH073666B2 (ja) | 1995-01-18 |
Family
ID=11641832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1006564A Expired - Lifetime JPH073666B2 (ja) | 1989-01-12 | 1989-01-12 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073666B2 (ja) |
-
1989
- 1989-01-12 JP JP1006564A patent/JPH073666B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02186488A (ja) | 1990-07-20 |
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