JPH073668B2 - 入出力回路コンポーネントの位置決め方法及び入出力回路 - Google Patents

入出力回路コンポーネントの位置決め方法及び入出力回路

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JPH073668B2
JPH073668B2 JP2337039A JP33703990A JPH073668B2 JP H073668 B2 JPH073668 B2 JP H073668B2 JP 2337039 A JP2337039 A JP 2337039A JP 33703990 A JP33703990 A JP 33703990A JP H073668 B2 JPH073668 B2 JP H073668B2
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ処理システムの集積回路に関し、より詳
細には入出力回路要素を有する集積回路に関する。
［従来技術およびその問題点］ データ処理システムは、通常はシリコンチップ上の集積
回路に形成される電子的コンポーネント（成分）を有し
ている。これらの集積回路は、回路機能を実行するため
に必要とされる、トランジスタ、抵抗およびキャパシタ
要素を含んでいる。シリコンチップ上のこれらの回路要
素のレイアウトすなわち配置は、集積回路上で高密度回
路構造を達成するために極めて重要である。“外界”と
内部集積回路チップの機能との間のインターフェースを
提供するのがこの入出力回路自身であるために、入出力
回路の集積回路レイアウトに特別な課題が存在する。
入出力回路を形成する１つの代表的な従来技術の方法
は、リザーブセル・アプローチ（reservecell approac
h）と呼ばれている。該“リザーブセル・アプローチ”
の例は、米国特許第4,731,643号および同第4,746,966号
明細書に開示されている。このリザーブセル技術によれ
ば、集積回路チップ上に入出力回路のための特定の領域
が確保される。一般には、これらの領域すなわちセル
は、外部回路に対する入出力回路の接続が伝統的に集積
回路チップの縁部にあるために、回路チップの周辺に配
置される。これらの領域は、入出力回路がドライブ（駆
動）、レシーブ（受信）、プルアップおよび他の回路機
能（各々最大デバイス寸法に対しての）を含む最大予期
機能を果たすに十分な大きさのものである。この確保さ
れた領域すなわちリザーブされたセルの数は、半導体チ
ップの設計に対して許容される入出力回路の最大数を決
定する。一般に、一組の互換性のある回路レイアウトが
提供され、これら各々の回路は、ドライブ機能、レシー
ブ機能等の所望の基本的な入出力機能を果たす。設計者
はこれらの基本的なレイアウトから選定して、所望の全
体的な機能を構成する。これらの選択されたコンポーネ
ントは次に任意の入出力セル中のあらかじめ定めた位置
に配置される。この方法による生産性は、各々の基本的
位置が一回展開されるだけで良いため、通常は良好であ
る。しかしながら、その結果生ずる集積回路構造の密度
は、種々の理由から不十分である。第１に、入出力セル
は、隣接する最悪の回路レイアウトの可能性を見越し
て、互いに離間して配置されなければならない。第２
に、基本的な入出力機能の各々の型の予想される最大の
標本に対して、特定のスペースをセル中にリザーブして
置かなければならない。第３に、未使用のいずれの入出
力セルのスペースも、これが分断されており従って効率
的に定置すなわち接続することが困難であるために、内
部的に機能する回路に転用することができない。第４
に、入出力回路のレイアウトは一般にパッケージ接続ピ
ッチ（あるいは出力ピンパッド接続部）に接続されてい
る。これらの入出力接続の制約はしばしば入出力回路の
密度を制限してしまう。
集積回路用の入出力回路設計に対する汎用の第２の型
は、“集積機能（integrated function）”アプローチ
と呼ばれている。この集積機能アプローチは実際に完全
なカスタムデザインの方法である。すなわち、入出力回
路に対して何ら特定の領域が確保されていない。一般
に、入出力回路は常に集積回路チップの周辺に配置され
ている。再び言及すると、これは、入出力回路が“外
界”に対するインターフェースを提供し、入出力回路が
チップの周辺部上の外部パッド接続部に直接接続される
ことを意味するからである。この方法によれば、入出力
の基本的な機能の各組み合わせに対して、完全なレイア
ウトがなされる。例えば、もし１つの機能が、２つの型
のドライバ、２つの型のレシーバおよび１つのプルアッ
プ負荷抵抗を有しているとすれば、３×３×２すなわち
18のレイアウトが必要となる。もし種々の形状ファクタ
が必要とされれば、レイアウトの数は更に倍加される。
例えば、以下の中のいずれもが形状ファクタとなる。
（１）高く薄くレイアウト、 （２）正方形のレイアウト、 （３）Ｌ字形状のレイアウト、あるいは （４）配線グリッドに関して各々の配列に対して各１つ
の２つのレイアウト 結論を言えば、いずれの入出力回路も特注（カスタム）
レイアウトになるということである。このアプローチ方
法によれば、集積回路の密度を非常に高くすることので
きる。しかしながらこの方法は非常に困難を伴うもので
ある。
リザーブセル・アプローチに対する上述のスペース確保
の両方の問題は、未使用の領域を確保する入出力セルが
ないのでこの集積機能アプローチにより解消される。し
かしながら、回路干渉（レイアウト干渉）の可能性を見
越して、１つの入出力回路を他の入出力回路の回路から
隔離して配置しなければならないため、得られる密度は
依然として制限されている。外部に接続される拡散領域
は、任意のタイプの他の拡散領域から、介在される１つ
又は２つのガードリングによって、十分に隔離されなけ
ればならない。このことはラッチアップを避けるために
必要である。回路内のパッキングは変えることができる
が、並んでパックされた異なった機能は形状ファクタ矛
盾を生じ、これにより全体的密度のロスを生ずる。
集積回路のレイアウトのために開発された技術の１つの
タイプは、“ビットスタック・レイアウト”と呼ばれて
いる。このビットスタック・レイアウトの原理によれ
ば、回路の位置決めはこれらの回路の配線により決定さ
れる。一般に、ビットスタック構造の半導体デバイスに
おける集積型の入出力回路は、チップの周辺部に配置さ
れる。このことは、小規模の集積回路構造においてはチ
ップの縁部がチップ上の他のいずれの回路からも遠くな
らないために、問題ではなかった。しかしながら、大規
模の集積回路（VLSI）においては、縁部はチップ内の部
分とは異なる別個の位置にある。しかしながら、入出力
機能は依然として縁部に位置する。その理由は、 （１）入出力回路は集積回路パッケージ接続パッドに接
近しており、 （２）入出力回路に供給する母線はパワー母線を有して
おり、これらパワー母線は、これらが内部回路を介して
供給される必要がないため、一般に縁部に設けられてお
り、 （３）相補型金属酸化膜半導体（CMOS）集積回路におい
ては、“ラッチアップ”と呼ばれるパラシチック作用が
存在し、したがって内部チップをラッチアップから保護
するために、入出力回路（外部環境に接続されることに
より生ずる入力電圧の変動に起因してラッチアップを受
け易い）が縁部に設けられることにより、互いに隔置さ
れかつ内部回路からガードリングにより隔離されて設け
られており、 （４）入出力回路が大きく、また一般のパッキング構造
が、小さな回路を一緒に配置させてワイヤサイズを減少
しかつ大きな回路を別の位置に配している ことに起因しているからである。
ビットスタック構造の一例は、“高密度半導体チップ構
成”と題する米国特許第4006492号に開示されている。
この米国特許明細書は、列状に配列された複数の論理セ
ルを提供する半導体チップレイアウト方法を開示してい
る。他の例は、“配線可能な平坦な集積回路チップ構
造”と題する米国特許第3999214号明細書であり、この
米国特許明細書はセルの中に配列された回路機能を開示
し、セルは直交方向の両方に略平行となるように直交配
列されている。他の例は、米国特許第3798606号明細書
であり、この明細書は幾つかのモノリシック回路モジュ
ールに対する電気的な接続通路を提供する基板を教示し
ており、各々の回路モジュールには内部回路によりデー
タ処理するための別個のビットが備えられている。更に
別の例は、“MOSインターフェース回路用チップ微細構
成”と題する米国特許第3968478号明細書である。この
明細書は周辺部の入出力回路の部分的なカスタムレイア
ウトを教示すると共に、ビットスタック法を用いた内部
回路構造を示している。“半導体デバイス”と題する
（アブストラクトによる）特願昭58−137229号は回路の
レイアウトを示しており、入出力回路を別個に位置決め
するための配置最適化技術を教示している。
最後に、ヨーロッパ特許出願0052828はビットスタック
構造で配列された内部回路を示しているが、同時に、入
出力回路をチップの周辺部に沿ってリザーブされたセル
として配列することを示している。
上述のビットスタック構造の例はいずれも非集積型の回
路エレメントとしての入出力回路のレイアウトを教示し
ており、更に、それらを集積回路の周辺領域に配置させ
ている。
［発明の概要］ 本発明の目的は、全体の集積回路チップのレイアウトに
おいて集積された入出力回路の密度を増加する集積型の
入出力回路の位置決め方法およびレイアウトを提供する
ことである。
本発明によれば、入出力回路のコンポーネントを位置決
めするための方法が提供される。これらのコンポーネン
トは半導体基板上に設けられる。半導体基板は入出力回
路を含んでいる。各々の入出力回路は複数のビットを有
するデータワード中の単一の情報ビットを処理するため
に設けられる。
この位置決め方法は、 （１）各入出力回路を類似機能のサブコンポーネントを
有するグループに分割する段階と、 （２）各入出力回路に対してサブコンポーネントの縦列
を形成し、これらのサブコンポーネントを機能を実行で
きるように接続する段階と、 （３）上記列を隣接して位置決めして複数の列を形成
し、かつ類似のサブコンポーネントを互いにすぐ隣に配
列して上記類似のサブコンポーネントの行グループを形
成する段階と、 （４）必要に応じてサブコンポーネントの列グループの
周囲にガードリングを形成する段階と を備えている。
また本発明によれば、入出力回路グループが提供され
る。このグループは入出力回路を有する集積回路基板上
に設けられる。入出力回路グループは、各々がビットグ
ループの単一の情報ビットを処理するための総ての入出
力回路のコンポーネントを示す回路コンポーネントの複
数の列と、上記入出力回路の中で類似のデバイスを有す
る列にまたがって設けられる複数の行と、複数の行の少
なくとも１つを収容する少なくとも１つのガードリング
とを備えている。
［実施例］ 本発明は、半導体デバイスにおける入出力回路のレイア
ウトに関する。上述のように、本発明の目的は半導体デ
バイスの表面において入出力回路のために必要とされる
表面積を極力小さくするための方法を提供することであ
る。
入出力回路（I/O回路）は、 （１） オフ−チップをドライブするためのバッファ／
増幅機能を提供し、 （２） 内部回路に対する保護を提供し、 （３） 内部回路をドライブするための良好な電圧レベ
ルを提供するように入力信号を調整し、また、 （４） チップ内部のテストを行うためにチップを外界
から隔離するように構成されている。本発明を適正に利
用するためには、製作されている集積回路が複数の入出
力回路を有することが必要であることを理解しなければ
ならない。また、本発明は、単一の半導体基板上に集積
されている多くの回路に対して、優れた効果をもたらす
ことができる。
本発明の実施例を詳細に説明する前に、本発明との比較
のために従来例について説明する。
第8A図および第8B図は、入出力回路の２つの部分を示し
ている。集積回路チップのレイアウトにおいては、これ
らのタイプの複数の入出力回路を設けることが必要であ
ることを理解しなければならない。第8A図及び第8B図の
特定の回路は一例として示したものであって、これらの
回路に適用したものと同様の方法を他の入出力回路に適
用することができることは勿論である。第8A図におい
て、ドライブ制御回路８は、２つのNANDゲート10、14を
含んでおり、これらNANDゲートは、インヒビット入力５
およびデータ入力７に接続されている。なお、インヒビ
ット入力５はインバータ12を介してNANDゲート14の一方
の入力に接続されている。NANDゲート10の出力はＰチャ
ンネルデバイス16をドライブする。NANDゲート14の出力
はＮチャンネルデバイス18を駆動する。Ｐチャンネルデ
バイス16はVddおよび出力19との間に接続されており、
出力19は集積回路デバイス自身からのパッドあるいは出
力ピンに供給される。同様にして、Ｎチャンネルデバイ
ス18は、アースおよび出力19の間に接続されている。Ｐ
チャンネルデバイス16はＰチャンネル電界効果トランジ
スタであり、同様に、デバイス18はＮチャンネル電界効
果トラジスタである。
第8B図は製造される入出力回路の他の部分である。第8A
図のパッド第8B図の回路に接続されている。ライン19の
信号はレシーバ回路20に供給され、このレシーバ回路は
ライン21を介して出力を半導体デバイスチップの内部回
路に供給する。また、ライン19は２つのダイオード22、
24の接続点に接続され、ダイオード22はVddは、ダイオ
ード24はアースに接続されている。ダイオード22、24は
レシーバ回路20に対する静電放電保護機能を提供する。
第8A図及び第8B図の回路は、双方向性の入出力回路を提
供するように一体に製造される。上述のように、このタ
イプの複数の回路は集積回路チップに対する入出力デー
タフローを提供するように用いられる。
第8A図および第8B図に概略的に示した入出力回路の３つ
で構成される通常のレイアウトが第９図に配置図として
示されている。これら３つの入出力回路のレイアウトは
従来技術に従ったものである。代表的な入出力回路はチ
ップの縁部26に形成され、かつ図示のように配置された
２つの静電放電型のダイオード22及び24から構成されて
いる。また、出力部のＰチャンネルデバイス（P-出力FE
T）16は、図示のように配置されて２つのガードリング1
5及び13を有している。Ｐチャンネルデバイス16にはガ
ードリング17を有するＮチャンネルデバイス（N-出力FE
T）18が隣接しており、該Ｎチャンネルデバイス18には
レシーバ回路20が隣接している。レシーバ回路20の反対
側はドライブコントロール回路８が配置されている。こ
れらのデバイスは図示しない金属層によって相互に接続
される。更に同様の入出力回路が図示と同様の態様で配
置される。
第１図は集積回路半導体デバイス上の複数の入出力回路
のより効率的なレイアウトを提供する本発明に基づく新
規な方法を示している。ステップ50において、全体の入
出力デバイスが各コンポーネントに分割される。入出力
回路においては３つの基本コンポーネントがあり、それ
らは、出力を制御するドライブ制御回路（OCD）と、静
電放電保護回路（ESD）と、レシーバ回路（RCV）であ
る。ステップ52において、同一のコンポーネント同士に
グループ分けされる。すなわち、総てのドライブ制御回
路が１つのグループに分けられ（もし重要な２つの異な
ったドライバタイプがあれば、２つのドライブグループ
が形成される）、総てのESD回路が１つのグループに分
けられ、総てのレシーバ回路が１つのグループに分けら
れる。その後各グループは別個に取り扱われる。例え
ば、ドライブ回路、レシーバ回路及びESD保護回路は第
２図（Ａ）〜（Ｃ）に示すようにグループ分けされる。
第２図に示すこれらのレイアウトは従来技術を示す第９
図のコンポーネントと類似していることに注目された
い。しかしながら、各コンポーネントの相対的な位置は
従来のものと相違している。
ドライブ回路を例に取ると、ステップ54において、同様
のコンポーネントがサブコンポーネントの縦ストリング
（縦列）に拡張される。ドライブ回路に対する拡張例は
第３図に示されており、この第３図においては、ドライ
ブ回路14はＮチャンネルデバイス18の頂部に定置されて
おり、このＮチャンネルデバイスはドライブコントロー
ル回路10の頂部上に配置されたＰチャンネルデバイス16
の頂部に位置している。
ステップ56（第１図）において、各縦ストリングは横列
（水平列、又行）に置かれる。第４図は、このステップ
において３つのドライブコンポーネントに対して実行さ
れている状態を示している。同様のすなわち類似のコン
ポーネントは互いに隣り合って配列されていることに注
意されたい。すなわち、Ｎチャンネルデバイス18は同様
のＮチャンネルデバイス18′に隣接して設けられてい
る。
ステップ58において、これらの回路はそのストリングの
縁部が重なるように水平方向にパックされる。この状態
は第５図に示されている。次に、ステップ60において、
各列は適宜なマクロ長さに切断される。すなわち、水平
方向にパックされた同様のデバイスはマクロデバイスに
切断され、このデバイスは繰り返すことがこの可能であ
る。これら両方のステップによる状態が第５図に示され
ている。縁部の重なる水平パッキングは、Ｎチャンネル
デバイス18に対する単一のガードリングを排除し、また
Ｎチャンネルデバイスを、図示の他のＮチャンネルデバ
イスと共に、Ｎチャンネルデバイス18′に直接隣接させ
て図示してある。これらのＮチャンネルデバイスは、両
方のレイアウトの態様が同一でありかつ両方のアンチ・
ラッチアップの制約が類似であるために、近接して設け
ることができる。（介在リングを省略すると、ラッチア
ップしている１つのドライバ回路により更にラッチアッ
プが生じてしまうが、１つのドライバがラッチアップし
ても致命的である）。次に、これら総てのデバイス（第
５図においては４つ）を単一のガードリング122で包囲
する。同様にして、Ｐチャンネルデバイス16および16′
は近接して設けられ、次にこれら総てのデバイスは、従
来技術におけるように別個のガードリングの対で包囲さ
れているのとは異なり、２つのガードリング108および1
20で包囲される。図示のように、ドライブ回路14,14′
も、これら両方に対するレイアウトの態様が同一である
ため、列100、102として近接して設けられる。これは、
実施例において、ダイオード12（図示せず）を含むドラ
イブ制御NANDゲート14とすることができる。同様に、ド
ライブ制御NANDゲート10を、図示のように、Ｐチャンネ
ルデバイス16に近接して設けることができる。
ステップ62（第１図）においては、必要に応じてサブコ
ンポーネント列にガードリングを追加する。現実には、
第６図に示すように、ガードリングは共通に設けられ
る。ガードリング122（第５図）は第６図においてはガ
ードリング104となり、このガードリング104はＮチャン
ネルデバイス18に対するドライブ制御部100、102（NAND
ゲート14、ダイオードおよびインバータ12を表す）まで
伸びている。このガードリング104は、Ｐチャンネルデ
バイス16等のＰチャンネルデバイスを包囲しているガー
ドリング106と同一であり、また、領域130および132か
ら成るNANDゲート10ドライブ制御部における分離を提供
している。第５図のガードリング122、120及び108、並
びに第４図のガードリングを第６図のガードリング10
4、106及び108の構造と比較すると、ガードリングを共
通にすることによってかなりのスペースの節約が達成さ
れていることは明らかである。
次にステップ86において、所望数の入出力回路を形成す
るために、コンポーネントマクロセットが用いられる。
レシーバ回路に対するステップ64、66、68、70および72
は、ドライブ回路に対するステップ54、56、58、60およ
び62と同様である。従って、これらについては説明しな
い。
静電放電デバイス（ESD）保護に対しては、ステップ74
において、他のコンポーネントが自己保護されているか
否かの決定がなされる。もしこれら他のコンポーネント
が内部クランプ等で自己保護されていれば、ステップ88
に従って、総ての外部静電放電保護デバイスを削除す
る。しかしながら、レシーバ回路およびドライバ回路が
自己保護されていなければ、ステップ76に従って、ドラ
イブ回路に対するステップ54と同様の方法で、これらの
コンポーネントをサブコンポーネントの縦ストリングに
拡張する。ステップ78、80、82および84は、ドライブ回
路にたいするステップ56、58、60および62と同様であ
り、これらについては説明しない。ドライブ回路のエレ
メントは別個の静電放電保護を必要としない。その理由
は、これらのエレメントはパラシテイックトランジスタ
の自己保護機能（AT−90006を参照）を含んでいるから
である。
第７図は、１組のドライバ回路（OCD）に対する第１図
の方法により得られる実際のレイアウトを示している。
このレイアウトは、N+拡張ガードリング108及びＮ−ウ
エルガードリング104、106を有するＰチャンネルデバイ
ス16を示している。同様に、ドライバ制御回路100およ
び102はガードリング104を有している。Ｎチャンネルデ
バイス18およびＰチャンネルデバイス16が更に図示され
ている。Ｐチャンネルデバイスの制御回路（P-FET制御
回路）130および132は第７図の下方部に示されている。
本方法を用いることによって、緊密にパックされかつガ
ードリングを共有する同様の構造のデバイスから構成さ
れるマクロセットを有する集積回路を配列することがで
きる。また、反対の特性を有するデバイスを近接して配
置し、共通のガードリングを共有させることができる。
本方法を用いることにより、入出力回路の位相幾何学的
なレイアウトは、水平方向において隣接する同様の回路
コンポーネントとビット平行に配列された回路を提供す
ることができる。
本発明を図示の実施例を参照して説明したが、この記載
は制限的に解釈されることを意図していない。当業者
は、本記載に基づき、図示の実施例の種々の変更あるい
は他の実施例が明らかとなろう。従って、請求の範囲の
記載は、本発明の範囲に属する総ての変更あるいは他の
実施例をその範囲に含むものである。
【図面の簡単な説明】
第１図は、回路デバイスを配置するための本発明の方法
を示すフローチャート、 第２図は、本発明に従って同一のコンポーネントをグル
ープ分けするステップを説明するための説明図、 第３図は、各々のコンポーネントをサブコンポーネント
の縦ストリングに拡張するステップを説明するための説
明図、 第４図は、サブコンポーネントのストリングを水平列に
置くステップを説明するための説明図、 第５図は、サブコンポーネントを水平方向にパックして
ストリングの縁部を重ねる２つのステップと、列を適宜
なマクロ回路の長さに切断するステップとを説明するた
めの説明図、 第６図は、ガードリングを付与するステップを説明する
ための説明図、 第７図は、本発明を用いた実際のレイアウトを示す説明
図、 第8A図は、ドライブ回路の概略的な回路図、 第8B図は、レシーバ回路の概略的な回路図、 第９図は、通常のレイアウト手順を用いた、第8A図およ
び第8B図に示す３つのドライブおよびレシーバ回路に対
する従来例のレイアウト図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 8832−4Ｍ Ｈ０１Ｌ 27/04 Ａ

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】複数の入出力回路のコンポーネントを該入
    出力以外の回路と共に半導体基板上に位置決めする方法
    であって、該入出力回路の各々が、複数のビットグルー
    プ中の単一ビットを処理するように構成されている入出
    力回路コンポーネント位置決め方法において、 （１）各々の入出力回路を類似機能を有するサブコンポ
    ーネントのグループに分割し、 （２）各々の入出力回路に対するサブコンポーネントの
    縦列を形成し、前記機能を達成するように前記サプコン
    ポーネントを接続し、 （３）互いに隣接する類似のサブコンポーネントで複数
    の列を形成するようにように前記縦列を隣接して配置し
    て、該類似のサブコンポーネントで複数の行グループを
    形成し、 （４）必要に応じて前記サブコンポーネントの行グルー
    プの周囲にガードリンクを形成するステップからなるこ
    とを特徴とする入出力回路コンポーネントの位置決め方
    法。
  2. 【請求項２】請求項１記載の方法において、前記（１）
    のステップは、前記サブコンポーネントを、ドライバ、
    レシーバあるいは静電放電保護機能を有するサブコンポ
    ーネントのグループに分けるステップを含んでいること
    を特徴とする方法。
  3. 【請求項３】請求項１記載の方法において、前記（２）
    のステップは、前記サブコンポーネントを、他の列の類
    似のサブコンポーネントの位置と同様の位置に設けるよ
    うにするステップを含んでいることを特徴とする方法。
  4. 【請求項４】請求項１記載の方法において、前記（３）
    のステップは、前記類似のサブコンポーネントを近接し
    てパッキングして、前記行グループを形成するステップ
    を含んでいることを特徴とする方法。
  5. 【請求項５】請求項１記載の方法において、前記（４）
    のステップは、適宜の位置でガードリングを組み入れる
    ステップを含んでいることを特徴とする方法。
  6. 【請求項６】請求項４記載の方法において、前記（３）
    のステップは、前記各々の列をビットグループ中の入出
    力回路用ビットの相対的な位置に応じて位置決めするス
    テップを更に含んでいることを特徴とする方法。
  7. 【請求項７】請求項２記載の方法において、静電放電保
    護回路が必要であるか否かを判定し、もし必要でなけれ
    ば、いかなる静電保護回路も除去するステップを備える
    ことを特徴とする方法。
  8. 【請求項８】各々の入出力回路が複数のビットグループ
    中の単一ビットを処理するよう構成されている総ての入
    出力回路のコンポーネントを、該入出力回路以外の他の
    回路を有する半導体基板上に位置決めするための方法に
    おいて、 （１）入出力回路のコンポーントをを前記他の回路のコ
    ンポーネントから分離し、 （２）各々の入出力回路を、各々がある機能を実行する
    ために相互接続された複数のサブコンポーネントを有す
    るグループに分割し、 （３）各々の入出力回路に対するサブコンポーネントの
    縦列部分を形成しかつ前記機能を実行できるように前記
    サブコンポーネントを接続し、 （４）前記縦列部分を垂直方向に隣接して位置決めする
    と共に前記縦列部分を接続することによって、各ビット
    に対する入出力回路列を形成し、 （５）前記縦列を隣接して位置決めして複数の列を形成
    し、互いに隣接する類似のサブコンポーネントが前記類
    似のサブコンポーネントの行グループを形成するように
    し、 （６）必要に応じて前記サブコンポーネントの行グルー
    プの周囲にガードリングを形成するステップから成る入
    出力回路コンポーネント位置決め方法。
  9. 【請求項９】請求項８記載の方法において、前記（２）
    のステップは、前記サブコンポーネントを、ドライバ、
    レシーバあるいは静電放電保護の機能のコンポーネント
    グループに分けるステップを含むことを特徴とする方
    法。
  10. 【請求項１０】請求項８記載の方法において、前記
    （３）のステップは、前記サブコンポーネントを、他の
    列部分の類似サブコンポーネントの位置と同様の位置に
    設けるステップを含むことを特徴とする方法。
  11. 【請求項１１】請求項８記載の方法において、前記
    （５）のステップは、前記類似のサブコンポーネントを
    近接してパッキングして前記行グループを形成するステ
    ップを含むことを特徴とする方法。
  12. 【請求項１２】請求項８記載の方法において、前記
    （６）のステップは、適宜な位置にガードリングを組み
    いれるステップを含むことを特徴とする方法。
  13. 【請求項１３】請求項11記載の方法において、前記
    （５）のステップは、前記各々の列をビットグループ中
    の入出力回路用ビットの相対的な位置に応じて位置決め
    させるステップを更に含むことを特徴とする方法。
  14. 【請求項１４】請求項９記載の方法において、前記
    （２）のステップは、静電放電保護回路が必要であるか
    否かを判定し、もし必要でなければ、いかなる静電保護
    回路も除去するステップを含んでいることを特徴とする
    方法。
  15. 【請求項１５】集積回路半導体基板上に他の回路と共に
    設けられた複数の入出力回路において、 各々の列が、ビットのグループ中の単一データビットを
    処理するための入出力回路の総てのコンポーネントを示
    している、回路コンポーネントの複数の列と、 前記入出力回路中で類似のデバイスを有するように前記
    列に交差するように位置決めされた複数の行と、 前記複数の行の少なくとも１つを収容する少なくとも１
    つのガードリングと を備えて成る入出力回路。
  16. 【請求項１６】請求項15記載の入出力回路において、デ
    バイスの行の全体に対して保護するように位置決めされ
    た静電放電保護回路デバイスを更に備えることを特徴と
    する入出力回路。
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