JPH0736857A - 信号処理プロセッサ - Google Patents
信号処理プロセッサInfo
- Publication number
- JPH0736857A JPH0736857A JP5179018A JP17901893A JPH0736857A JP H0736857 A JPH0736857 A JP H0736857A JP 5179018 A JP5179018 A JP 5179018A JP 17901893 A JP17901893 A JP 17901893A JP H0736857 A JPH0736857 A JP H0736857A
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- JP
- Japan
- Prior art keywords
- data
- bit length
- bits
- double
- bit
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 データメモリに格納している２ワードからな
る２Ｎビット長の倍精度データの倍精度演算を高速に行
うことができるようにした信号処理プロセッサを提供す
る。 【構成】 ２本のＮビット長のバス１０、１１からそれ
ぞれＮビット長の信号線１２（合計２Ｎビット長）をラ
ッチ２に接続する。２つのデータメモリ６、７に上位Ｎ
ビット、下位Ｎビットに分けて格納している２Ｎビット
長の倍精度データを２本のバス１０、１１、信号線１２
を通して同時にラッチ２に保持させる。２つのデータメ
モリ６、７を同時に１回アクセスするだけで２Ｎビット
長の倍精度データをバレルシフタ３、ＡＬＵ４に入力し
てシフト、加減算を行うことができる。
る２Ｎビット長の倍精度データの倍精度演算を高速に行
うことができるようにした信号処理プロセッサを提供す
る。 【構成】 ２本のＮビット長のバス１０、１１からそれ
ぞれＮビット長の信号線１２（合計２Ｎビット長）をラ
ッチ２に接続する。２つのデータメモリ６、７に上位Ｎ
ビット、下位Ｎビットに分けて格納している２Ｎビット
長の倍精度データを２本のバス１０、１１、信号線１２
を通して同時にラッチ２に保持させる。２つのデータメ
モリ６、７を同時に１回アクセスするだけで２Ｎビット
長の倍精度データをバレルシフタ３、ＡＬＵ４に入力し
てシフト、加減算を行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理に
おける演算処理装置などに使用する信号処理プロセッサ
に関する。
おける演算処理装置などに使用する信号処理プロセッサ
に関する。
【０００２】
【従来の技術】従来の信号処理プロセッサとして、図２
のブロック図で示すような構成が知られている。
のブロック図で示すような構成が知られている。
【０００３】図２において、１はＮビット長のバス１
０、バス１１に出力された２つのＮビット長のデータの
乗算を行う乗算器、２は乗算器１の乗算結果である２Ｎ
ビット長のデータ、またはバス１１に出力されたＮビッ
ト長のデータを一時保持する２Ｎビット長のラッチ、３
はラッチ２に保持された２Ｎビット長のデータに対して
左右任意ビットのシフトを行うバレルシフタ、４はバレ
ルシフタ３の出力と、後述するレジスタ５から出力され
た２Ｎビット長のデータ、またはバス１０に出力された
Ｎビット長のデータとの算術、論理演算を行う２Ｎビッ
ト長のＡＬＵ、５は乗算器１の乗算結果出力やＡＬＵ４
の演算結果出力の複数の２Ｎビット長の倍精度データを
一時保持するレジスタ、６、７はそれぞれＮビット長の
データを格納し、バス１０、１１に出力するデータメモ
リ、８はプロセッサの動作を記述したデータを格納する
命令メモリ、９は命令メモリ８からのデータを解読して
プロセッサ全体の制御を行う制御回路、１３はバス１１
とラッチ２との間に接続されたＮビット長の信号線であ
る。
０、バス１１に出力された２つのＮビット長のデータの
乗算を行う乗算器、２は乗算器１の乗算結果である２Ｎ
ビット長のデータ、またはバス１１に出力されたＮビッ
ト長のデータを一時保持する２Ｎビット長のラッチ、３
はラッチ２に保持された２Ｎビット長のデータに対して
左右任意ビットのシフトを行うバレルシフタ、４はバレ
ルシフタ３の出力と、後述するレジスタ５から出力され
た２Ｎビット長のデータ、またはバス１０に出力された
Ｎビット長のデータとの算術、論理演算を行う２Ｎビッ
ト長のＡＬＵ、５は乗算器１の乗算結果出力やＡＬＵ４
の演算結果出力の複数の２Ｎビット長の倍精度データを
一時保持するレジスタ、６、７はそれぞれＮビット長の
データを格納し、バス１０、１１に出力するデータメモ
リ、８はプロセッサの動作を記述したデータを格納する
命令メモリ、９は命令メモリ８からのデータを解読して
プロセッサ全体の制御を行う制御回路、１３はバス１１
とラッチ２との間に接続されたＮビット長の信号線であ
る。
【０００４】以上のように構成された従来例の信号処理
プロセッサにおいて、以下、本発明の要旨と関連する動
作、すなわち、レジスタ５に保持している乗算器１の出
力などの２Ｎビット長の倍精度データと、データメモリ
６に上位Ｎビットと下位Ｎビットに分けて２ワードで格
納されている２Ｎビット長の倍精度データをバレルシフ
タ３でシフトした結果との加減算をＡＬＵ４で行う動作
について説明する。
プロセッサにおいて、以下、本発明の要旨と関連する動
作、すなわち、レジスタ５に保持している乗算器１の出
力などの２Ｎビット長の倍精度データと、データメモリ
６に上位Ｎビットと下位Ｎビットに分けて２ワードで格
納されている２Ｎビット長の倍精度データをバレルシフ
タ３でシフトした結果との加減算をＡＬＵ４で行う動作
について説明する。
【０００５】まず、データメモリ６から２Ｎビット長の
倍精度データの下位Ｎビットのデータをバス１１から信
号線１３を通して２Ｎビット長のラッチ２の下位Ｎビッ
トに保持する。次に、データメモリ６から２Ｎビット長
の倍精度データの上位Ｎビットのデータをバス１１から
信号線１３を通して２Ｎビットのラッチ２の上位Ｎビッ
トに保持する。２Ｎビット長の倍精度データがラッチ２
にそろうと同時に、バレルシフタ３でラッチ２の出力を
シフトする。ＡＬＵ４でバレルシフタ３のシフト結果
と、レジスタ５から出力された２Ｎビット長の倍精度デ
ータと演算を行い、その結果をレジスタ５に保持する。
倍精度データの下位Ｎビットのデータをバス１１から信
号線１３を通して２Ｎビット長のラッチ２の下位Ｎビッ
トに保持する。次に、データメモリ６から２Ｎビット長
の倍精度データの上位Ｎビットのデータをバス１１から
信号線１３を通して２Ｎビットのラッチ２の上位Ｎビッ
トに保持する。２Ｎビット長の倍精度データがラッチ２
にそろうと同時に、バレルシフタ３でラッチ２の出力を
シフトする。ＡＬＵ４でバレルシフタ３のシフト結果
と、レジスタ５から出力された２Ｎビット長の倍精度デ
ータと演算を行い、その結果をレジスタ５に保持する。
【０００６】このように、順番に２回のデータメモリア
クセスを行うことにより、データメモリ６、７に格納し
ている倍精度データのシフトおよび加減算を実行するこ
とができる。
クセスを行うことにより、データメモリ６、７に格納し
ている倍精度データのシフトおよび加減算を実行するこ
とができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の信号処理プロセッサでは、データメモリに格納して
いる倍精度データのシフトおよび加減算を実行するに
は、順番に２回のデータメモリアクセスを行わなけらば
ならず、単精度データに比べて２倍の処理時間が必要で
あった。
来の信号処理プロセッサでは、データメモリに格納して
いる倍精度データのシフトおよび加減算を実行するに
は、順番に２回のデータメモリアクセスを行わなけらば
ならず、単精度データに比べて２倍の処理時間が必要で
あった。
【０００８】本発明は、上記のような従来の問題を解決
するものであり、データメモリに格納してある２ワード
からなる倍精度データを２ワード同時に出力することに
より、倍精度演算を高速に実行することができるように
した信号処理プロセッサを提供することを目的をするも
のである。
するものであり、データメモリに格納してある２ワード
からなる倍精度データを２ワード同時に出力することに
より、倍精度演算を高速に実行することができるように
した信号処理プロセッサを提供することを目的をするも
のである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明の信号処理プロセッサは、２つのデータメモリ
に分けて格納され、Ｎビット長の２本のバスに同時に読
み出された２Ｎビット長の倍精度データの上位Ｎビット
と下位Ｎビットを同時に出力するＮビット長の信号線
（合計２Ｎビット長）が接続され、２つのデータメモリ
から同時に倍精度データの上位Ｎビット、下位Ｎビット
をバレルシフタ、ＡＬＵに入力することができるように
構成されたものである。
の本発明の信号処理プロセッサは、２つのデータメモリ
に分けて格納され、Ｎビット長の２本のバスに同時に読
み出された２Ｎビット長の倍精度データの上位Ｎビット
と下位Ｎビットを同時に出力するＮビット長の信号線
（合計２Ｎビット長）が接続され、２つのデータメモリ
から同時に倍精度データの上位Ｎビット、下位Ｎビット
をバレルシフタ、ＡＬＵに入力することができるように
構成されたものである。
【００１０】
【作用】本発明は、上記構成により、２つのデータメモ
リに上位Ｎビット、下位Ｎビットに分けて格納している
２Ｎビット長の倍精度データを２本のバス、信号線を通
して同時にバレルシフタ、ＡＬＵに入力することができ
るので、２つのデータメモリに同時に１回アクセスする
だけで２Ｎビット長の倍精度データのシフトおよび加減
算を行うことができる。
リに上位Ｎビット、下位Ｎビットに分けて格納している
２Ｎビット長の倍精度データを２本のバス、信号線を通
して同時にバレルシフタ、ＡＬＵに入力することができ
るので、２つのデータメモリに同時に１回アクセスする
だけで２Ｎビット長の倍精度データのシフトおよび加減
算を行うことができる。
【００１１】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００１２】図１は本発明の一実施例における信号処理
プロセッサを示すブロック図である。
プロセッサを示すブロック図である。
【００１３】図１において、１はＮビット長のバス１
０、バス１１に出力された２つのＮビット長のデータの
乗算を行う乗算器、２は乗算器１の乗算結果である２Ｎ
ビット長のデータ、またはバス１１に出力されたＮビッ
ト長のデータを一時保持する２Ｎビット長のラッチ、３
はラッチ２に保持された２Ｎビット長のデータに対して
左右任意ビットのシフトを行うバレルシフタ、４はバレ
ルシフタ３の出力と、後述するレジスタ５から出力され
た２Ｎビット長のデータ、またはバス１０に出力された
Ｎビット長のデータとの算術、論理演算を行う２Ｎビッ
ト長のＡＬＵ、５は乗算器１の乗算結果出力やＡＬＵ４
の演算結果出力の複数の２Ｎビット長の倍精度データを
一時保持するレジスタ、６、７はそれぞれＮビット長の
データを格納し、バス１０、１１に出力するデータメモ
リ、８はプロセッサの動作を記述したデータを格納する
命令メモリ、９は命令メモリ８からのデータを解読して
プロセッサ全体の制御を行う制御回路、１２はデータメ
モリ６、７からバス１０、バス１１に出力された信号を
２Ｎビット長のラッチ２の上位Ｎビットと下位Ｎビット
にそれぞれ入力するための信号線である。
０、バス１１に出力された２つのＮビット長のデータの
乗算を行う乗算器、２は乗算器１の乗算結果である２Ｎ
ビット長のデータ、またはバス１１に出力されたＮビッ
ト長のデータを一時保持する２Ｎビット長のラッチ、３
はラッチ２に保持された２Ｎビット長のデータに対して
左右任意ビットのシフトを行うバレルシフタ、４はバレ
ルシフタ３の出力と、後述するレジスタ５から出力され
た２Ｎビット長のデータ、またはバス１０に出力された
Ｎビット長のデータとの算術、論理演算を行う２Ｎビッ
ト長のＡＬＵ、５は乗算器１の乗算結果出力やＡＬＵ４
の演算結果出力の複数の２Ｎビット長の倍精度データを
一時保持するレジスタ、６、７はそれぞれＮビット長の
データを格納し、バス１０、１１に出力するデータメモ
リ、８はプロセッサの動作を記述したデータを格納する
命令メモリ、９は命令メモリ８からのデータを解読して
プロセッサ全体の制御を行う制御回路、１２はデータメ
モリ６、７からバス１０、バス１１に出力された信号を
２Ｎビット長のラッチ２の上位Ｎビットと下位Ｎビット
にそれぞれ入力するための信号線である。
【００１４】図２に示す上記従来例においては、データ
メモリ６、または７に分けて格納してある２Ｎビット長
の倍精度データの上位Ｎビットと下位Ｎビットをバス１
１のみを用い、順次、信号線１３を介してラッチ２に保
持させるのに対し、図１に示す本発明実施例において
は、データメモリ６と７に上位ビットと下位ビットの２
ワードに分けて格納してある倍精度データの上位ビット
と下位ビットをバス１０、１１に同時に読出して信号線
１２を介してラッチ２に同時に保持させるようにした構
成に特徴を有する。
メモリ６、または７に分けて格納してある２Ｎビット長
の倍精度データの上位Ｎビットと下位Ｎビットをバス１
１のみを用い、順次、信号線１３を介してラッチ２に保
持させるのに対し、図１に示す本発明実施例において
は、データメモリ６と７に上位ビットと下位ビットの２
ワードに分けて格納してある倍精度データの上位ビット
と下位ビットをバス１０、１１に同時に読出して信号線
１２を介してラッチ２に同時に保持させるようにした構
成に特徴を有する。
【００１５】以上のように構成された本発明実施例の信
号処理プロセッサにおいて、本発明の要旨である動作、
すなわち、レジスタ５に保持している乗算器１の出力な
どの２Ｎビット長の倍精度データと、データメモリ６お
よびデータメモリ７に２ワードで格納されている２Ｎビ
ット長の倍精度データをバレルシフタ３でシフトした結
果との加減算をＡＬＵ４で行う動作について説明する。
号処理プロセッサにおいて、本発明の要旨である動作、
すなわち、レジスタ５に保持している乗算器１の出力な
どの２Ｎビット長の倍精度データと、データメモリ６お
よびデータメモリ７に２ワードで格納されている２Ｎビ
ット長の倍精度データをバレルシフタ３でシフトした結
果との加減算をＡＬＵ４で行う動作について説明する。
【００１６】あらかじめ、２Ｎビット長の倍精度データ
を上位Ｎビットと下位Ｎビットに分け、上位ビットをデ
ータメモリ６に格納し、下位Ｎビットをデータメモリ７
に格納しておく。そして、データメモリ６に格納してあ
る上位Ｎビットのデータをバス１０から信号線１２を通
してラッチ２の上位Ｎビットに保持させ、これと同時に
データメモリ７に格納してある下位Ｎビットのデータ
を、バス１１から信号線１２を通してラッチ２の下位Ｎ
ビットに保持させる。バレルシフタ３ではラッチ２の出
力をシフトする。ＡＬＵ４でバレルシフタ３のシフト結
果と、レジスタ５から出力された２Ｎビット長の倍精度
データと加減算を行い、その結果をレジスタ５に保持す
る。
を上位Ｎビットと下位Ｎビットに分け、上位ビットをデ
ータメモリ６に格納し、下位Ｎビットをデータメモリ７
に格納しておく。そして、データメモリ６に格納してあ
る上位Ｎビットのデータをバス１０から信号線１２を通
してラッチ２の上位Ｎビットに保持させ、これと同時に
データメモリ７に格納してある下位Ｎビットのデータ
を、バス１１から信号線１２を通してラッチ２の下位Ｎ
ビットに保持させる。バレルシフタ３ではラッチ２の出
力をシフトする。ＡＬＵ４でバレルシフタ３のシフト結
果と、レジスタ５から出力された２Ｎビット長の倍精度
データと加減算を行い、その結果をレジスタ５に保持す
る。
【００１７】このように、本実施例によれば、２本のバ
ス１０、１１からラッチ２にそれぞれＮビット長の信号
線（合計２Ｎビット長）１２を接続し、２Ｎビット長の
倍精度データを上位Ｎビットと下位Ｎビットに分けてデ
ータメモリ６と７に格納しておくことにより、データメ
モリ６と７から上位Ｎビットと下位Ｎビットを同時に読
み出してラッチ２に保持させることができるので、１回
のデータメモリアクセスの時間で２Ｎビット長の倍精度
データをバレルシフタ３でシフトし、ＡＬＵ４で演算す
ることができる。
ス１０、１１からラッチ２にそれぞれＮビット長の信号
線（合計２Ｎビット長）１２を接続し、２Ｎビット長の
倍精度データを上位Ｎビットと下位Ｎビットに分けてデ
ータメモリ６と７に格納しておくことにより、データメ
モリ６と７から上位Ｎビットと下位Ｎビットを同時に読
み出してラッチ２に保持させることができるので、１回
のデータメモリアクセスの時間で２Ｎビット長の倍精度
データをバレルシフタ３でシフトし、ＡＬＵ４で演算す
ることができる。
【００１８】
【発明の効果】以上説明したように本発明によれば、Ｎ
ビット長の２本のバスにそれぞれＮビット長の信号線
（合計２Ｎビット長）を接続することにより、２つのデ
ータメモリに分けて格納している２Ｎビット長の倍精度
データメモリの上位Ｎビットと下位Ｎビットを２本のバ
スと信号線により同時に読み出して出力し、バレルシフ
タ、ＡＬＵに入力することができるので、１回のデータ
メモリアクセスの時間で２Ｎビット長の倍精度データを
バレルシフタ、ＡＬＵに入力することができ、したがっ
て、２Ｎビット長の倍精度データの演算を高速に行うこ
とができる。
ビット長の２本のバスにそれぞれＮビット長の信号線
（合計２Ｎビット長）を接続することにより、２つのデ
ータメモリに分けて格納している２Ｎビット長の倍精度
データメモリの上位Ｎビットと下位Ｎビットを２本のバ
スと信号線により同時に読み出して出力し、バレルシフ
タ、ＡＬＵに入力することができるので、１回のデータ
メモリアクセスの時間で２Ｎビット長の倍精度データを
バレルシフタ、ＡＬＵに入力することができ、したがっ
て、２Ｎビット長の倍精度データの演算を高速に行うこ
とができる。
【図１】本発明の一実施例における信号処理プロセッサ
の構成を示すブロック図
の構成を示すブロック図
【図２】従来の信号処理プロセッサの構成を示すブロッ
ク図
ク図
１ 乗算器 ２ ラッチ ３ バレルシフタ ４ ＡＬＵ ５ レジスタ ６ データメモリ ７ データメモリ １０ バス １１ バス １２ 信号線
Claims (1)
- 【請求項１】 ２つのデータメモリに分けて格納され、
Ｎビット長の２本のバスに同時に読み出された２Ｎビッ
ト長の倍精度データの上位Ｎビットと下位Ｎビットを同
時に出力する信号線が接続された信号処理プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5179018A JPH0736857A (ja) | 1993-07-20 | 1993-07-20 | 信号処理プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5179018A JPH0736857A (ja) | 1993-07-20 | 1993-07-20 | 信号処理プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0736857A true JPH0736857A (ja) | 1995-02-07 |
Family
ID=16058680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5179018A Pending JPH0736857A (ja) | 1993-07-20 | 1993-07-20 | 信号処理プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736857A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100389989B1 (ko) * | 1995-05-26 | 2003-10-10 | 내셔널 세미콘덕터 코포레이션 | 32비트데이타경로를사용하는배정도(64비트)시프트연산 |
| KR100970616B1 (ko) * | 2003-03-17 | 2010-07-15 | 엘지전자 주식회사 | 디지털 신호 처리기의 더블 프리시젼 데이터 저장 및 로드방법 |
-
1993
- 1993-07-20 JP JP5179018A patent/JPH0736857A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100389989B1 (ko) * | 1995-05-26 | 2003-10-10 | 내셔널 세미콘덕터 코포레이션 | 32비트데이타경로를사용하는배정도(64비트)시프트연산 |
| KR100970616B1 (ko) * | 2003-03-17 | 2010-07-15 | 엘지전자 주식회사 | 디지털 신호 처리기의 더블 프리시젼 데이터 저장 및 로드방법 |
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