JPH0736858A - 信号処理プロセッサ - Google Patents
信号処理プロセッサInfo
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- JPH0736858A JPH0736858A JP5179594A JP17959493A JPH0736858A JP H0736858 A JPH0736858 A JP H0736858A JP 5179594 A JP5179594 A JP 5179594A JP 17959493 A JP17959493 A JP 17959493A JP H0736858 A JPH0736858 A JP H0736858A
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- Japan
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- circuit
- signal
- processing
- unit
- programmable logic
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8023—Two dimensional arrays, e.g. mesh, torus
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- H04N7/24—Systems for the transmission of television signals using pulse code modulation
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Abstract
(57)【要約】
【目的】本発明の目的は、画像信号や音声信号などの複
数種の信号を処理するための信号処理プロセッサであっ
て、かつ、回路規模の小さい信号処理プロセッサを提供
することにある。 【構成】基本信号処理部１４、プログラマブル・ロジッ
ク部３１とこれらを結ぶバス１８からなる。基本信号処
理部１４の制御により、データ入出力線３２およびバス
１８を介してプログラマブル・ロジック部３１へ外部メ
モリから回路構成情報を転送する。基本信号処理部１４
とプログラマブル・ロジック部のデータの受け渡し、制
御はバス１８を介して行う。プログラマブル・ロジック
部は外部メモリとの制御線２２，データ線３３および、
外部機器との通信用の入力線２０、出力線１９を持つ。
数種の信号を処理するための信号処理プロセッサであっ
て、かつ、回路規模の小さい信号処理プロセッサを提供
することにある。 【構成】基本信号処理部１４、プログラマブル・ロジッ
ク部３１とこれらを結ぶバス１８からなる。基本信号処
理部１４の制御により、データ入出力線３２およびバス
１８を介してプログラマブル・ロジック部３１へ外部メ
モリから回路構成情報を転送する。基本信号処理部１４
とプログラマブル・ロジック部のデータの受け渡し、制
御はバス１８を介して行う。プログラマブル・ロジック
部は外部メモリとの制御線２２，データ線３３および、
外部機器との通信用の入力線２０、出力線１９を持つ。
Description
【０００１】
【産業上の利用分野】本発明は、信号処理プロセッサに
関し、特に、高速性と汎用性が要求される画像信号の複
合端末において画像信号や音声信号の解析、符号化、合
成などの複数種の信号を処理するための信号処理プロセ
ッサに関する。
関し、特に、高速性と汎用性が要求される画像信号の複
合端末において画像信号や音声信号の解析、符号化、合
成などの複数種の信号を処理するための信号処理プロセ
ッサに関する。
【０００２】
【従来の技術】信号処理プロセッサ（ＤＳＰ）はプロセ
ッサ内部に積和演算回路を内蔵しているため、フィルタ
処理や、周波数変換、マトリクス演算などをソフトウェ
アで容易に実現することができる。しかし、画像信号処
理においては処理する画素数が非常に多く、例えばディ
ジタルＴＶ信号の処理では２０Ｍ画素／秒の速度で各画
素に対し処理を行わなければならない。このためＤＳＰ
によるソフトウェア処理だけでは処理速度が間に合わ
ず、ＤＳＰの他に専用回路を別に設けざるを得ない。回
路規模の縮小を図るために、例えば、豊蔵他, 「ア ビ
デオ ディジタルシグナル プロセッサー ウィズ ア
ベクターパイプライン アーキテクチャー」（1992
アイ・イー・イー・イー インターナショナル ソリッ
ドステートサーキッツ コンファレンス ダイジェスト
オブ テクニカル ペイパーズ）７２ページから７３
ページ（"A Video Digital Signal Processor with a V
ector-Pipeline Architecture", 1992 IEEE Internatio
nal Solid-State Circuits Conference DIGEST OF TECH
NICAL PAPERS, pp72-73 (1992.2)）に示されるような、
専用回路のＤＳＰ内への内蔵が行われている。以下、図
１を用いて上記文献のＤＳＰの構成について簡単に説明
する。
ッサ内部に積和演算回路を内蔵しているため、フィルタ
処理や、周波数変換、マトリクス演算などをソフトウェ
アで容易に実現することができる。しかし、画像信号処
理においては処理する画素数が非常に多く、例えばディ
ジタルＴＶ信号の処理では２０Ｍ画素／秒の速度で各画
素に対し処理を行わなければならない。このためＤＳＰ
によるソフトウェア処理だけでは処理速度が間に合わ
ず、ＤＳＰの他に専用回路を別に設けざるを得ない。回
路規模の縮小を図るために、例えば、豊蔵他, 「ア ビ
デオ ディジタルシグナル プロセッサー ウィズ ア
ベクターパイプライン アーキテクチャー」（1992
アイ・イー・イー・イー インターナショナル ソリッ
ドステートサーキッツ コンファレンス ダイジェスト
オブ テクニカル ペイパーズ）７２ページから７３
ページ（"A Video Digital Signal Processor with a V
ector-Pipeline Architecture", 1992 IEEE Internatio
nal Solid-State Circuits Conference DIGEST OF TECH
NICAL PAPERS, pp72-73 (1992.2)）に示されるような、
専用回路のＤＳＰ内への内蔵が行われている。以下、図
１を用いて上記文献のＤＳＰの構成について簡単に説明
する。
【０００３】図１は専用回路を内蔵したＤＳＰの従来例
である。専用回路内蔵ＤＳＰ１には算術演算論理ユニッ
ト（ＡＬＵ）、補助レジスタ、アキュムレータなどから
なる基本信号処理部（ＣＯＲＥ部）１４とそれ以外の専
用回路からなる。ＣＯＲＥ部１４は、これ単体で通常の
ＤＳＰとして動作する。
である。専用回路内蔵ＤＳＰ１には算術演算論理ユニッ
ト（ＡＬＵ）、補助レジスタ、アキュムレータなどから
なる基本信号処理部（ＣＯＲＥ部）１４とそれ以外の専
用回路からなる。ＣＯＲＥ部１４は、これ単体で通常の
ＤＳＰとして動作する。
【０００４】画像処理、特に画像の圧縮においては８画
素ｘ８ラインのブロック単位での処理が基本となる。ブ
ロックに対する主な演算はブロック間の各画素間の差分
計算、数１、数２に示す離散コサイン変換（ＤＣＴ）、
あるいは数３に示すフィルタ処理等である。
素ｘ８ラインのブロック単位での処理が基本となる。ブ
ロックに対する主な演算はブロック間の各画素間の差分
計算、数１、数２に示す離散コサイン変換（ＤＣＴ）、
あるいは数３に示すフィルタ処理等である。
【０００５】
【数１】
【０００６】
【数２】
【０００７】
【数３】
【０００８】これらの処理を効率的に行うために、ＤＳ
Ｐ１では８ｘ８（６４ワード）のメモリ６、７、８とＤ
ＣＴ回路１５、フィルタ回路１６を備え、これらをスイ
ッチ回路１３で自由に切り替えられるようになってい
る。たとえば２つの外部メモリからそれぞれブロックを
読出し、これらの差分信号にＤＣＴを施す処理を考える
と、ＤＳＰ１は以下に示す動作をおこなう。
Ｐ１では８ｘ８（６４ワード）のメモリ６、７、８とＤ
ＣＴ回路１５、フィルタ回路１６を備え、これらをスイ
ッチ回路１３で自由に切り替えられるようになってい
る。たとえば２つの外部メモリからそれぞれブロックを
読出し、これらの差分信号にＤＣＴを施す処理を考える
と、ＤＳＰ１は以下に示す動作をおこなう。
【０００９】１．アドレス２１、２２よりそれぞれのブ
ロックのアドレスを出力する。
ロックのアドレスを出力する。
【００１０】２．それぞれのアドレスに対応した画像デ
ータ２，３をそれぞれ選択回路４，５で選択し、内部メ
モリ６，７に順次格納する。
ータ２，３をそれぞれ選択回路４，５で選択し、内部メ
モリ６，７に順次格納する。
【００１１】３．内部メモリ６、７の信号を１画素ずつ
同時に読出しＣＯＲＥ部１４で差分を計算する。
同時に読出しＣＯＲＥ部１４で差分を計算する。
【００１２】４．計算結果はバス１８を介して第３の内
部メモリ８に格納される。
部メモリ８に格納される。
【００１３】５．差分計算が終了した後、内部メモリ８
を読出し、ＤＣＴ回路１５に入力する。
を読出し、ＤＣＴ回路１５に入力する。
【００１４】６．ＤＣＴ回路の出力をバス１８、選択回
路４を介して内部メモリ６に格納する。
路４を介して内部メモリ６に格納する。
【００１５】こうした、処理により効率よく画像の圧縮
処理を実行することができる。また、ＤＳＰ１にはこれ
らの他に外部との信号入出力として出力線１９、入力線
２０および入出力制御回路１７を有する。なお、信号線
２１および信号線２２は外部よりデータを読み込む時の
外部機器のアドレスなどの制御線を出力している。
処理を実行することができる。また、ＤＳＰ１にはこれ
らの他に外部との信号入出力として出力線１９、入力線
２０および入出力制御回路１７を有する。なお、信号線
２１および信号線２２は外部よりデータを読み込む時の
外部機器のアドレスなどの制御線を出力している。
【００１６】図２にＣＯＲＥ部１４の例を示す。ＣＯＲ
Ｅ部分はＡＬＵ２０６、アキュムレータ２０７を中心と
する演算部分と、補助レジスタ２０１と、内部ＲＡＭ２
０８、内部ＲＯＭ２０９とに分かれる。これらの入出力
の設定や制御はＲＯＭ２０９あるいは外部ＲＯＭに格納
されているプログラムに従って行われる。図２において
はこのプログラムのバス、プログラム解析部分は省略し
てある。
Ｅ部分はＡＬＵ２０６、アキュムレータ２０７を中心と
する演算部分と、補助レジスタ２０１と、内部ＲＡＭ２
０８、内部ＲＯＭ２０９とに分かれる。これらの入出力
の設定や制御はＲＯＭ２０９あるいは外部ＲＯＭに格納
されているプログラムに従って行われる。図２において
はこのプログラムのバス、プログラム解析部分は省略し
てある。
【００１７】演算部分では積和演算が容易に処理できる
ような構成となっている。積算回路２０４へは選択回路
２０２、２０３によりバス２００の信号あるいはプログ
ラムバスなどの外部バスよりの信号２１０が入力され
る。選択回路２０５にてこの積算結果あるいはバス２０
０の信号かが選択されＡＬＵ２０６に入力される。ＡＬ
Ｕ２０６ではプログラムの内容によって加算、減算、論
理演算などが実行され結果がアキュムレータ２０７に格
納される。アキュムレータ２０７の内容は必要に応じて
ＲＡＭ２０８あるいは補助レジスタ２０１に転送するこ
とも可能である。
ような構成となっている。積算回路２０４へは選択回路
２０２、２０３によりバス２００の信号あるいはプログ
ラムバスなどの外部バスよりの信号２１０が入力され
る。選択回路２０５にてこの積算結果あるいはバス２０
０の信号かが選択されＡＬＵ２０６に入力される。ＡＬ
Ｕ２０６ではプログラムの内容によって加算、減算、論
理演算などが実行され結果がアキュムレータ２０７に格
納される。アキュムレータ２０７の内容は必要に応じて
ＲＡＭ２０８あるいは補助レジスタ２０１に転送するこ
とも可能である。
【００１８】
【発明が解決しようとする課題】専用回路をプロセッサ
内部に取り込むことによって、画像信号のように高速な
処理を必要とする信号処理を実行することが可能にな
る。しかし、さらに高速な信号処理を必要とする場合に
は専用回路部分の割合が多くなり、複数の異なった画像
信号処理を行う場合には、それぞれの信号処理に対応し
た専用回路を持つ必要があるために全体の回路規模が増
大してしまう。
内部に取り込むことによって、画像信号のように高速な
処理を必要とする信号処理を実行することが可能にな
る。しかし、さらに高速な信号処理を必要とする場合に
は専用回路部分の割合が多くなり、複数の異なった画像
信号処理を行う場合には、それぞれの信号処理に対応し
た専用回路を持つ必要があるために全体の回路規模が増
大してしまう。
【００１９】本発明の目的は、画像信号や音声信号など
の複数種の信号を処理するための信号処理プロセッサで
あって、かつ、回路規模の小さい信号処理プロセッサを
提供することにある。
の複数種の信号を処理するための信号処理プロセッサで
あって、かつ、回路規模の小さい信号処理プロセッサを
提供することにある。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の信号処理プロセッサは、外部より回路構成
を設定可能なプログラマブル・ロジック部と、アキュム
レータ、算術論理演算ユニット、補助レジスタからなる
基本信号処理部であって、外部メモリより回路構成情報
を取り込み上記プログラマブル・ロジック部へ転送する
制御手段を備えた基本信号処理部と、上記プログラマブ
ル・ロジック部と基本信号処理部とを接続するバスとか
ら構成され、処理対象となる入力信号に複数種の処理を
して出力する場合に、上記基本信号処理部が、複数種の
処理に対応するプログラマブル・ロジック部に関する複
数種の回路構成情報を該プログラマブル・ロジック部が
各処理を開始する毎に逐次上記外部メモリから読み出
し、上記プログラマブル・ロジック部へ転送することを
特徴とする。
に、本発明の信号処理プロセッサは、外部より回路構成
を設定可能なプログラマブル・ロジック部と、アキュム
レータ、算術論理演算ユニット、補助レジスタからなる
基本信号処理部であって、外部メモリより回路構成情報
を取り込み上記プログラマブル・ロジック部へ転送する
制御手段を備えた基本信号処理部と、上記プログラマブ
ル・ロジック部と基本信号処理部とを接続するバスとか
ら構成され、処理対象となる入力信号に複数種の処理を
して出力する場合に、上記基本信号処理部が、複数種の
処理に対応するプログラマブル・ロジック部に関する複
数種の回路構成情報を該プログラマブル・ロジック部が
各処理を開始する毎に逐次上記外部メモリから読み出
し、上記プログラマブル・ロジック部へ転送することを
特徴とする。
【００２１】
【作用】上記手段により信号処理プロセッサの汎用性を
失うことなく、しかも、回路規模も増加させることなし
に複数の異なった高速信号処理を実行することができ
る。
失うことなく、しかも、回路規模も増加させることなし
に複数の異なった高速信号処理を実行することができ
る。
【００２２】
【実施例】図３の実施例を用いて本発明の説明を行う。
図３の実施例は第１図と同じ機能を実現したものであ
る。３１で示したプログラマブル・ロジック部（ＰＬ
部）が本発明の部分である。ＣＯＲＥ部１４の制御によ
り、例えばデータ入出力線３２から、バス１８を介して
ＰＬ部３１へ回路構成情報を転送する。ＣＯＲＥ部１４
とＰＬ部のデータの受け渡し、制御はバス１８を介して
行う。ＰＬ部は外部メモリとの制御線２２，データ線３
３および、外部機器との通信用の入力線２０、出力線１
９をもつ。バス１８は時分割で異なる種類のデータを伝
送する信号線と、単一のデータ専用の信号線からなる。
図３の実施例は第１図と同じ機能を実現したものであ
る。３１で示したプログラマブル・ロジック部（ＰＬ
部）が本発明の部分である。ＣＯＲＥ部１４の制御によ
り、例えばデータ入出力線３２から、バス１８を介して
ＰＬ部３１へ回路構成情報を転送する。ＣＯＲＥ部１４
とＰＬ部のデータの受け渡し、制御はバス１８を介して
行う。ＰＬ部は外部メモリとの制御線２２，データ線３
３および、外部機器との通信用の入力線２０、出力線１
９をもつ。バス１８は時分割で異なる種類のデータを伝
送する信号線と、単一のデータ専用の信号線からなる。
【００２３】図４を用いて、本発明の実施例であるＰＬ
部３１の説明をおこなう。ＰＬ部は外部、例えばバス１
８より回路構成情報を転送することにより、処理内容の
異なる信号処理を実行することができる。ＰＬ部は演算
セル３０３、セル間配線３０４、３１０〜３１５および
外部入出力回路３００〜３０２から構成される。演算セ
ルは主に信号処理を行う部分で入力信号線３１０より信
号を入力し、処理した結果を出力信号線３１１に出力す
る。これらの入出力信号線はセル間に配置されたバス
（例えば３１２）に接続される。これらバスの結線をバ
ス・スイッチ３０４で行うことにより各演算セルの入出
力を自由に設定できる。なお、バスのビット数は何ビッ
トでも構わないが、以下、４ビットの場合を例にして説
明を行う。外部入出力回路には出力専用の回路３００、
入力専用回路３０１、入出力兼用回路３０２が予め用意
されており、演算セルと同様に、上記のバスに接続され
ており、自由な結線が可能である。なお、図４では、紙
面の都合により演算セル、外部入出力回路の一部のみを
記述してある。演算セル数、外部入出力回路の数は処理
の量に応じて増やすことが必要である。
部３１の説明をおこなう。ＰＬ部は外部、例えばバス１
８より回路構成情報を転送することにより、処理内容の
異なる信号処理を実行することができる。ＰＬ部は演算
セル３０３、セル間配線３０４、３１０〜３１５および
外部入出力回路３００〜３０２から構成される。演算セ
ルは主に信号処理を行う部分で入力信号線３１０より信
号を入力し、処理した結果を出力信号線３１１に出力す
る。これらの入出力信号線はセル間に配置されたバス
（例えば３１２）に接続される。これらバスの結線をバ
ス・スイッチ３０４で行うことにより各演算セルの入出
力を自由に設定できる。なお、バスのビット数は何ビッ
トでも構わないが、以下、４ビットの場合を例にして説
明を行う。外部入出力回路には出力専用の回路３００、
入力専用回路３０１、入出力兼用回路３０２が予め用意
されており、演算セルと同様に、上記のバスに接続され
ており、自由な結線が可能である。なお、図４では、紙
面の都合により演算セル、外部入出力回路の一部のみを
記述してある。演算セル数、外部入出力回路の数は処理
の量に応じて増やすことが必要である。
【００２４】図５に演算セルの実施例を示す。入力信号
３１０はフィードバック信号３５８とともに論理演算回
路３５０に入力される。論理演算回路では入力された信
号に対応した値３５９が出力される。論理演算回路の出
力値３５９あるいは、出力値３５９をフリップフロップ
３５１によって１クロック遅延させたものは選択回路３
５２において選択信号３５５に従って選択される。選択
された信号はデマルチプレクサ３５３において、選択信
号３５６に従って、出力信号３１１のうちの選択部分に
出力される。非選択部分は出力バスと切断状態になる。
一方フリップフロップ３５１の出力３５８はフィードバ
ック信号として論理演算回路３５０に入力される。論理
演算回路３５０の演算内容選択情報３５７、選択回路３
５２の選択情報３５５、デマルチプレクサ３５３の選択
情報３５６は、ＰＬ部３１外部より、演算に先だって入
力され保持される。例えば、論理演算回路３５０はＲＡ
Ｍで構成し、選択情報３５５、３５６はＲＡＭ３５４に
おいてその内容を保持することにより実現することがで
きる。
３１０はフィードバック信号３５８とともに論理演算回
路３５０に入力される。論理演算回路では入力された信
号に対応した値３５９が出力される。論理演算回路の出
力値３５９あるいは、出力値３５９をフリップフロップ
３５１によって１クロック遅延させたものは選択回路３
５２において選択信号３５５に従って選択される。選択
された信号はデマルチプレクサ３５３において、選択信
号３５６に従って、出力信号３１１のうちの選択部分に
出力される。非選択部分は出力バスと切断状態になる。
一方フリップフロップ３５１の出力３５８はフィードバ
ック信号として論理演算回路３５０に入力される。論理
演算回路３５０の演算内容選択情報３５７、選択回路３
５２の選択情報３５５、デマルチプレクサ３５３の選択
情報３５６は、ＰＬ部３１外部より、演算に先だって入
力され保持される。例えば、論理演算回路３５０はＲＡ
Ｍで構成し、選択情報３５５、３５６はＲＡＭ３５４に
おいてその内容を保持することにより実現することがで
きる。
【００２５】本実施例では入力信号３１０、出力信号３
１１は４ビット、論理演算出力値３５９、フィードバッ
ク信号３５８は１ビットとしているが、これらは任意の
値で構わない。
１１は４ビット、論理演算出力値３５９、フィードバッ
ク信号３５８は１ビットとしているが、これらは任意の
値で構わない。
【００２６】図６にバス・スイッチの構成例を示す。図
６は図４におけるバス・スイッチ３０４の構成例である
が、他のバス・スイッチについても同様な構成で実現が
可能である。図６のバス・スイッチは内部のスイッチ
（３６０、３６３、３６４、３６５、３６６など）の状
態によって、信号線３１２、３１３、３１４、３１５の
接続を自由に設定ができる。バス３１２を中心に考える
と、次のようなスイッチの状態にすることにより他のバ
スと接続をすることができる。
６は図４におけるバス・スイッチ３０４の構成例である
が、他のバス・スイッチについても同様な構成で実現が
可能である。図６のバス・スイッチは内部のスイッチ
（３６０、３６３、３６４、３６５、３６６など）の状
態によって、信号線３１２、３１３、３１４、３１５の
接続を自由に設定ができる。バス３１２を中心に考える
と、次のようなスイッチの状態にすることにより他のバ
スと接続をすることができる。
【００２７】 スイッチの状態 信号３１２の接続先 ３６０ ３６３ ３６４ ３６５ ３６６ ＯＦＦ ＯＦＦ ＯＦＦ ＯＦＦ ＯＦＦ ３１２独立 ＯＮ ＯＮ ＯＮ ＯＦＦ ＯＦＦ ３１２＝３１３ ＯＦＦ ＯＮ ＯＦＦ ＯＮ ＯＦＦ ３１２＝３１４ ＯＮ ＯＮ ＯＦＦ ＯＦＦ ＯＮ ３１２＝３１５ 上記の組み合わせも可能である。スイッチの接続制御は
各々のスイッチに接続された制御線を経由して行われ
る。これらの各接続情報はＲＡＭ３６１ないの１ビット
のメモリへ対応しており、ＲＡＭ３６１の内容を変える
ことにより、各スイッチの接続をそれぞれ独立に制御す
ることができる。ＲＡＭ３６１ないのスイッチの接続情
報は、バスの使用に先だって設定する。図６ではＲＡＭ
は一ケ所に集中して配置してあるが、各スイッチの近傍
に１ビットずつ分散させて配置しても構わない。
各々のスイッチに接続された制御線を経由して行われ
る。これらの各接続情報はＲＡＭ３６１ないの１ビット
のメモリへ対応しており、ＲＡＭ３６１の内容を変える
ことにより、各スイッチの接続をそれぞれ独立に制御す
ることができる。ＲＡＭ３６１ないのスイッチの接続情
報は、バスの使用に先だって設定する。図６ではＲＡＭ
は一ケ所に集中して配置してあるが、各スイッチの近傍
に１ビットずつ分散させて配置しても構わない。
【００２８】図７に本実施例の動作のタイミングチャー
トを示す。図７は先に説明した図１の処理を行った場合
の例を示している。まず、ＣＯＲＥ部は、ＰＬ部を回路
情報書き込み可能な状態にする。次に、画素毎の差分計
算を行う回路の回路情報を、例えば外部ＲＯＭなどより
読出し、プログラマブル・ロジック部の各回路情報を格
納するメモリ（ＲＡＭ３５４、３６１など）にバス１８
を介して転送する。転送が終了した後にＰＬ部を動作可
能な状態にし、バス１８を介して処理の起動を行う。Ｐ
Ｌ部の処理の終了はバス１８を介してＣＯＲＥ部に通知
され、終了確認後に同様の手順によりＤＣＴ回路情報の
転送、起動をおこなう。
トを示す。図７は先に説明した図１の処理を行った場合
の例を示している。まず、ＣＯＲＥ部は、ＰＬ部を回路
情報書き込み可能な状態にする。次に、画素毎の差分計
算を行う回路の回路情報を、例えば外部ＲＯＭなどより
読出し、プログラマブル・ロジック部の各回路情報を格
納するメモリ（ＲＡＭ３５４、３６１など）にバス１８
を介して転送する。転送が終了した後にＰＬ部を動作可
能な状態にし、バス１８を介して処理の起動を行う。Ｐ
Ｌ部の処理の終了はバス１８を介してＣＯＲＥ部に通知
され、終了確認後に同様の手順によりＤＣＴ回路情報の
転送、起動をおこなう。
【００２９】図８に本発明の第２の実施例を示す。第２
の実施例が図３の実施例と異なる点は、ＰＬ部にローカ
ル・メモリ４１が接続された点である。先に図５に示し
た論理演算セルは１ビットのメモリとして使用すること
も可能であるが、回路の配置効率が悪くなる。ＰＬ部内
部あるいは外部に予めメモリを確保することによって一
定面積内に多くのメモリを確保することができる。メモ
リとしてはＲＡＭ、ＲＯＭ、同時読み書き可能なＲＡ
Ｍ、ＦＩＦＯなどが可能である。図８では１つのメモリ
のみが信号線２５を介して接続されているが、複数のメ
モリを接続することも可能である。その時の接続形態は
１つの信号線にバス形式でメモリのデータ線を接続する
ことも、各メモリ毎に独立に接続することも可能であ
る。
の実施例が図３の実施例と異なる点は、ＰＬ部にローカ
ル・メモリ４１が接続された点である。先に図５に示し
た論理演算セルは１ビットのメモリとして使用すること
も可能であるが、回路の配置効率が悪くなる。ＰＬ部内
部あるいは外部に予めメモリを確保することによって一
定面積内に多くのメモリを確保することができる。メモ
リとしてはＲＡＭ、ＲＯＭ、同時読み書き可能なＲＡ
Ｍ、ＦＩＦＯなどが可能である。図８では１つのメモリ
のみが信号線２５を介して接続されているが、複数のメ
モリを接続することも可能である。その時の接続形態は
１つの信号線にバス形式でメモリのデータ線を接続する
ことも、各メモリ毎に独立に接続することも可能であ
る。
【００３０】図９に本発明の第３の実施例を示す。第３
の実施例が第２の実施例と異なる点は、ローカル・メモ
リ４１がバス１８を介してＣＯＲＥ部１４からも直接ア
クセスできる点である。このような構成をとることによ
り、ＣＯＲＥ部１４とＰＬ部３１がローカル・メモリを
共用することができ、メモリを介した信号伝送が可能に
なる。図９のメモリの代わりに、複数のメモリを接続す
ることも可能である。ＣＯＲＥ部１４とＰＬ部３１のロ
ーカル・メモリ４１の競合を避けるために、一方がロー
カルメモリを使用している場合はビジー信号を表示する
信号線が必要になる。
の実施例が第２の実施例と異なる点は、ローカル・メモ
リ４１がバス１８を介してＣＯＲＥ部１４からも直接ア
クセスできる点である。このような構成をとることによ
り、ＣＯＲＥ部１４とＰＬ部３１がローカル・メモリを
共用することができ、メモリを介した信号伝送が可能に
なる。図９のメモリの代わりに、複数のメモリを接続す
ることも可能である。ＣＯＲＥ部１４とＰＬ部３１のロ
ーカル・メモリ４１の競合を避けるために、一方がロー
カルメモリを使用している場合はビジー信号を表示する
信号線が必要になる。
【００３１】図１０に本発明の第４の実施例を示す。第
３の実施例が第３の実施例と異なる点は、ローカル・メ
モリ４１が選択回路６１によりＣＯＲＥ部１４あるいは
ＰＬ部３１何れかに接続する点である。このような構成
をとることにより、ＣＯＲＥ部１４とＰＬ部３１が時分
割でローカル・メモリを使用することがでる。図１０の
ようにのメモリを２面用意し、どちらか一方をＣＯＲＥ
部１４に、他方をＰＬ部に接続し、その接続先をＣＯＲ
Ｅ部あるいはＰＬ部あるいは外部信号の命令により単位
処理終了毎に切り替えることにより、前処理をＣＯＲＥ
部１４が、後処理をＰＬ部３１（あるいはその逆）が行
うパイプライン処理が可能となる。
３の実施例が第３の実施例と異なる点は、ローカル・メ
モリ４１が選択回路６１によりＣＯＲＥ部１４あるいは
ＰＬ部３１何れかに接続する点である。このような構成
をとることにより、ＣＯＲＥ部１４とＰＬ部３１が時分
割でローカル・メモリを使用することがでる。図１０の
ようにのメモリを２面用意し、どちらか一方をＣＯＲＥ
部１４に、他方をＰＬ部に接続し、その接続先をＣＯＲ
Ｅ部あるいはＰＬ部あるいは外部信号の命令により単位
処理終了毎に切り替えることにより、前処理をＣＯＲＥ
部１４が、後処理をＰＬ部３１（あるいはその逆）が行
うパイプライン処理が可能となる。
【００３２】図１１に第５の実施例を示す。第５の実施
例はＰＬ部が複数のバンク３１−１、３１−２、３１−
３に分かれている点である。それぞれのバンク間の信号
のやりとりは自由にできるため論理的には上記で示した
実施例と同じ処理を行うことが可能である。第５の実施
例の特徴はバンク毎に回路構成情報を変更することがで
きる点にある。例えばバンク３１−１、３１−２、３１
−３のうちバンク３１−１、３１−２の処理を実行させ
ながらバンク３１−３の回路構成情報を変更することが
可能になる。回路構成情報の転送終了を示すフラグを設
け、転送終了をＣＯＲＥ部１４あるいは他のバンクに通
知することも可能である。回路構成情報転送時には周囲
のバンクやＣＯＲＥ部に影響を及ぼさないために、出力
信号を強制的に固定値にする機構が含まれる。この機能
は回路構成情報を転送していることを他のＰＬに知ら
せ、各ＰＬ内で誤動作防止の処理を行うことによっても
実現できる。
例はＰＬ部が複数のバンク３１−１、３１−２、３１−
３に分かれている点である。それぞれのバンク間の信号
のやりとりは自由にできるため論理的には上記で示した
実施例と同じ処理を行うことが可能である。第５の実施
例の特徴はバンク毎に回路構成情報を変更することがで
きる点にある。例えばバンク３１−１、３１−２、３１
−３のうちバンク３１−１、３１−２の処理を実行させ
ながらバンク３１−３の回路構成情報を変更することが
可能になる。回路構成情報の転送終了を示すフラグを設
け、転送終了をＣＯＲＥ部１４あるいは他のバンクに通
知することも可能である。回路構成情報転送時には周囲
のバンクやＣＯＲＥ部に影響を及ぼさないために、出力
信号を強制的に固定値にする機構が含まれる。この機能
は回路構成情報を転送していることを他のＰＬに知ら
せ、各ＰＬ内で誤動作防止の処理を行うことによっても
実現できる。
【００３３】図１１において各ＰＬに共通回路部分があ
る場合には１つの回路構成情報を対応する複数のＰＬに
同時に書込むことも可能である。
る場合には１つの回路構成情報を対応する複数のＰＬに
同時に書込むことも可能である。
【００３４】図１２は第６の実施例である。第６の実施
例ではＰＬ部の入出力部にバッファ回路が挿入されてい
る。図１２はバッファとしてＦＩＦＯ（先入れ先出しメ
モリ）８１、８２、８３を採用した例である。ＦＩＦＯ
を入れることによりＰＬ部３１の内部と外部の信号転送
速度が異なる場合にも容易に信号の受け渡しを行うこと
ができる。また、ＰＬ部３１あるいはその外部の処理速
度が可変である場合にもその処理速度の変動を吸収する
ことが可能となる。ＦＩＦＯにその容量の表示機能を持
たせ、一定数以上の情報が格納された時にＰＬ部３１の
処理を開始する機能、ＦＩＦＯの内容が一定数以上にな
ったときに処理を止めるための情報を出力する機能も本
発明に包含される。バッファ回路はＦＩＦＯに限らず通
常のメモリ、あるいはメモリを複数個用いてそのうちの
一部を読出し、他の一部を書き込みに用いても構わな
い。
例ではＰＬ部の入出力部にバッファ回路が挿入されてい
る。図１２はバッファとしてＦＩＦＯ（先入れ先出しメ
モリ）８１、８２、８３を採用した例である。ＦＩＦＯ
を入れることによりＰＬ部３１の内部と外部の信号転送
速度が異なる場合にも容易に信号の受け渡しを行うこと
ができる。また、ＰＬ部３１あるいはその外部の処理速
度が可変である場合にもその処理速度の変動を吸収する
ことが可能となる。ＦＩＦＯにその容量の表示機能を持
たせ、一定数以上の情報が格納された時にＰＬ部３１の
処理を開始する機能、ＦＩＦＯの内容が一定数以上にな
ったときに処理を止めるための情報を出力する機能も本
発明に包含される。バッファ回路はＦＩＦＯに限らず通
常のメモリ、あるいはメモリを複数個用いてそのうちの
一部を読出し、他の一部を書き込みに用いても構わな
い。
【００３５】図１３は第７の実施例である。第７の実施
例は第６の実施例に専用回路が付加されたものである。
例ではＤＣＴ回路９１が付加されている。ＰＬ部はチッ
プ上の面積の点では専用回路に比べ、効率が落ちる。そ
こで、図１３のように専用回路を付加することにより、
回路の集積度を向上させることが可能である。
例は第６の実施例に専用回路が付加されたものである。
例ではＤＣＴ回路９１が付加されている。ＰＬ部はチッ
プ上の面積の点では専用回路に比べ、効率が落ちる。そ
こで、図１３のように専用回路を付加することにより、
回路の集積度を向上させることが可能である。
【００３６】図１４は図４の変形例である。図１４では
演算セルの一部が専用回路に置き代わっている。例では
ＤＣＴ回路３２０、フィルタ回路３２１が使用されてい
る。図１４の構成も図１２のものと同様に集積度の向上
を図ったものである。専用セルとしてＤＳＰ、ＣＰＵを
用いても構わない。なお、全ての演算セルが専用回路に
置き代わる場合も本発明に含まれることも本発明に包含
される。
演算セルの一部が専用回路に置き代わっている。例では
ＤＣＴ回路３２０、フィルタ回路３２１が使用されてい
る。図１４の構成も図１２のものと同様に集積度の向上
を図ったものである。専用セルとしてＤＳＰ、ＣＰＵを
用いても構わない。なお、全ての演算セルが専用回路に
置き代わる場合も本発明に含まれることも本発明に包含
される。
【００３７】図１５は図１４の実施例を実際のチップ上
のレイアウトとして表示した例である。セルの代わりに
ＤＣＴ回路３２０、フィルタ回路３２１が配置されてい
る。専用回路の横幅をセルの横幅と一致させることによ
り効率的なレイアウトが可能になる。また、専用回路の
縦幅を、セルの縦幅と水平方向のバスの幅の和の整数倍
にすることによりバススイッチ位置の規則性が損なわれ
なくなる。
のレイアウトとして表示した例である。セルの代わりに
ＤＣＴ回路３２０、フィルタ回路３２１が配置されてい
る。専用回路の横幅をセルの横幅と一致させることによ
り効率的なレイアウトが可能になる。また、専用回路の
縦幅を、セルの縦幅と水平方向のバスの幅の和の整数倍
にすることによりバススイッチ位置の規則性が損なわれ
なくなる。
【００３８】図１６は図３の変形例である。図３の実施
例では回路構成情報はバス１８を利用して転送してい
た。しかし、この場合バスが占有されるため、例えば図
１１のような処理形態では他の処理に支障が生ずる。図
１６は外部にＲＯＭ３３３を持ち、回路構成情報転送制
御回路３３０がＣＯＲＥ部１４の命令により制御信号３
３１、３３４を出力し、回路構成情報を信号線３３２を
介して転送する。信号線３３２は図１１の様な構成では
バス構成になる。また、信号線３３２はプログラム・バ
スなど他のバスと共用であっても構わない。ＲＯＭ３３
３はプロセッサ３０の内部にあっても構わない。また、
回路構成情報はＲＯＭからでなく、磁気ディスクや光デ
ィスクなどの蓄積媒体、あるいは通信回線を介して伝送
しても構わない。転送命令はＰＬ部３１自身が発行する
ことも、あるいはプロセッサ３０の外部より入力する場
合も本発明に包含される。
例では回路構成情報はバス１８を利用して転送してい
た。しかし、この場合バスが占有されるため、例えば図
１１のような処理形態では他の処理に支障が生ずる。図
１６は外部にＲＯＭ３３３を持ち、回路構成情報転送制
御回路３３０がＣＯＲＥ部１４の命令により制御信号３
３１、３３４を出力し、回路構成情報を信号線３３２を
介して転送する。信号線３３２は図１１の様な構成では
バス構成になる。また、信号線３３２はプログラム・バ
スなど他のバスと共用であっても構わない。ＲＯＭ３３
３はプロセッサ３０の内部にあっても構わない。また、
回路構成情報はＲＯＭからでなく、磁気ディスクや光デ
ィスクなどの蓄積媒体、あるいは通信回線を介して伝送
しても構わない。転送命令はＰＬ部３１自身が発行する
ことも、あるいはプロセッサ３０の外部より入力する場
合も本発明に包含される。
【００３９】図１７は図５の演算セルの変形例である。
図１７では１つのセルで積和演算回路を構成することが
できる。図１７の例では２ビットの入力信号３１０−
１、３１０−２の２系統の信号を入力し、それぞれ論理
演算回路３５０、３８２にて前処理を行う。処理結果は
積算回路３８１に入力される。積算結果は２系統に分か
れ、１系統は後処理のための演算回路３８１、フリップ
フロップ３５１、ビットの選択回路３５２を通り、フィ
ードバック信号３８５を介して論理演算回路３５０に入
力される。もう１系統は後処理のための演算回路３８
６、フリップフロップ３５７、ビットの選択回路３５３
を通り出力線３１１に出力される。このように、フィー
ドバック系と出力系を独立の演算処理を行うことによ
り、精度の高いフィードバック処理が可能となる。
図１７では１つのセルで積和演算回路を構成することが
できる。図１７の例では２ビットの入力信号３１０−
１、３１０−２の２系統の信号を入力し、それぞれ論理
演算回路３５０、３８２にて前処理を行う。処理結果は
積算回路３８１に入力される。積算結果は２系統に分か
れ、１系統は後処理のための演算回路３８１、フリップ
フロップ３５１、ビットの選択回路３５２を通り、フィ
ードバック信号３８５を介して論理演算回路３５０に入
力される。もう１系統は後処理のための演算回路３８
６、フリップフロップ３５７、ビットの選択回路３５３
を通り出力線３１１に出力される。このように、フィー
ドバック系と出力系を独立の演算処理を行うことによ
り、精度の高いフィードバック処理が可能となる。
【００４０】図１８に図５の変形例を示す。図１８では
図５のメモリ３５４部分および論理演算回路３５０をＰ
ＲＯＭ（Programmable ROM）などの不揮発性メモリに置
き換えたものである。使用頻度の高い回路は回路情報を
不揮発性メモリに蓄えることにより、回路情報の転送時
間を短縮あるいは削減することができる。不揮発性メモ
リとしてはバックアップ付きＲＡＭ、ＥＰＲＯＭ（Elec
torically Programmable ROM）、ＥＥＰＲＯＭ（Electo
rically Erasable and Programmable ROM）、フラッシ
ュＥＥＰＲＯＭなどを適用できる。
図５のメモリ３５４部分および論理演算回路３５０をＰ
ＲＯＭ（Programmable ROM）などの不揮発性メモリに置
き換えたものである。使用頻度の高い回路は回路情報を
不揮発性メモリに蓄えることにより、回路情報の転送時
間を短縮あるいは削減することができる。不揮発性メモ
リとしてはバックアップ付きＲＡＭ、ＥＰＲＯＭ（Elec
torically Programmable ROM）、ＥＥＰＲＯＭ（Electo
rically Erasable and Programmable ROM）、フラッシ
ュＥＥＰＲＯＭなどを適用できる。
【００４１】図１９に図１８の回路を用いたレイアウト
例を示す。不揮発性セル４００の部分と通常のセル３０
３の部分を混在させている。
例を示す。不揮発性セル４００の部分と通常のセル３０
３の部分を混在させている。
【００４２】図２０に図１６の変形例である。ＰＬ部３
１分割し、回路構成情報転送制御回路３３０が制御線４
１０によりそれぞれのＰＬ部に独立に回路情報を信号線
３３２を介して転送することができる。図２０の構成を
とることにより、例えば、ＰＬ部３１−１、３１−２お
よびＣＯＲＥ部１４で信号処理を行いながら、ＰＬ部３
１−３に回路情報を転送することができる。
１分割し、回路構成情報転送制御回路３３０が制御線４
１０によりそれぞれのＰＬ部に独立に回路情報を信号線
３３２を介して転送することができる。図２０の構成を
とることにより、例えば、ＰＬ部３１−１、３１−２お
よびＣＯＲＥ部１４で信号処理を行いながら、ＰＬ部３
１−３に回路情報を転送することができる。
【００４３】図２１に図２０の変形例として回路情報を
内部ＲＯＭ４２０にも持たせた構成を示す。使用頻度の
高い回路の回路情報の一部あるいは全部を信号処理プロ
セッサ３０内に持つことにより、外部ＲＯＭ３３３の容
量を削減したりあるいは外部ＲＯＭ３３３を削除するこ
とが可能となる。
内部ＲＯＭ４２０にも持たせた構成を示す。使用頻度の
高い回路の回路情報の一部あるいは全部を信号処理プロ
セッサ３０内に持つことにより、外部ＲＯＭ３３３の容
量を削減したりあるいは外部ＲＯＭ３３３を削除するこ
とが可能となる。
【００４４】以上の実施例において、ＲＯＭ３３３ある
いはＲＯＭ４２０はＣＯＲＥ部１４のプログラムを格納
するＲＯＭと兼用しても構わない。
いはＲＯＭ４２０はＣＯＲＥ部１４のプログラムを格納
するＲＯＭと兼用しても構わない。
【００４５】図２２に本発明の信号処理プロセッサの処
理例をフローチャートの形で示す。図２２は、それぞれ
独立した処理１、２、３を行い、そのうち処理２がＰＬ
を用いて行う例である。図２２では例としてポーリング
処理と割込処理の２通りを示している。いずれの方法に
おいても、まず、処理１を行い、次に回路情報を転送す
るのは共通である。ポーリング処理では、処理２の実行
時にはＰＬ部に実行命令を出し、処理３を行い、処理３
の実行中あるいは実行終了後にＰＬ部よりの信号を検査
し処理の終了を監視する。
理例をフローチャートの形で示す。図２２は、それぞれ
独立した処理１、２、３を行い、そのうち処理２がＰＬ
を用いて行う例である。図２２では例としてポーリング
処理と割込処理の２通りを示している。いずれの方法に
おいても、まず、処理１を行い、次に回路情報を転送す
るのは共通である。ポーリング処理では、処理２の実行
時にはＰＬ部に実行命令を出し、処理３を行い、処理３
の実行中あるいは実行終了後にＰＬ部よりの信号を検査
し処理の終了を監視する。
【００４６】割り込み処理では、処理２の終了は処理３
の実行中あるいは処理３終了後に割り込み信号によりＣ
ＯＲＥ部に通知される。割り込み発生時には処理２が終
了したことを示すフラグを立て元の処理に復帰する。
の実行中あるいは処理３終了後に割り込み信号によりＣ
ＯＲＥ部に通知される。割り込み発生時には処理２が終
了したことを示すフラグを立て元の処理に復帰する。
【００４７】図２３は３つの処理Ａ、Ｂ、Ｃの処理状況
を図示したタイミングチャートである。（１）のシーケ
ンシャル処理は処理Ｂの終了後に処理Ｃを実行する方法
である。処理Ｂの結果を処理Ｃが用いる場合、処理Ｂの
処理時間が極めて短い場合に用いられる。（２）のパラ
レル処理１は処理Ｂの起動直後に処理Ｃを行う方法であ
る。図２２のフローチャートでは共にこの方法の例を示
している。処理Ｂと処理Ｃが独立した処理でなければな
らない。処理Ｂと処理Ｃの処理時間がほぼ等しいときに
最も効率的に処理ができる。（３）のパラレル処理２は
処理Ｂ、Ｃの実行法は先のパラレル処理１と同じであ
る。処理Ｂの回路情報転送を処理Ａの開始前に行うこと
により、処理Ａと回路情報の転送を平行して行う点が異
なる。回路情報の転送時間が長いときに有効である。た
だし、処理ＡにおいてＰＬ部の処理を行うことはできな
い。この例のように処理の途中でＰＬ部の回路情報を変
更する場合には回路情報の転送は処理直前ではなく、回
路情報転送と並列で実行できる処理（すなわちＰＬ部の
処理を必要としない処理）の開始前に転送要求を出すこ
とにより処理効率を向上させることができる。なお、図
２２の（１）、（２）と図２３の（１）、（２）、
（３）は全ての組み合わせが可能である。
を図示したタイミングチャートである。（１）のシーケ
ンシャル処理は処理Ｂの終了後に処理Ｃを実行する方法
である。処理Ｂの結果を処理Ｃが用いる場合、処理Ｂの
処理時間が極めて短い場合に用いられる。（２）のパラ
レル処理１は処理Ｂの起動直後に処理Ｃを行う方法であ
る。図２２のフローチャートでは共にこの方法の例を示
している。処理Ｂと処理Ｃが独立した処理でなければな
らない。処理Ｂと処理Ｃの処理時間がほぼ等しいときに
最も効率的に処理ができる。（３）のパラレル処理２は
処理Ｂ、Ｃの実行法は先のパラレル処理１と同じであ
る。処理Ｂの回路情報転送を処理Ａの開始前に行うこと
により、処理Ａと回路情報の転送を平行して行う点が異
なる。回路情報の転送時間が長いときに有効である。た
だし、処理ＡにおいてＰＬ部の処理を行うことはできな
い。この例のように処理の途中でＰＬ部の回路情報を変
更する場合には回路情報の転送は処理直前ではなく、回
路情報転送と並列で実行できる処理（すなわちＰＬ部の
処理を必要としない処理）の開始前に転送要求を出すこ
とにより処理効率を向上させることができる。なお、図
２２の（１）、（２）と図２３の（１）、（２）、
（３）は全ての組み合わせが可能である。
【００４８】図２４から図２７に本発明を用いた信号処
理プロセッサを動画像信号の符号化に用いた例を示す。
理プロセッサを動画像信号の符号化に用いた例を示す。
【００４９】動画像信号の符号化処理は予測符号化とＤ
ＣＴを併用する場合が多い。予測符号化は直前に伝送し
た画像を保持しておき、次の画像を伝送するときにこの
直前の画像から予測信号を生成し、予測信号との差分を
伝送する方法である。これら動画像符号化の処理は一般
に３つの処理に分けることができる。１つは画面各部の
動き量を検出し、動きベクトルを求める処理（Motion C
ompensation：ＭＣ処理）、２番目は予測画像と符号化
する画像との差分信号にＤＣＴを施す処理（ＤＣＴ処
理）、３番目がＤＣＴした結果とその他の付加情報をエ
ントロピー符号化する処理（符号化処理）である。１番
目のＭＣ処理では符号化する画像（符号化画像）を１６
画素ｘ１６画素程度のマクロブロック（ＭＢ）に分割
し、各ＭＢ毎に直前に符号化した画像（参照画像）から
最も類似した部分を検出する。類似度の測定には画素毎
に画素信号の差分の絶対値和を用いる。計算した絶対値
和の最も小さいものが最も類似度が高いとし予測信号と
して用いる。この予測信号の位置を、符号化するＭＢの
位置からの相対位置によって表現したものを動きベクト
ル（ＭＣベクトル）と呼ぶ。ＭＣベクトルは後で説明す
るエントロピー符号化時に受信側へ伝送される。第２の
ＤＣＴは、先に求めた動きベクトルを用いて予測画像を
生成し、符号化画像との差分をとり、差分信号をＤＣＴ
により変換する。ＤＣＴに説明したので省略する。第３
のエントロピー符号化はＤＣＴの結果やＭＣベクトルな
どを符号化伝送するために、可変長の符号に変換する。
ＣＴを併用する場合が多い。予測符号化は直前に伝送し
た画像を保持しておき、次の画像を伝送するときにこの
直前の画像から予測信号を生成し、予測信号との差分を
伝送する方法である。これら動画像符号化の処理は一般
に３つの処理に分けることができる。１つは画面各部の
動き量を検出し、動きベクトルを求める処理（Motion C
ompensation：ＭＣ処理）、２番目は予測画像と符号化
する画像との差分信号にＤＣＴを施す処理（ＤＣＴ処
理）、３番目がＤＣＴした結果とその他の付加情報をエ
ントロピー符号化する処理（符号化処理）である。１番
目のＭＣ処理では符号化する画像（符号化画像）を１６
画素ｘ１６画素程度のマクロブロック（ＭＢ）に分割
し、各ＭＢ毎に直前に符号化した画像（参照画像）から
最も類似した部分を検出する。類似度の測定には画素毎
に画素信号の差分の絶対値和を用いる。計算した絶対値
和の最も小さいものが最も類似度が高いとし予測信号と
して用いる。この予測信号の位置を、符号化するＭＢの
位置からの相対位置によって表現したものを動きベクト
ル（ＭＣベクトル）と呼ぶ。ＭＣベクトルは後で説明す
るエントロピー符号化時に受信側へ伝送される。第２の
ＤＣＴは、先に求めた動きベクトルを用いて予測画像を
生成し、符号化画像との差分をとり、差分信号をＤＣＴ
により変換する。ＤＣＴに説明したので省略する。第３
のエントロピー符号化はＤＣＴの結果やＭＣベクトルな
どを符号化伝送するために、可変長の符号に変換する。
【００５０】上記の処理を行うための構成を示したもの
が図２４である。図２４は本発明第２の実施例で示した
図８を変形したものである。ＰＬ部３１には３つの外部
メモリ４９０−１，２，３と１つの内部メモリ４１とＦ
ＩＦＯ８３が接続される。外部メモリはそれぞれ１枚の
画像信号を保持することができ、符号化画像、参照画
像、次の符号化画像（入力画像）が保持される。これら
３種の画像は１画面の符号化終了後には異なる種類の画
像メモリとして扱われる。即ち、符号化画像用のメモリ
は符号化中に次のフレームの参照画像が書込まれ参照画
像用メモリとして利用され、参照画像用のメモリは次の
フレームでは入力画像用となり、入力画像用メモリは次
のフレームの符号化メモリとして用いられる。
が図２４である。図２４は本発明第２の実施例で示した
図８を変形したものである。ＰＬ部３１には３つの外部
メモリ４９０−１，２，３と１つの内部メモリ４１とＦ
ＩＦＯ８３が接続される。外部メモリはそれぞれ１枚の
画像信号を保持することができ、符号化画像、参照画
像、次の符号化画像（入力画像）が保持される。これら
３種の画像は１画面の符号化終了後には異なる種類の画
像メモリとして扱われる。即ち、符号化画像用のメモリ
は符号化中に次のフレームの参照画像が書込まれ参照画
像用メモリとして利用され、参照画像用のメモリは次の
フレームでは入力画像用となり、入力画像用メモリは次
のフレームの符号化メモリとして用いられる。
【００５１】一方内部メモリ４１は符号化するフレーム
の動きベクトルを保持しておく。また、ＦＩＦＯ８３は
ＤＣＴの結果を一時的に保持する。
の動きベクトルを保持しておく。また、ＦＩＦＯ８３は
ＤＣＴの結果を一時的に保持する。
【００５２】図２５、２６に符号化処理の内容を示す。
図２５はフローチャートの形で、図２６はタイムチャー
トの形で示している。ＰＬ部での符号化の処理は、１フ
レームの入力時間（例えば３３ｍｓ）を時間的に２分割
し、前半にＭＣ処理、後半にＤＣＴ処理を行う。また、
ＣＯＲＥ部では後半から次フレーム処理の前半にかけて
符号化処理を行う。
図２５はフローチャートの形で、図２６はタイムチャー
トの形で示している。ＰＬ部での符号化の処理は、１フ
レームの入力時間（例えば３３ｍｓ）を時間的に２分割
し、前半にＭＣ処理、後半にＤＣＴ処理を行う。また、
ＣＯＲＥ部では後半から次フレーム処理の前半にかけて
符号化処理を行う。
【００５３】図２５に沿って説明を行うと、まずフレー
ムの先頭でＭＣ処理の回路情報をＰＬ部に転送する。転
送終了後ＰＬ部にて動きベクトル検出を行いながら、Ｃ
ＯＲＥ部では前のフレームの符号化処理を行う。検出し
たＭＣベクトルの値は内部メモリ４１に格納して行く。
ＭＣ処理と前フレームの符号化処理が共に終了した後
に、ＤＣＴの回路情報を転送する。転送後はＤＣＴ処理
を起動すると同時に、ＤＣＴの結果を順次符号化処理し
て行く。ＤＣＴ処理では内部メモリ４１よりＭＣベクト
ル情報を読出し、ベクトルの値をもとに予測画像を生成
する。符号化画像は予測画像と差分をとられＤＣＴにて
変換される。ＰＬ部にてＤＣＴ処理がすべて終了し、次
のフレームの画像が入力画像用メモリに全て入力された
後（ＭＣ処理回路情報転送開始から３３ｍｓ後）に符号
化処理を中断して次のフレーム処理をおこなう。そし
て、次のフレームの前半にかけて、残りの符号化の処理
を行う。この様子を示したものが図２６のタイミングチ
ャートである。
ムの先頭でＭＣ処理の回路情報をＰＬ部に転送する。転
送終了後ＰＬ部にて動きベクトル検出を行いながら、Ｃ
ＯＲＥ部では前のフレームの符号化処理を行う。検出し
たＭＣベクトルの値は内部メモリ４１に格納して行く。
ＭＣ処理と前フレームの符号化処理が共に終了した後
に、ＤＣＴの回路情報を転送する。転送後はＤＣＴ処理
を起動すると同時に、ＤＣＴの結果を順次符号化処理し
て行く。ＤＣＴ処理では内部メモリ４１よりＭＣベクト
ル情報を読出し、ベクトルの値をもとに予測画像を生成
する。符号化画像は予測画像と差分をとられＤＣＴにて
変換される。ＰＬ部にてＤＣＴ処理がすべて終了し、次
のフレームの画像が入力画像用メモリに全て入力された
後（ＭＣ処理回路情報転送開始から３３ｍｓ後）に符号
化処理を中断して次のフレーム処理をおこなう。そし
て、次のフレームの前半にかけて、残りの符号化の処理
を行う。この様子を示したものが図２６のタイミングチ
ャートである。
【００５４】図２７にＭＣ処理およびＤＣＴ処理時のＰ
Ｌ部３１内部の回路構成例を示す。
Ｌ部３１内部の回路構成例を示す。
【００５５】ＭＣベクトル探索時は、以下の処理を行
う。まず、符号化するＭＢのアドレスをカウンタ５１２
にて生成する。発生したアドレスにＭＣベクトル発生回
路５１５の発生するベクトルを加算器５１３にて加算し
参照画像用のアドレスが作られる。一方アドレスカウン
タ５１１は外部より入力される次のフレームの画像信号
２０を外部メモリの所定の位置に書込むためのアドレス
を生成する。これらの３つのアドレス（符号化ＭＢ用、
参照用、入力用）はスイッチ回路５１０にて、その時点
で割り当てられている外部メモリのアドレス線２２−
１，２，３へ出力される。符号化ＭＢ用アドレスと参照
用アドレスで指し示された画素は外部データバス３３−
１，２，３のうちの２本を用いてＰＬ部へ入力され、ス
イッチ５００によって差分回路５０１へ入力される。差
分の結果は絶対値をとり、加算器５０３、レジスタ５０
４を用いて１ＭＢ分蓄積加算される。蓄積加算された結
果はレジスタ５０５に格納される。蓄積加算された結果
は同じ符号化ＭＢに対する蓄積加算値のそれまでの最小
値と、比較回路５０６にて比較される。比較の結果、新
たな蓄積加算結果が小さければ、この値をレジスタ５０
５に書込むと同時にレジスタ５１４にその時のＭＣベク
トルの値を書込む。この処理をＭＣベクトルの値を変化
させながら、１つの符号化ＭＢに対し予め定められた回
数だけ実行すると最適なＭＣベクトルがレジスタ５１４
に得ることができる。１つのＭＢに対する処理が終了し
た後にレジスタ５１４のベクトル値を内部メモリ４１に
書込む。なお、入力信号２０はスイッチ５００にて割り
当てられた外部メモリのバスへ接続され外部メモリに書
込まれる。
う。まず、符号化するＭＢのアドレスをカウンタ５１２
にて生成する。発生したアドレスにＭＣベクトル発生回
路５１５の発生するベクトルを加算器５１３にて加算し
参照画像用のアドレスが作られる。一方アドレスカウン
タ５１１は外部より入力される次のフレームの画像信号
２０を外部メモリの所定の位置に書込むためのアドレス
を生成する。これらの３つのアドレス（符号化ＭＢ用、
参照用、入力用）はスイッチ回路５１０にて、その時点
で割り当てられている外部メモリのアドレス線２２−
１，２，３へ出力される。符号化ＭＢ用アドレスと参照
用アドレスで指し示された画素は外部データバス３３−
１，２，３のうちの２本を用いてＰＬ部へ入力され、ス
イッチ５００によって差分回路５０１へ入力される。差
分の結果は絶対値をとり、加算器５０３、レジスタ５０
４を用いて１ＭＢ分蓄積加算される。蓄積加算された結
果はレジスタ５０５に格納される。蓄積加算された結果
は同じ符号化ＭＢに対する蓄積加算値のそれまでの最小
値と、比較回路５０６にて比較される。比較の結果、新
たな蓄積加算結果が小さければ、この値をレジスタ５０
５に書込むと同時にレジスタ５１４にその時のＭＣベク
トルの値を書込む。この処理をＭＣベクトルの値を変化
させながら、１つの符号化ＭＢに対し予め定められた回
数だけ実行すると最適なＭＣベクトルがレジスタ５１４
に得ることができる。１つのＭＢに対する処理が終了し
た後にレジスタ５１４のベクトル値を内部メモリ４１に
書込む。なお、入力信号２０はスイッチ５００にて割り
当てられた外部メモリのバスへ接続され外部メモリに書
込まれる。
【００５６】ＤＣＴ処理においてはＭＣ処理と同様に３
つの外部メモリに対するアドレスを生成する。ただし、
参照用のアドレスに用いるベクトル値は内部メモリ４１
に蓄えられたものを読出して用いる。符号化ＭＢ用およ
び参照用のデータは先のＭＣ処理の時と同様に差分回路
５０１にて差分が取られる。差分値はＤＣＴ回路５３１
にて変換され、量子化された後に、ＣＯＲＥ部とのイン
ターフェースであるＦＩＦＯ８３に蓄えられる。同時に
ＤＣＴの結果は逆ＤＣＴ回路５３２により逆変換され、
先の参照用データを遅延させた信号と加算器５３３にて
加算され次のフレームの参照画像が生成される。次のフ
レームの参照画像は再びスイッチ５３０を通り、符号化
画像用メモリの既に符号化の終了したＭＢの部分に書込
まれ、次のフレームの参照画像となる。
つの外部メモリに対するアドレスを生成する。ただし、
参照用のアドレスに用いるベクトル値は内部メモリ４１
に蓄えられたものを読出して用いる。符号化ＭＢ用およ
び参照用のデータは先のＭＣ処理の時と同様に差分回路
５０１にて差分が取られる。差分値はＤＣＴ回路５３１
にて変換され、量子化された後に、ＣＯＲＥ部とのイン
ターフェースであるＦＩＦＯ８３に蓄えられる。同時に
ＤＣＴの結果は逆ＤＣＴ回路５３２により逆変換され、
先の参照用データを遅延させた信号と加算器５３３にて
加算され次のフレームの参照画像が生成される。次のフ
レームの参照画像は再びスイッチ５３０を通り、符号化
画像用メモリの既に符号化の終了したＭＢの部分に書込
まれ、次のフレームの参照画像となる。
【００５７】図２７のＭＣ処理時とＤＣＴ処理時を比較
すると５２０で示したアドレス生成部分が共通になって
いる。この特徴を利用した変形例の回路構成を図２８に
示す。図２８ではＰＬ部を２つ用意し、共通であるアド
レス生成部５２０をＰＬ１に、ＭＣ処理専用あるいはＤ
ＣＴ処理専用部分をＰＬ２に割り当てている。図２８の
回路では、図２９のタイムチャートに示すようにフレー
ム毎の回路情報の転送はＰＬ２のみで済む。このため、
転送時間の短縮を図ることができたり、さらに先の不揮
発性セルをＰＬ１に割り当てることにより回路情報の容
量がＰＬ２の分のみで済み回路規模の縮小の効果もあ
る。
すると５２０で示したアドレス生成部分が共通になって
いる。この特徴を利用した変形例の回路構成を図２８に
示す。図２８ではＰＬ部を２つ用意し、共通であるアド
レス生成部５２０をＰＬ１に、ＭＣ処理専用あるいはＤ
ＣＴ処理専用部分をＰＬ２に割り当てている。図２８の
回路では、図２９のタイムチャートに示すようにフレー
ム毎の回路情報の転送はＰＬ２のみで済む。このため、
転送時間の短縮を図ることができたり、さらに先の不揮
発性セルをＰＬ１に割り当てることにより回路情報の容
量がＰＬ２の分のみで済み回路規模の縮小の効果もあ
る。
【００５８】以上、本発明の信号処理プロセッサを画像
信号処理を中心に説明したが、本発明の信号処理プロセ
ッサは、ＰＬ部の内容を適切に設定することにより、音
声信号処理に対しても最適な手段を提供することが可能
となる。
信号処理を中心に説明したが、本発明の信号処理プロセ
ッサは、ＰＬ部の内容を適切に設定することにより、音
声信号処理に対しても最適な手段を提供することが可能
となる。
【００５９】すなわち、音声認識、音声合成、音声加工
などの音声信号処理においては、高い頻度で使用される
定型処理ルーチンがいくつか存在する。このような定型
処理を行なう専用演算回路を、本発明のプロセッサ内に
用意されたＰＬ中に構成し、図２に示したアキュムレー
タと算術論理演算ユニットと補助レジスタとＲＡＭおよ
びＲＯＭとからなるＣＯＲＥ部は、処理対象となるブロ
ックデータの上記専用演算回路への転送のみを管理する
ようにすれば、ＣＯＲＥの処理の負担を軽くできると共
に、プログラミング時の定型ルーチン部分の記述を削減
できる。そして図１６に示したように、ダイレクトメモ
リアドレスコントローラ（ＤＭＡＣ）がＣＯＲＥ内のＲ
ＡＭとＰＬとの間に設けられていれば、ＣＯＲＥ内のＲ
ＡＭ上のデータや外部メモリ上のデータを、ＣＯＲＥの
動作とは独立してＰＬに設けた専用演算回路に転送する
ことができ、第１のバスをＣＯＲＥが常時使用できるた
め、さらにＣＯＲＥ動作の高速化を図ることが可能とな
る。
などの音声信号処理においては、高い頻度で使用される
定型処理ルーチンがいくつか存在する。このような定型
処理を行なう専用演算回路を、本発明のプロセッサ内に
用意されたＰＬ中に構成し、図２に示したアキュムレー
タと算術論理演算ユニットと補助レジスタとＲＡＭおよ
びＲＯＭとからなるＣＯＲＥ部は、処理対象となるブロ
ックデータの上記専用演算回路への転送のみを管理する
ようにすれば、ＣＯＲＥの処理の負担を軽くできると共
に、プログラミング時の定型ルーチン部分の記述を削減
できる。そして図１６に示したように、ダイレクトメモ
リアドレスコントローラ（ＤＭＡＣ）がＣＯＲＥ内のＲ
ＡＭとＰＬとの間に設けられていれば、ＣＯＲＥ内のＲ
ＡＭ上のデータや外部メモリ上のデータを、ＣＯＲＥの
動作とは独立してＰＬに設けた専用演算回路に転送する
ことができ、第１のバスをＣＯＲＥが常時使用できるた
め、さらにＣＯＲＥ動作の高速化を図ることが可能とな
る。
【００６０】ところで、一般に音声認識や音声加工で
は、音声データが一定の時間長を持つフレームに分割さ
れ、フレーム単位で処理されることが多い。また音声合
成や音声加工では、フレーム単位のデータに窓関数をか
けて滑らかに接続して、連続した出力音声を合成する。
図３０にはその概念を示した。このようなフレーム分割
／合成処理は、音声がプロセッサ内部あるいは外部のメ
モリへのバッファリングが行なわれると同時に、ＣＯＲ
Ｅによる管理なしに実行されることが、ＣＯＲＥの負担
低減やプログラム量の低減には望まれる。本発明のプロ
セッサにおいては、ＰＬ内に図３１に示すような回路を
構築し、その中の関数演算回路に
は、音声データが一定の時間長を持つフレームに分割さ
れ、フレーム単位で処理されることが多い。また音声合
成や音声加工では、フレーム単位のデータに窓関数をか
けて滑らかに接続して、連続した出力音声を合成する。
図３０にはその概念を示した。このようなフレーム分割
／合成処理は、音声がプロセッサ内部あるいは外部のメ
モリへのバッファリングが行なわれると同時に、ＣＯＲ
Ｅによる管理なしに実行されることが、ＣＯＲＥの負担
低減やプログラム量の低減には望まれる。本発明のプロ
セッサにおいては、ＰＬ内に図３１に示すような回路を
構築し、その中の関数演算回路に
【００６１】
【数４】
【００６２】で表されるような窓関数との積を専用に実
行する回路を構築することによって、ＣＯＲＥとは独立
してフレーム分割／合成を行なう手段を実現することが
できる。
行する回路を構築することによって、ＣＯＲＥとは独立
してフレーム分割／合成を行なう手段を実現することが
できる。
【００６３】また、音声認識や音声合成では、音声に含
まれる特徴を抽出する処理の１つとして自己相関関数が
良く用いられる。この関数は、
まれる特徴を抽出する処理の１つとして自己相関関数が
良く用いられる。この関数は、
【００６４】
【数５】
【００６５】で表されるような積和演算である。１フレ
ーム分のデータ処理にこの間数を何度も計算しなくては
ならないような場合には、この演算が実時間処理の妨げ
となる。このため音声処理向けのプロセッサにおいて
は、この演算も音声メモリへのバッファリングが行なわ
れると同時に、ＣＯＲＥとは独立に実行されることが望
まれる。本発明のプロセッサにおいては、上と同様にＰ
Ｌ内に図３１に示した回路を構成し、その中の関数演算
回路に（数５）で表されるような積和演算を専用に実行
する回路を構築することによって、ＣＯＲＥとは独立し
て自己相関関数を計算する手段を実現することができ
る。
ーム分のデータ処理にこの間数を何度も計算しなくては
ならないような場合には、この演算が実時間処理の妨げ
となる。このため音声処理向けのプロセッサにおいて
は、この演算も音声メモリへのバッファリングが行なわ
れると同時に、ＣＯＲＥとは独立に実行されることが望
まれる。本発明のプロセッサにおいては、上と同様にＰ
Ｌ内に図３１に示した回路を構成し、その中の関数演算
回路に（数５）で表されるような積和演算を専用に実行
する回路を構築することによって、ＣＯＲＥとは独立し
て自己相関関数を計算する手段を実現することができ
る。
【００６６】なお、上記説明では音声信号処理用の専用
演算としてフレーム分割／合成と自己相関演算を例にと
って説明したが、これ以外の関数について関数演算回路
を構成し、信号処理プロセッサ内で上記と同様の構成を
用いた場合でも、ＣＯＲＥの負担低減やプログラム量の
低減に関して同様の効果が得られることは明らかであ
る。
演算としてフレーム分割／合成と自己相関演算を例にと
って説明したが、これ以外の関数について関数演算回路
を構成し、信号処理プロセッサ内で上記と同様の構成を
用いた場合でも、ＣＯＲＥの負担低減やプログラム量の
低減に関して同様の効果が得られることは明らかであ
る。
【００６７】本発明の信号処理プロセッサは一般の数値
計算にも利用できる。例えばソフトウェアによる関数計
算ライブラリの中の一部の関数をＰＬ部を利用して高速
に計算することなどが可能である。こうしたソフトウェ
ア・ライブラリ（ソフトウェア・サブルーチン：Ｓ−Ｓ
ＵＢ）のハードウェア化に適した信号処理プロセッサの
構成例を図３２に示す。なお、図３２は図２０の変形例
である。
計算にも利用できる。例えばソフトウェアによる関数計
算ライブラリの中の一部の関数をＰＬ部を利用して高速
に計算することなどが可能である。こうしたソフトウェ
ア・ライブラリ（ソフトウェア・サブルーチン：Ｓ−Ｓ
ＵＢ）のハードウェア化に適した信号処理プロセッサの
構成例を図３２に示す。なお、図３２は図２０の変形例
である。
【００６８】図３２ではＰＬ部を３つ持っている。した
がって３つのサブルーチンを同時に保持することができ
る。さらに、回路構成情報管理回路６００によりＣＯＲ
Ｅ部はＰＬ部のハードウェア・サブルーチン（Ｈ−ＳＵ
Ｂ）を効率的に利用することができる。ＣＯＲＥ部１４
がＰＬ部３１のＨ−ＳＵＢを利用するときは、そのＨ−
ＳＵＢを識別する番号を回路構成情報管理回路６００に
通知する。回路構成情報管理回路６００はＰＬ部のいず
れかに該当する回路が転送されていれば、そのＰＬの識
別番号をＣＯＲＥ部に返送する。回路情報が転送されて
いなければ、まず、転送先のＰＬを予め定められた方法
によって決定し、回路構成情報転送制御回路３３０に該
当する回路情報を先のＰＬに転送するように命令を行
う。回路情報転送終了後は転送されたＰＬの識別番号を
ＣＯＲＥ部に返送する。ＣＯＲＥ部では回路情報管理回
路より返送されたＰＬ識別番号をもとに該当するＰＬを
起動し、演算を実行する。なお、図３２ではＰＬの入出
力部にＦＩＦＯ８２、８３を設置することにより、Ｈ−
ＳＵＢへの引き数や演算結果の受け渡しを効率よく行う
ことができる。また、選択回路６０１、６０２を先のＦ
ＩＦＯとＰＬの間に設置することによりＦＩＦＯの個数
を入出力それぞれ１個にすることができ信号処理プロセ
ッサ全体の小型化が図れる。
がって３つのサブルーチンを同時に保持することができ
る。さらに、回路構成情報管理回路６００によりＣＯＲ
Ｅ部はＰＬ部のハードウェア・サブルーチン（Ｈ−ＳＵ
Ｂ）を効率的に利用することができる。ＣＯＲＥ部１４
がＰＬ部３１のＨ−ＳＵＢを利用するときは、そのＨ−
ＳＵＢを識別する番号を回路構成情報管理回路６００に
通知する。回路構成情報管理回路６００はＰＬ部のいず
れかに該当する回路が転送されていれば、そのＰＬの識
別番号をＣＯＲＥ部に返送する。回路情報が転送されて
いなければ、まず、転送先のＰＬを予め定められた方法
によって決定し、回路構成情報転送制御回路３３０に該
当する回路情報を先のＰＬに転送するように命令を行
う。回路情報転送終了後は転送されたＰＬの識別番号を
ＣＯＲＥ部に返送する。ＣＯＲＥ部では回路情報管理回
路より返送されたＰＬ識別番号をもとに該当するＰＬを
起動し、演算を実行する。なお、図３２ではＰＬの入出
力部にＦＩＦＯ８２、８３を設置することにより、Ｈ−
ＳＵＢへの引き数や演算結果の受け渡しを効率よく行う
ことができる。また、選択回路６０１、６０２を先のＦ
ＩＦＯとＰＬの間に設置することによりＦＩＦＯの個数
を入出力それぞれ１個にすることができ信号処理プロセ
ッサ全体の小型化が図れる。
【００６９】図３３に回路構成情報管理回路６００の構
成例を示す。回路構成情報管理回路６００は主に、各Ｐ
ＬにどのＨ−ＳＵＢが転送されているかを示す識別番号
ファイル６１０と制御を行う簡単なＣＰＵ６１１からな
る。ＣＯＲＥ部より入力されたＨ−ＳＵＢの識別番号は
レジスタ６１２に格納される。ＣＰＵはＣＯＲＥ部より
の入力があると、図３４のフローチャートに従った処理
を行う。
成例を示す。回路構成情報管理回路６００は主に、各Ｐ
ＬにどのＨ−ＳＵＢが転送されているかを示す識別番号
ファイル６１０と制御を行う簡単なＣＰＵ６１１からな
る。ＣＯＲＥ部より入力されたＨ−ＳＵＢの識別番号は
レジスタ６１２に格納される。ＣＰＵはＣＯＲＥ部より
の入力があると、図３４のフローチャートに従った処理
を行う。
【００７０】まず、入力されたＨ−ＳＵＢ識別番号が存
在するか否かを検査する。存在すれば、識別番号ファイ
ル６１０内のの各識別番号と比較する。存在しない場
合、すなわち回路構成情報を格納するＲＯＭ３３３に該
当するＨ−ＳＵＢがないときにはエラーとして、エラー
を示す識別番号をＣＯＲＥ部に返送する。識別番号ファ
イル６１０はＰＬの個数と同じ個数のレジスタにより構
成されており、Ｎ番目のレジスタにはＮ番目のＰＬに転
送されているＨ−ＳＵＢの識別番号が格納されている。
なお、信号処理プロセッサの処理開始と同時に、識別番
号ファイルには未転送状態を示す識別番号が格納され、
回路情報が転送されていない状態を示す。ＣＯＲＥ部よ
り入力された識別番号と一致する識別番号が識別番号フ
ァイルに格納されていれば、それに対応するＰＬの識別
番号をレジスタ６１３に書き込みＣＯＲＥ部に返送す
る。一致する識別番号がなければ、転送する先のＰＬを
決定し、回路構成情報転送制御回路３３０に該当する回
路情報を指定したＰＬに転送するように命令を行う。転
送終了後は転送されたＰＬの識別番号をＣＯＲＥ部に返
送する。同時に識別番号ファイル６１０の該当するレジ
スタにＨ−ＳＵＢの識別番号を書込む。
在するか否かを検査する。存在すれば、識別番号ファイ
ル６１０内のの各識別番号と比較する。存在しない場
合、すなわち回路構成情報を格納するＲＯＭ３３３に該
当するＨ−ＳＵＢがないときにはエラーとして、エラー
を示す識別番号をＣＯＲＥ部に返送する。識別番号ファ
イル６１０はＰＬの個数と同じ個数のレジスタにより構
成されており、Ｎ番目のレジスタにはＮ番目のＰＬに転
送されているＨ−ＳＵＢの識別番号が格納されている。
なお、信号処理プロセッサの処理開始と同時に、識別番
号ファイルには未転送状態を示す識別番号が格納され、
回路情報が転送されていない状態を示す。ＣＯＲＥ部よ
り入力された識別番号と一致する識別番号が識別番号フ
ァイルに格納されていれば、それに対応するＰＬの識別
番号をレジスタ６１３に書き込みＣＯＲＥ部に返送す
る。一致する識別番号がなければ、転送する先のＰＬを
決定し、回路構成情報転送制御回路３３０に該当する回
路情報を指定したＰＬに転送するように命令を行う。転
送終了後は転送されたＰＬの識別番号をＣＯＲＥ部に返
送する。同時に識別番号ファイル６１０の該当するレジ
スタにＨ−ＳＵＢの識別番号を書込む。
【００７１】転送先のＰＬの決定は、例えば、いちばん
アクセス頻度の少ないＨ−ＳＵＢを格納しているＰＬを
選択したり、最終アクセスの時刻が最も古いＰＬを選択
することにより回路転送回数を少なくできる。予めＣＯ
ＲＥ部より恒常的に使用するＨ−ＳＵＢ指定することに
より、先の選択候補から恒常的に使用するＨ−ＳＵＢの
格納されているＰＬを除外することも可能である。ま
た、例えば図３２ではＰＬ３１−３にもに内部メモリ４
１が接続されている。あるいは、各ＰＬの回路容量が異
なる場合も考えられる。このように、仕様の異なるＰＬ
が数種類存在する時には、Ｈ−ＳＵＢの内容によって使
用できるＰＬが限定される。ＣＰＵ６１１はこのような
Ｈ−ＳＵＢの必要とする回路構成をも管理する機能を有
する。
アクセス頻度の少ないＨ−ＳＵＢを格納しているＰＬを
選択したり、最終アクセスの時刻が最も古いＰＬを選択
することにより回路転送回数を少なくできる。予めＣＯ
ＲＥ部より恒常的に使用するＨ−ＳＵＢ指定することに
より、先の選択候補から恒常的に使用するＨ−ＳＵＢの
格納されているＰＬを除外することも可能である。ま
た、例えば図３２ではＰＬ３１−３にもに内部メモリ４
１が接続されている。あるいは、各ＰＬの回路容量が異
なる場合も考えられる。このように、仕様の異なるＰＬ
が数種類存在する時には、Ｈ−ＳＵＢの内容によって使
用できるＰＬが限定される。ＣＰＵ６１１はこのような
Ｈ−ＳＵＢの必要とする回路構成をも管理する機能を有
する。
【００７２】回路構成情報を格納するＲＯＭ３３３に該
当するＨ−ＳＵＢがないときにはエラーとして、エラー
を示す識別番号をＣＯＲＥ部に返送する。
当するＨ−ＳＵＢがないときにはエラーとして、エラー
を示す識別番号をＣＯＲＥ部に返送する。
【００７３】図３３では回路構成情報管理回路の制御を
ＣＰＵを用いて行うことを前提として説明を行ったが、
これらの処理すなわち図３４に示した処理をランダムロ
ジックで構成する場合も本発明に包含されることは明白
である。また、回路構成情報管理回路をＰＬによって実
現することもできる。あるいは、ＣＯＲＥ部の処理能力
が高い場合には回路情報管理回路６００の処理をＣＯＲ
Ｅ部にて実行することも可能である。
ＣＰＵを用いて行うことを前提として説明を行ったが、
これらの処理すなわち図３４に示した処理をランダムロ
ジックで構成する場合も本発明に包含されることは明白
である。また、回路構成情報管理回路をＰＬによって実
現することもできる。あるいは、ＣＯＲＥ部の処理能力
が高い場合には回路情報管理回路６００の処理をＣＯＲ
Ｅ部にて実行することも可能である。
【００７４】先の図３２においては選択回路６０１、６
０２の選択信号６０５，６０６はＣＯＲＥ部が行うとし
ていたが、選択信号を回路構成情報管理回路がレジスタ
６１３に格納されている、選択されたＰＬの識別番号を
もとに出力しても構わない。また、ＣＯＲＥ部が予め引
き数をＦＩＦＯ８２に格納した後に、回路構成情報管理
回路を呼び出すことにより回路構成情報管理回路が選択
されたＰＬの起動まで行うことができる。この場合には
ＣＯＲＥ部へＰＬの識別番号を返送する必要はなくな
る。
０２の選択信号６０５，６０６はＣＯＲＥ部が行うとし
ていたが、選択信号を回路構成情報管理回路がレジスタ
６１３に格納されている、選択されたＰＬの識別番号を
もとに出力しても構わない。また、ＣＯＲＥ部が予め引
き数をＦＩＦＯ８２に格納した後に、回路構成情報管理
回路を呼び出すことにより回路構成情報管理回路が選択
されたＰＬの起動まで行うことができる。この場合には
ＣＯＲＥ部へＰＬの識別番号を返送する必要はなくな
る。
【００７５】図３５は図３３の変形例であり、回路情報
管理回路６００にＳ−ＳＵＢを実行する機能を持たせて
いる。回路情報管理回路６００にＳ−ＳＵＢを実行する
機能を持たせることにより、ＣＯＲＥ部はＳ−ＳＵＢ，
Ｈ−ＳＵＢの区別無しに統一的に回路情報管理回路を利
用することができる。すなわちＳ−ＳＵＢかＨ−ＳＵＢ
かの判断をＣＯＲＥ部で行わずに、回路情報管理回路が
行う。回路情報管理回路は指定されたＨ−ＳＵＢの回路
情報がＲＯＭ３３３にないときは、ＤＳＰ６２０のソフ
トウェアによって演算を実行し結果をＣＯＲＥ部に返送
する。ソフトウェアによる演算はＣＰＵ６１４で行って
も構わない。このようなＳ−ＳＵＢを実行する機能を有
する回路情報管理回路も本発明に包含される。
管理回路６００にＳ−ＳＵＢを実行する機能を持たせて
いる。回路情報管理回路６００にＳ−ＳＵＢを実行する
機能を持たせることにより、ＣＯＲＥ部はＳ−ＳＵＢ，
Ｈ−ＳＵＢの区別無しに統一的に回路情報管理回路を利
用することができる。すなわちＳ−ＳＵＢかＨ−ＳＵＢ
かの判断をＣＯＲＥ部で行わずに、回路情報管理回路が
行う。回路情報管理回路は指定されたＨ−ＳＵＢの回路
情報がＲＯＭ３３３にないときは、ＤＳＰ６２０のソフ
トウェアによって演算を実行し結果をＣＯＲＥ部に返送
する。ソフトウェアによる演算はＣＰＵ６１４で行って
も構わない。このようなＳ−ＳＵＢを実行する機能を有
する回路情報管理回路も本発明に包含される。
【００７６】図３６は図３２で示した信号処理プロセッ
サのプログラム開発の手順を示した例である。ユーザー
はＣＯＲＥ部１４のソフトウェアおよびＰＬ部３１の回
路構成情報の記述をおこなう。ＣＯＲＥ部のソフトウェ
アはアセンブラ言語あるいはＦＯＲＴＲＡＮ，ＰＡＳＣ
ＡＬ，Ｃなどの高級言語などで記述しコンパイルされオ
ブジェクト・コードになる。一方、回路情報はハードウ
ェア記述言語などで記述しコンパイルされる。ユーザー
はＣＯＲＥ部のソフトウェアあるいはＰＬ部の回路構成
情報の記述の中で、既存のソフトウェア・ライブラリあ
るいは回路構成情報ライブラリを利用することができ
る。ユーザーの作成したオブジェクト・コード、回路構
成情報とユーザが指定したソフトウェア・ライブラリ、
回路情報ライブラリの情報は実行ファイルとしてまとめ
られ、プロセッサ外部のＲＯＭ等に格納される。図３７
に実行ファイルの構成の例を示す。実行ファイルはソフ
トウェアのオブジェクト・コードと回路構成情報の２つ
のファイルに分けても、さらに回路構成情報を個々の回
路（図３７ではｎ個の回路）に分けても構わない。プロ
セッサはオブジェクト・コードの内容に従い処理を行
い、オブジェクト・コードの指定したタイミングで必要
な回路構成情報をＰＬ部に転送する。
サのプログラム開発の手順を示した例である。ユーザー
はＣＯＲＥ部１４のソフトウェアおよびＰＬ部３１の回
路構成情報の記述をおこなう。ＣＯＲＥ部のソフトウェ
アはアセンブラ言語あるいはＦＯＲＴＲＡＮ，ＰＡＳＣ
ＡＬ，Ｃなどの高級言語などで記述しコンパイルされオ
ブジェクト・コードになる。一方、回路情報はハードウ
ェア記述言語などで記述しコンパイルされる。ユーザー
はＣＯＲＥ部のソフトウェアあるいはＰＬ部の回路構成
情報の記述の中で、既存のソフトウェア・ライブラリあ
るいは回路構成情報ライブラリを利用することができ
る。ユーザーの作成したオブジェクト・コード、回路構
成情報とユーザが指定したソフトウェア・ライブラリ、
回路情報ライブラリの情報は実行ファイルとしてまとめ
られ、プロセッサ外部のＲＯＭ等に格納される。図３７
に実行ファイルの構成の例を示す。実行ファイルはソフ
トウェアのオブジェクト・コードと回路構成情報の２つ
のファイルに分けても、さらに回路構成情報を個々の回
路（図３７ではｎ個の回路）に分けても構わない。プロ
セッサはオブジェクト・コードの内容に従い処理を行
い、オブジェクト・コードの指定したタイミングで必要
な回路構成情報をＰＬ部に転送する。
【００７７】図３８は本発明のプロセッサを用いた信号
処理装置の構成例である。プロセッサ３０が本発明の部
分である。信号処理装置にはプロセッサのオブジェクト
・コードや回路構成情報などを格納するＲＯＭ７０１、
信号処理のデータや中間結果やプログラム実行時の制御
情報等を格納するＲＡＭ７０２、記憶装置７０７および
記憶装置の制御インターフェース７０４、入力装置７０
８および入力装置の制御インターフェース７０５、出力
装置７０９および出力装置の制御インターフェース７０
６と、これらを接続するバス７００によって構成され
る。ＲＯＭ７０１、ＲＡＭ７０２、制御インターフェー
ス回路７０４，７０５，７０６の一部あるいは全部はプ
ロセッサ３０のチップ内部に組み込まれる場合も本発明
に包含される。
処理装置の構成例である。プロセッサ３０が本発明の部
分である。信号処理装置にはプロセッサのオブジェクト
・コードや回路構成情報などを格納するＲＯＭ７０１、
信号処理のデータや中間結果やプログラム実行時の制御
情報等を格納するＲＡＭ７０２、記憶装置７０７および
記憶装置の制御インターフェース７０４、入力装置７０
８および入力装置の制御インターフェース７０５、出力
装置７０９および出力装置の制御インターフェース７０
６と、これらを接続するバス７００によって構成され
る。ＲＯＭ７０１、ＲＡＭ７０２、制御インターフェー
ス回路７０４，７０５，７０６の一部あるいは全部はプ
ロセッサ３０のチップ内部に組み込まれる場合も本発明
に包含される。
【００７８】以上の全ての実施例においてＣＯＲＥ部１
４とＰＬ部３１が同一チップ上にない信号処理装置も本
発明に包含される。
４とＰＬ部３１が同一チップ上にない信号処理装置も本
発明に包含される。
【００７９】以上の全ての実施例においてＣＯＲＥ部１
４の代わりに、ＣＰＵあるいはＣＰＵコアあるいは１チ
ップマイクロコンピュータ、１チップマイクロコンピュ
ータコア等を用いた場合も本発明に包含される。
４の代わりに、ＣＰＵあるいはＣＰＵコアあるいは１チ
ップマイクロコンピュータ、１チップマイクロコンピュ
ータコア等を用いた場合も本発明に包含される。
【００８０】図３９は信号処理ＣＯＲＥ部１４の代わり
にＣＰＵ８０１を利用したＣＰＵの例である。２つの内
部バス１８、８０３を持つ。バス１８はＣＰＵ８０１と
回路情報転送転送制御回路３３０の間の制御信号の転送
や、ＣＰＵ８０１とＰＬ部３１の間のデータ、制御信号
の転送に用いられる。バス８０３はＲＯＭ３３３からＰ
Ｌ３１への回路構成情報の転送、ＰＬ部３１と内部メモ
リ４１のデータの転送、信号線３３を用いた外部とＰＬ
部とのデータの転送などに用いられる。
にＣＰＵ８０１を利用したＣＰＵの例である。２つの内
部バス１８、８０３を持つ。バス１８はＣＰＵ８０１と
回路情報転送転送制御回路３３０の間の制御信号の転送
や、ＣＰＵ８０１とＰＬ部３１の間のデータ、制御信号
の転送に用いられる。バス８０３はＲＯＭ３３３からＰ
Ｌ３１への回路構成情報の転送、ＰＬ部３１と内部メモ
リ４１のデータの転送、信号線３３を用いた外部とＰＬ
部とのデータの転送などに用いられる。
【００８１】図４０は図３９の変形例である。バス１８
とバス８０３を接続することによりＲＯＭ３３３をおよ
びメモリ４１をＣＰＵの内部ＲＯＭあるいは内部メモリ
として利用ができる。図４０ではＲＯＭ３３３をＣＰＵ
チップの内部に取り込んだ例を示している。ＲＯＭ３３
３はＣＰＵのオブジェクト・コードを格納するＲＯＭを
兼ねている。
とバス８０３を接続することによりＲＯＭ３３３をおよ
びメモリ４１をＣＰＵの内部ＲＯＭあるいは内部メモリ
として利用ができる。図４０ではＲＯＭ３３３をＣＰＵ
チップの内部に取り込んだ例を示している。ＲＯＭ３３
３はＣＰＵのオブジェクト・コードを格納するＲＯＭを
兼ねている。
【００８２】先の図３９においてバス１８とバス８０３
はスイッチによって接続あるいは切断状態を選択できる
ようにしても構わない。
はスイッチによって接続あるいは切断状態を選択できる
ようにしても構わない。
【００８３】なお、図３９、図４０においてＣＰＵ８０
１をＣＯＲＥ部１４に置き換えた回路も本発明に包含さ
れることは明白である。
１をＣＯＲＥ部１４に置き換えた回路も本発明に包含さ
れることは明白である。
【００８４】
【発明の効果】高速性を必要とする処理はプログラマブ
ル・ロジック部にて実行するため、信号処理プロセッサ
の汎用性を失うことなく、また、回路規模も増加させず
に複数の異なった高速信号処理を同一のプロセッサで実
行することができる。
ル・ロジック部にて実行するため、信号処理プロセッサ
の汎用性を失うことなく、また、回路規模も増加させず
に複数の異なった高速信号処理を同一のプロセッサで実
行することができる。
【００８５】
【図１】従来の信号処理プロセッサの説明図である。
【図２】従来の信号処理プロセッサの基本信号処理部の
説明図である。
説明図である。
【図３】本発明を用いた信号処理プロセッサの実施例で
ある。
ある。
【図４】図３の実施例におけるプログラマブル・ロジッ
ク部の詳細図である。
ク部の詳細図である。
【図５】図４における演算セル部分の詳細図である。
【図６】図４におけるバス・スイッチの詳細図である。
【図７】図３から図６に示す実施例の動作を示すタイム
チャートである。
チャートである。
【図８】本発明を用いた図２の実施例である。
【図９】本発明を用いた第３の実施例である。
【図１０】本発明を用いた第４の実施例である。
【図１１】本発明を用いた第５の実施例である。
【図１２】本発明を用いた第６の実施例である。
【図１３】本発明を用いた第７の実施例である。
【図１４】図４のプログラマブル・ロジック部の変形例
である。
である。
【図１５】図１４のブロック図のレイアウト例である。
【図１６】図３の信号処理プロセッサの変形例である。
【図１７】図５の演算セルの変形例である。
【図１８】不揮発性の演算セルの例である。
【図１９】不揮発性セルを用いたレイアウト例である。
【図２０】図５の変形例である。
【図２１】図１６の変形例である。
【図２２】本信号処理プロセッサを用いた処理の例を示
すフローチャートである。
すフローチャートである。
【図２３】本信号処理プロセッサを用いた処理の例を示
すタイミングチャートである。
すタイミングチャートである。
【図２４】本信号処理プロセッサを動画像符号化に適用
したときの構成例である。
したときの構成例である。
【図２５】図２４の符号化処理のフローチャートであ
る。
る。
【図２６】図２４の符号化処理のタイミングチャートで
ある。
ある。
【図２７】図２４の符号化処理のプログラマブル・ロジ
ック部の回路構成例である。
ック部の回路構成例である。
【図２８】図２４の変形例である。
【図２９】図２８の符号化処理のタイミングチャートで
ある。
ある。
【図３０】フレーム処理を用いた音声処理の説明図であ
る。
る。
【図３１】図３０の処理のプログラマブル・ロジック部
の構成例である。
の構成例である。
【図３２】図２０の変形例である。
【図３３】図３２の回路情報管理回路の詳細図である。
【図３４】図３３のＣＰＵの動作フローチャートであ
る。
る。
【図３５】図３３の変形例である。
【図３６】本信号処理プロセッサのプログラム開発の手
順を示した例である。
順を示した例である。
【図３７】図３６の実行ファイルの構成例である。
【図３８】本信号処理プロセッサを用いた信号処理装置
の構成例である。
の構成例である。
【図３９】本発明を用いたＣＰＵの例である。
【図４０】図３９の変形例である。
１４．基本信号処理部、１５．ＤＣＴ回路、１６．フィ
ルタ回路、１８．バス、３１．プログラマブル・ロジッ
ク部、４１．ローカル・メモリ、６１．選択回路、８
１．バッファメモリ、２０６．ＡＬＵ、３０３．演算セ
ル、３０４．バス・スイッチ、３００．出力回路、３５
０．論理演算回路、３５１．フリップ・フロップ、３６
０．スイッチ、３３０．回路構成情報転送制御回路、３
８０．積算器。
ルタ回路、１８．バス、３１．プログラマブル・ロジッ
ク部、４１．ローカル・メモリ、６１．選択回路、８
１．バッファメモリ、２０６．ＡＬＵ、３０３．演算セ
ル、３０４．バス・スイッチ、３００．出力回路、３５
０．論理演算回路、３５１．フリップ・フロップ、３６
０．スイッチ、３３０．回路構成情報転送制御回路、３
８０．積算器。
Claims (6)
- 【請求項１】入力信号に対して複数種の処理をおこなう
ための信号処理プロセッサにおいて、外部より回路構成
を設定可能なプログラマブル・ロジック部と、アキュム
レータ、算術論理演算ユニット、補助レジスタからなる
基本信号処理部であって、外部メモリより回路構成情報
を取り込み上記プログラマブル・ロジック部へ転送する
制御手段を備えた基本信号処理部とと、上記プログラマ
ブル・ロジック部と基本信号処理部とを接続するバスと
から構成され、処理対象となる入力信号に複数種の処理
をして出力する場合に、該基本信号処理部が、複数種の
処理に対応するプログラマブル・ロジック部に関する複
数種の回路構成情報を該プログラマブル・ロジック部が
各処理を開始する毎に逐次上記外部メモリから読み出
し、上記プログラマブル・ロジック部へ転送することを
特徴とする信号処理プロセッサ。 - 【請求項２】アキュムレータ、算術論理演算ユニット、
補助レジスタからなる信号処理プロセッサにおいて、外
部より回路構成を設定可能な複数個のプログラマブル・
ロジック部、前記プログラマブル・ロジック部と信号処
理プロセッサ部を接続するバス、前記プログラマブル・
ロジック部のうち選択したプログラマブル・ロジック部
へ信号処理プロセッサ外部より直接データを取り込む手
段を備えることを特徴とする信号処理プロセッサ。 - 【請求項３】請求項１ないし請求項２に記載された信号
処理プロセッサにおいて、プログラマブル・ロジック部
に直接接続されるメモリを備えることを特徴とする信号
処理プロセッサ。 - 【請求項４】請求項１ないし請求項２に記載された信号
処理プロセッサにおいて、プログラマブル・ロジック部
に直接入出力される信号ピンとプログラマブル・ロジッ
ク部の間にバッファメモリを備えることを特徴とする信
号処理プロセッサ。 - 【請求項５】請求項１ないし請求項２に記載された信号
処理プロセッサにおいて、プログラマブル・ロジック部
への回路構成情報を外部より読み出すためのアドレスを
生成する手段を備えることを特徴とする信号処理プロセ
ッサ。 - 【請求項６】請求項１ないし請求項２に記載された信号
処理プロセッサにおいて、外部より回路構成を設定する
ことが不可能な信号処理部、前記信号処理部とプログラ
マブル・ロジックを直接接続する信号線を備えることを
特徴とする信号処理プロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5179594A JPH0736858A (ja) | 1993-07-21 | 1993-07-21 | 信号処理プロセッサ |
| US08/272,749 US5537601A (en) | 1993-07-21 | 1994-07-11 | Programmable digital signal processor for performing a plurality of signal processings |
| EP94110923A EP0637173A3 (en) | 1993-07-21 | 1994-07-13 | Digital signal processing device. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5179594A JPH0736858A (ja) | 1993-07-21 | 1993-07-21 | 信号処理プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0736858A true JPH0736858A (ja) | 1995-02-07 |
Family
ID=16068465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5179594A Pending JPH0736858A (ja) | 1993-07-21 | 1993-07-21 | 信号処理プロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5537601A (ja) |
| EP (1) | EP0637173A3 (ja) |
| JP (1) | JPH0736858A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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