JPH0738064A - モノリシック集積化電力出力終段回路 - Google Patents
モノリシック集積化電力出力終段回路Info
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- JPH0738064A JPH0738064A JP6143556A JP14355694A JPH0738064A JP H0738064 A JPH0738064 A JP H0738064A JP 6143556 A JP6143556 A JP 6143556A JP 14355694 A JP14355694 A JP 14355694A JP H0738064 A JPH0738064 A JP H0738064A
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- H03K17/30—Modifications for providing a predetermined threshold before switching
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- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02P—IGNITION, OTHER THAN COMPRESSION IGNITION, FOR INTERNAL-COMBUSTION ENGINES; TESTING OF IGNITION TIMING IN COMPRESSION-IGNITION ENGINES
- F02P3/00—Other installations
- F02P3/02—Other installations having inductive energy storage, e.g. arrangements of induction coils
- F02P3/04—Layout of circuits
- F02P3/05—Layout of circuits for control of the magnitude of the current in the ignition coil
- F02P3/051—Opening or closing the primary coil circuit with semiconductor devices
- F02P3/053—Opening or closing the primary coil circuit with semiconductor devices using digital techniques
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- F02P3/055—Layout of circuits with protective means to prevent damage to the circuit, e.g. semiconductor devices or the ignition coil
- F02P3/0552—Opening or closing the primary coil circuit with semiconductor devices
- F02P3/0554—Opening or closing the primary coil circuit with semiconductor devices using digital techniques
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/617—Combinations of vertical BJTs and only diodes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/80—Arrangements for protection of devices protecting against overcurrent or overload, e.g. fuses or shunts
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 通常動作中の最大電位を制限すると共に誤動
作を防止し、障害電流により出力トランジスタの阻止状
態を維持できないという不都合を防止することが本発明
の目的である。 【構成】 所定の負荷電流ー限界値へ到達の際、出力ト
ランジスタを切り換えるように構成された切換ロジック
を有し、上記出力トランジスタは絶縁されたπウエル内
に集積化構成されているモノリシック集積化電力出力終
段回路において、上記出力トランジスタ（１３）のπウ
エルが別個のπウエルとして構成されており、該別個の
πウエルには更にアース端子を当該πウエルのπ領域と
接続するダイオード（１４）が設けられている。
作を防止し、障害電流により出力トランジスタの阻止状
態を維持できないという不都合を防止することが本発明
の目的である。 【構成】 所定の負荷電流ー限界値へ到達の際、出力ト
ランジスタを切り換えるように構成された切換ロジック
を有し、上記出力トランジスタは絶縁されたπウエル内
に集積化構成されているモノリシック集積化電力出力終
段回路において、上記出力トランジスタ（１３）のπウ
エルが別個のπウエルとして構成されており、該別個の
πウエルには更にアース端子を当該πウエルのπ領域と
接続するダイオード（１４）が設けられている。
Description
【０００１】
【産業上の利用分野】本発明は請求項１の上位概念によ
るモノリシック集積化電力出力終段回路に関する。
るモノリシック集積化電力出力終段回路に関する。
【０００２】
【従来の技術】負荷電流限界値検出のための集積化ロジ
ック付のその種電力出力終段回路は種々公知であり、例
えば車両用の電子的点火制御装置において閉成角制御の
ために使用される。負荷に対する他種の電流制御手法が
次のような電力出力終段回路により実現可能であり、即
ち、調整される負荷電流ー限界値への到達が出力トラン
ジスタのスイッチング状態により指示される電力終段回
路で実現可能である。その際当該出力トランジスタを絶
縁されたπウエル内に配置することも公知である。上記
配置構成単独で又は接続抵抗と組み合わせた当該配置構
成によっても出力トランジスタの確実な機能が確保され
得ない、それというのは制限された反転電流のもとで最
大可能の障害電流が生じ得、該障害電流によっては出力
トランジスタの阻止状態の維持がもはや確保され得ない
からである。
ック付のその種電力出力終段回路は種々公知であり、例
えば車両用の電子的点火制御装置において閉成角制御の
ために使用される。負荷に対する他種の電流制御手法が
次のような電力出力終段回路により実現可能であり、即
ち、調整される負荷電流ー限界値への到達が出力トラン
ジスタのスイッチング状態により指示される電力終段回
路で実現可能である。その際当該出力トランジスタを絶
縁されたπウエル内に配置することも公知である。上記
配置構成単独で又は接続抵抗と組み合わせた当該配置構
成によっても出力トランジスタの確実な機能が確保され
得ない、それというのは制限された反転電流のもとで最
大可能の障害電流が生じ得、該障害電流によっては出力
トランジスタの阻止状態の維持がもはや確保され得ない
からである。
【０００３】
【発明の目的】本発明の目的ないし課題とするところ
は、通常動作中の最大電位を制限すると共に誤動作を防
止し、障害電流により出力トランジスタの阻止状態を維
持できないという不都合を防止することにある。
は、通常動作中の最大電位を制限すると共に誤動作を防
止し、障害電流により出力トランジスタの阻止状態を維
持できないという不都合を防止することにある。
【０００４】
【発明の構成】上記課題は請求項の特徴的構成要件によ
り解決される。
り解決される。
【０００５】本発明の請求項１の特徴的構成要件により
得られる利点とするところは当該ダイオードにより最大
電位がＯＶ（アース）を越える順方向電圧に制限され、
それにより、誤動作ないし通常動作中の遮断が阻止され
る。変位電流は主コレクタの電圧上昇の際容量性結合に
より低オームにアースへ導出される。
得られる利点とするところは当該ダイオードにより最大
電位がＯＶ（アース）を越える順方向電圧に制限され、
それにより、誤動作ないし通常動作中の遮断が阻止され
る。変位電流は主コレクタの電圧上昇の際容量性結合に
より低オームにアースへ導出される。
【０００６】引用請求項に示されている手段によっては
請求項１に示されている電力出力終段（回路）の有利な
発展形態及び改良が可能である。
請求項１に示されている電力出力終段（回路）の有利な
発展形態及び改良が可能である。
【０００７】出力トランジスタのエミッタは有利にアー
スにおかれ、それのコレクタはロジック出力側に接続さ
れ、該出力側にて負荷電流ー限界値への到達が信号変化
により指示される。
スにおかれ、それのコレクタはロジック出力側に接続さ
れ、該出力側にて負荷電流ー限界値への到達が信号変化
により指示される。
【０００８】終段トランジスタの主コレクタの反転動作
中、出力トランジスタのπウエルのπｎ~接合部の阻止
のため有利には当該πウエルの電位を低下させる付加ト
ランジスタが、当該のウエルと主コレクタとの間に接続
されている。即ち誘導負荷（例えば点火コイルないし点
火トランス変成器）での作動の際、コレクタ電圧がＯＶ
以下に低下すると（その結果終段トランジスタの反転動
作が生じると）ロジック出力（側）がその阻止された状
態を維持しない危険が存在する。主コレクタのそのよう
な反転動作の際電流は終段トランジスタの切り換え区間
を橋絡する反転ダイオードを介して流れ、主コレクタに
おける電位をほぼ−１．１Ｖ以下へ低下させる（反転電
流−Ｉｃに応じて）。それによりｐｎ接合部ないしπｎ
~接合部はもはや確実には阻止されず、ロジック出力側
にて信号反転により誤動作をトリガする。殊にｎ~πυ
トランジスタとして構成された付加トランジスタの挿入
接続により、当該の信号反転の際通常電位的にフローテ
ィングする（浮遊的な）πウエルがほぼ−０．９Ｖの電
位へ追従制御され、要するに主コレクタよりわずかによ
り正の電位へ追従制御され得る。それにより出力トラン
ジスタのπウエルのｐｎ接合部（πｎ~接合部）が確実
に阻止され、主コレクタの反転動作における誤動作が確
実に阻止される。上記の付加トランジスタはバイポーラ
電力半導体プロセスの場合わずかな所要面積で集積化さ
れ得る。その際当該動作機能はパラメータ変動に大して
影響を受けなくなる。本発明による手法は複数のロジッ
ク出力側へも無造作に転用し得る。
中、出力トランジスタのπウエルのπｎ~接合部の阻止
のため有利には当該πウエルの電位を低下させる付加ト
ランジスタが、当該のウエルと主コレクタとの間に接続
されている。即ち誘導負荷（例えば点火コイルないし点
火トランス変成器）での作動の際、コレクタ電圧がＯＶ
以下に低下すると（その結果終段トランジスタの反転動
作が生じると）ロジック出力（側）がその阻止された状
態を維持しない危険が存在する。主コレクタのそのよう
な反転動作の際電流は終段トランジスタの切り換え区間
を橋絡する反転ダイオードを介して流れ、主コレクタに
おける電位をほぼ−１．１Ｖ以下へ低下させる（反転電
流−Ｉｃに応じて）。それによりｐｎ接合部ないしπｎ
~接合部はもはや確実には阻止されず、ロジック出力側
にて信号反転により誤動作をトリガする。殊にｎ~πυ
トランジスタとして構成された付加トランジスタの挿入
接続により、当該の信号反転の際通常電位的にフローテ
ィングする（浮遊的な）πウエルがほぼ−０．９Ｖの電
位へ追従制御され、要するに主コレクタよりわずかによ
り正の電位へ追従制御され得る。それにより出力トラン
ジスタのπウエルのｐｎ接合部（πｎ~接合部）が確実
に阻止され、主コレクタの反転動作における誤動作が確
実に阻止される。上記の付加トランジスタはバイポーラ
電力半導体プロセスの場合わずかな所要面積で集積化さ
れ得る。その際当該動作機能はパラメータ変動に大して
影響を受けなくなる。本発明による手法は複数のロジッ
ク出力側へも無造作に転用し得る。
【０００９】当該の付加的トランジスタは有利に別個の
πウエル内に配置されている。その際上記付加トランジ
スタのベースは抵抗を介してアースと接続され、コレク
タは出力トランジスタのπウエルと接続され、それのエ
ミッタは主コレクタと接続されている。その際抵抗は殊
に付加トランジスタのπ領域により形成され得る。出力
トランジスタの有利な構成によればそれのエミッタはｎ
+領域として、それのベースはｎ+領域を包囲するｐ領域
としてそれのコレクタはｐ領域を包囲するυ領域として
構成される。
πウエル内に配置されている。その際上記付加トランジ
スタのベースは抵抗を介してアースと接続され、コレク
タは出力トランジスタのπウエルと接続され、それのエ
ミッタは主コレクタと接続されている。その際抵抗は殊
に付加トランジスタのπ領域により形成され得る。出力
トランジスタの有利な構成によればそれのエミッタはｎ
+領域として、それのベースはｎ+領域を包囲するｐ領域
としてそれのコレクタはｐ領域を包囲するυ領域として
構成される。
【００１０】ダイオードは有利に出力トランジスタに相
応して構成され、その際υ領域に接続されたｐ領域はπ
領域に接続されたダイオードのアノードを形成する。
応して構成され、その際υ領域に接続されたｐ領域はπ
領域に接続されたダイオードのアノードを形成する。
【００１１】
【実施例】２つの実施例が図示されており、以下詳述す
る。
る。
【００１２】図１に示す第１実施例のモノリシック集積
化電力出力終段回路は実質的に３段の終段トランジスタ
１０からなり、この終段トランジスタのコレクタは外部
端子Ｃに接続され、それのエミッタは外部エミッタ端子
Ｅに接続され、それのベースは当該電力出力段の外部ベ
ース端子Ｂに接続されている。上記終段トランジスタは
例えば２段構成であってよい。電流センサ１１（これは
例えば終段トランジスタの最終トランジスタ段のセンス
セルとして構成されている）は終段トランジスタを流れ
る負荷電流を検出し、詳細には図示してないロジック回
路１２に接続されている。このロジック回路は大体にお
いて限界値段を有し、次のような際出力側制御信号を生
じる、即ち、調整された又は可調整の負荷電流ー限界値
を負荷電流Ｉが上回ると出力制御信号を生ぜしめる。
化電力出力終段回路は実質的に３段の終段トランジスタ
１０からなり、この終段トランジスタのコレクタは外部
端子Ｃに接続され、それのエミッタは外部エミッタ端子
Ｅに接続され、それのベースは当該電力出力段の外部ベ
ース端子Ｂに接続されている。上記終段トランジスタは
例えば２段構成であってよい。電流センサ１１（これは
例えば終段トランジスタの最終トランジスタ段のセンス
セルとして構成されている）は終段トランジスタを流れ
る負荷電流を検出し、詳細には図示してないロジック回
路１２に接続されている。このロジック回路は大体にお
いて限界値段を有し、次のような際出力側制御信号を生
じる、即ち、調整された又は可調整の負荷電流ー限界値
を負荷電流Ｉが上回ると出力制御信号を生ぜしめる。
【００１３】説明上先ず述べるべきことは１つのπ領域
は低濃度に（わずかに）ドーピングされたｐ領域に相応
し、υ領域は１つの低濃度に（わずかに）ドーピングさ
れたｎ領域に相応する。出力トランジスタ１３は別個の
πウエル内に集積化されている。その際エミッタはｎ+
領域により、また、ベースは上記ｎ+領域を包囲するｐ
領域により、また、コレクタはＰ領域を取り囲むυ領域
により形成される（図４に示すように）。コレクタは当
該電力出力段の外部出力側Ｓに接続されており、エミッ
タはそれのエミッタ端子Ｅに接続されている。更に上記
の別個のπ領域内にはダイオード１４が集積化されてお
り、それのカソードは出力トランジスタ１３のエミッタ
と接続され、それのアノードはπ領域に接続されてい
る。図４に示すように、ダイオード１４は出力トランジ
スタ１３に相応して構成されており、ここにおいて、ベ
ースを形成するｐ領域はｎ+コンタクト領域を介してコ
レクタを形成するυ領域に接続されている。更に、πウ
エル内にて１つの（又は複数）のコンタクトｐ領域への
接続路が形成され、それによりそこで良好なオーミック
接続が図られる。
は低濃度に（わずかに）ドーピングされたｐ領域に相応
し、υ領域は１つの低濃度に（わずかに）ドーピングさ
れたｎ領域に相応する。出力トランジスタ１３は別個の
πウエル内に集積化されている。その際エミッタはｎ+
領域により、また、ベースは上記ｎ+領域を包囲するｐ
領域により、また、コレクタはＰ領域を取り囲むυ領域
により形成される（図４に示すように）。コレクタは当
該電力出力段の外部出力側Ｓに接続されており、エミッ
タはそれのエミッタ端子Ｅに接続されている。更に上記
の別個のπ領域内にはダイオード１４が集積化されてお
り、それのカソードは出力トランジスタ１３のエミッタ
と接続され、それのアノードはπ領域に接続されてい
る。図４に示すように、ダイオード１４は出力トランジ
スタ１３に相応して構成されており、ここにおいて、ベ
ースを形成するｐ領域はｎ+コンタクト領域を介してコ
レクタを形成するυ領域に接続されている。更に、πウ
エル内にて１つの（又は複数）のコンタクトｐ領域への
接続路が形成され、それによりそこで良好なオーミック
接続が図られる。
【００１４】更に電力出力終段（回路）は終段トランジ
スタ１０の切り換え区間を橋絡する反転ダイオード１５
を有する。終段トランジスタ１０の第１段のコレクタは
外部コレクタ端子Ｃと接続され、又はコレクタ抵抗１６
を介して別の外部端子Ｋと接続されている。上記端子Ｋ
及びコレクタ抵抗１６は勿論次のような際は省かれる。
終段トランジスタ１０の第１段のコレクタが外部コレク
タ端子Ｃと接続されている際には省かれる。２つの選択
的回路態様は破線で示してある。
スタ１０の切り換え区間を橋絡する反転ダイオード１５
を有する。終段トランジスタ１０の第１段のコレクタは
外部コレクタ端子Ｃと接続され、又はコレクタ抵抗１６
を介して別の外部端子Ｋと接続されている。上記端子Ｋ
及びコレクタ抵抗１６は勿論次のような際は省かれる。
終段トランジスタ１０の第１段のコレクタが外部コレク
タ端子Ｃと接続されている際には省かれる。２つの選択
的回路態様は破線で示してある。
【００１５】図１においては他の点では詳細に示してな
い内燃機関用の点火装置の点火トランス１７の制御ない
し調整用の電力出力終段（回路）の適用例が示してあ
る。上記点火トランス１７の１次巻線は外部コレクタ端
子Ｃと給電電圧圧源１８の正端子との間に接続されてい
る。点火トランス１７の２次巻線はそれ自体公知の図示
してない手法で点火栓に対する点火パルスを発生する。
い内燃機関用の点火装置の点火トランス１７の制御ない
し調整用の電力出力終段（回路）の適用例が示してあ
る。上記点火トランス１７の１次巻線は外部コレクタ端
子Ｃと給電電圧圧源１８の正端子との間に接続されてい
る。点火トランス１７の２次巻線はそれ自体公知の図示
してない手法で点火栓に対する点火パルスを発生する。
【００１６】外部端子Ｋ及びコレクタ抵抗１６が設けら
れており、終段トランジスタ１０の第１トランジスタの
コレクタと接続されている場合、上記外部端子Ａは付加
的に給電電圧源１８の正端子と接続されている。
れており、終段トランジスタ１０の第１トランジスタの
コレクタと接続されている場合、上記外部端子Ａは付加
的に給電電圧源１８の正端子と接続されている。
【００１７】負荷電流限界値を下回ると出力トランジス
タ１３は阻止状態におかれるべきである。ダイオード１
４はπウエルの最大電位をＯＶ（アース）を上回る順方
向電位に制限し、それにより、通常動作中の誤動作を阻
止する。上記ダイオードは主コレクタの電圧上昇の際容
量性結合により当該変位電流を低抵抗（低オーム）にア
ースへ導出する。
タ１３は阻止状態におかれるべきである。ダイオード１
４はπウエルの最大電位をＯＶ（アース）を上回る順方
向電位に制限し、それにより、通常動作中の誤動作を阻
止する。上記ダイオードは主コレクタの電圧上昇の際容
量性結合により当該変位電流を低抵抗（低オーム）にア
ースへ導出する。
【００１８】図示の装置構成によっては点火装置にて閉
成角制御を実現できる。
成角制御を実現できる。
【００１９】図２へ図４に示す実施例は大いに第１実施
例に相応する。同じの又は同作用をする構成部分は同じ
参照符号を付されており再度説明しない。第２実施例で
は付加的に出力トランジスタ１３及びダイオード１４を
含むπウエルは別のトランジスタ１９のコレクターエミ
ッタ区間を介して外部コレクタ端子Ｃと接続されてい
る。上記の別のトランジスタ１９のベースは抵抗２０を
介して外部エミッタ端子Ｅと接続されている。
例に相応する。同じの又は同作用をする構成部分は同じ
参照符号を付されており再度説明しない。第２実施例で
は付加的に出力トランジスタ１３及びダイオード１４を
含むπウエルは別のトランジスタ１９のコレクターエミ
ッタ区間を介して外部コレクタ端子Ｃと接続されてい
る。上記の別のトランジスタ１９のベースは抵抗２０を
介して外部エミッタ端子Ｅと接続されている。
【００２０】図４によれば上記の別のトランジスタ１９
は別個のπ−ウエル内に集積化されており、その際コレ
クタはυ領域により、ベースはπ領域により、そして、
電力出力終段（回路）全体に対するｎ~領域により実現
される。出力トランジスタ１３のπ領域へのコレクタの
オーム的（オーミック）接続（路）はｎ+ないしｐ拡散
部及びそれらの拡散部間の接続（路）を介して行われ
る。抵抗２０はＰ拡散部（これは外部エミッタ端子Ｅに
接続されている）のところまで延在する別のトランジス
タ１９のπ領域における抵抗区間により実現されてい
る。
は別個のπ−ウエル内に集積化されており、その際コレ
クタはυ領域により、ベースはπ領域により、そして、
電力出力終段（回路）全体に対するｎ~領域により実現
される。出力トランジスタ１３のπ領域へのコレクタの
オーム的（オーミック）接続（路）はｎ+ないしｐ拡散
部及びそれらの拡散部間の接続（路）を介して行われ
る。抵抗２０はＰ拡散部（これは外部エミッタ端子Ｅに
接続されている）のところまで延在する別のトランジス
タ１９のπ領域における抵抗区間により実現されてい
る。
【００２１】図４では手段の終段トランジスタ１０の最
終段が示してあり、上記終段トランジスタは同様に別個
のπウエル内に収容されている。ベースを形成するπ領
域はｐ拡散部を介してベース端子２１に接続されてお
り、一方エミッタを形成するυ領域はｎ+拡散部を介し
て外部エミッタ端子Ｅを接続されている。
終段が示してあり、上記終段トランジスタは同様に別個
のπウエル内に収容されている。ベースを形成するπ領
域はｐ拡散部を介してベース端子２１に接続されてお
り、一方エミッタを形成するυ領域はｎ+拡散部を介し
て外部エミッタ端子Ｅを接続されている。
【００２２】第１実施例と関連して既に部分的に記載し
た出力トランジスタ１３ではベースを形成するｐ領域は
ベース端子２２に接続されている。更に、コレクタを形
成するυ領域は２つのｎ+拡散部を介してコレクタ端子
２３に接続されている。
た出力トランジスタ１３ではベースを形成するｐ領域は
ベース端子２２に接続されている。更に、コレクタを形
成するυ領域は２つのｎ+拡散部を介してコレクタ端子
２３に接続されている。
【００２３】その他の領域、例えばロジック回路１２は
図４中、簡単化のための示されていないが同様にモノリ
シックに集積化されている。
図４中、簡単化のための示されていないが同様にモノリ
シックに集積化されている。
【００２４】図３では起こる問題の説明上再度図２回路
の一部を示す。その際出力トランジスタ１３は図４中に
示すように形成される負荷的トランジスタと共に示され
ている。当該回路にとっての所要（所望）のトランジス
タはｎ+，ｐ，υ領域間に形成されるトランジスタ１
３′である。但し付加的に別のトランジスタ１３″が
ｐ，υ，π領域間に形成される。なお、更にυ，π，ｎ
~領域間に更なるトランジスタ１３′′′が形成され
る。
の一部を示す。その際出力トランジスタ１３は図４中に
示すように形成される負荷的トランジスタと共に示され
ている。当該回路にとっての所要（所望）のトランジス
タはｎ+，ｐ，υ領域間に形成されるトランジスタ１
３′である。但し付加的に別のトランジスタ１３″が
ｐ，υ，π領域間に形成される。なお、更にυ，π，ｎ
~領域間に更なるトランジスタ１３′′′が形成され
る。
【００２５】終段トランジスタ１０の主コレクタの反転
動作の際電流は導通状態のダイオード１５を通って流
れ、主コレクタＣにおける電位をほぼ−１．１Ｖへ低下
させる。当該電位は反転電流に依存する。それにより、
πｎ−接合部はもはや確実に阻止されず、トランジスタ
１３″′を流れる電流Ｉａをトリガする。それにより出
力側Ｓでは信号反転、ひいては誤動作がトリガされる。
トランジスタ１９によってはそのような障害の際通常電
位的にフローティングする（浮遊的）πウエルがほぼ−
０．９Ｖへ追従制御せしめられ、換言すればより一層負
にされ得る。それにより、出力トランジスタ１３のπウ
エルのπｎ~接合部が確実に阻止され、主コレクタの反
転動作における出力トランジスタ１３の誤動作が阻止さ
れる。
動作の際電流は導通状態のダイオード１５を通って流
れ、主コレクタＣにおける電位をほぼ−１．１Ｖへ低下
させる。当該電位は反転電流に依存する。それにより、
πｎ−接合部はもはや確実に阻止されず、トランジスタ
１３″′を流れる電流Ｉａをトリガする。それにより出
力側Ｓでは信号反転、ひいては誤動作がトリガされる。
トランジスタ１９によってはそのような障害の際通常電
位的にフローティングする（浮遊的）πウエルがほぼ−
０．９Ｖへ追従制御せしめられ、換言すればより一層負
にされ得る。それにより、出力トランジスタ１３のπウ
エルのπｎ~接合部が確実に阻止され、主コレクタの反
転動作における出力トランジスタ１３の誤動作が阻止さ
れる。
【００２６】
【発明の効果】本発明によれば、当該イオードにより最
大電位がＯＶ（アース）を越える順方向電圧に制限さ
れ、それにより、誤動作ないし通常動作中の遮断が阻止
されるという効果が奏される。
大電位がＯＶ（アース）を越える順方向電圧に制限さ
れ、それにより、誤動作ないし通常動作中の遮断が阻止
されるという効果が奏される。
【図１】モノリシック集積化電力出力段回路の第１実施
例の接続図である。
例の接続図である。
【図２】付加的トランジスタを有するモノリシック集積
化電力出力段回路の第２実施例の接続図である。
化電力出力段回路の第２実施例の接続図である。
【図３】第２実施例の構成を寄生トランジスタで補完し
た構成を部分的に示す接続図である。
た構成を部分的に示す接続図である。
【図４】図２に示す実施例の拡散領域の構造図である。
１０ 終段トランジスタ １１ 電流センサ １２ ロジック回路 １３ 出力トランジスタ １４ ダイオード １５ 反転ダイオード
Claims (10)
- 【請求項１】 出力段トランジスタを流れる負荷電流の
検出用手段と、出力トランジスタを有する切換ロジック
とを備え該ロジックは所定の負荷電流ー限界値へ到達の
際、上記出力トランジスタを切り換えるように構成さ
れ、ここにおいて、上記出力トランジスタは絶縁された
πウエル内に集積化構成されているモノリシック集積化
電力出力終段回路において、上記出力トランジスタ（１
３）のπウエルが別個のπウエルとして構成されてお
り、該別個のπウエルには更にアース端子を当該πウエ
ルのπ領域と接続するダイオード（１４）が設けられて
いることを特徴とするモノリシック集積化電力出力終段
回路。 - 【請求項２】 上記出力トランジスタ（１３）のエミッ
タがアースに接続され、それのコレクタがロジック出力
側（Ｓ）に接続されている請求項１記載の回路。 - 【請求項３】 上記終段トランジスタ（１０）の主コレ
クタの反転動作中、出力トランジスタ（１３）のπウエ
ルのπｎ~接合部の阻止のため当該πウエルの電位を低
下させる付加的トランジスタ（１９）が、当該πウエル
と主コレクタ（Ｃ）との間に挿入接続されている請求項
１又は２記載の回路。 - 【請求項４】 上記の付加トランジスタ（１９）は別個
のπウエル内に配置されている請求項３記載の回路。 - 【請求項５】 上記付加トランジスタ（１９）のベース
は抵抗（２０）を介してアースと接続され、それのコレ
クタは出力トランジスタ（１３）のπウエルと接続さ
れ、それのエミッタは主コレクタ（ｃ）に接続されてい
る請求項３又は４記載の回路。 - 【請求項６】 上記抵抗（２０）は上記の付加的トラン
ジスタ（１９）のπ領域により形成されている請求項５
記載の回路。 - 【請求項７】 上記の付加的トランジスタはｎ~πυト
ランジスタとして構成されている請求項３から６までの
うちいずれか１項記載の回路。 - 【請求項８】 上記出力トランジスタ（１３）のエミッ
タはｎ+領域として構成され、それのベースは上記ｎ+領
域を包囲するＰ領域として構成され、それのコレクタは
上記Ｐ領域を包囲するυ領域として構成されている請求
項１から７までのうちいずれか１項記載の回路。 - 【請求項９】 上記ダイオード（１４）は上記出力トラ
ンジスタ（１３）に相応して構成されており、ここにお
いて上記υ領域に接続されたＰ領域は上記π領域に接続
された、当該ダイオード（１４）のアノードを形成する
請求項８記載の回路。 - 【請求項１０】 上記切換ロジックに複数のロジック出
力側が設けられている請求項１から９までのうちいずれ
か１項記載の回路。
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| DE4321412 | 1993-06-26 | ||
| DE4333359A DE4333359C2 (de) | 1993-06-26 | 1993-09-30 | Monolithisch integrierte Leistungsendstufe |
| DE4321412.6 | 1993-09-30 | ||
| DE4333359.1 | 1993-09-30 |
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1993
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