JPH0738068A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 良好な耐圧特性および対リーク特性を有する
キャパシタを有し、かつ高集積化に適した半導体装置を
提供する。 【構成】 シリコン基板３１の表面には、ソース／ドレ
イン領域２５が形成されている。シリコン基板３１の表
面上にはソース／ドレイン領域２５の一部表面を露出す
るコンタクトホール１ａ、３ａを有する層間絶縁膜１、
３が形成されている。このコンタクトホール１ａ、３ａ
には、プラグ層９ａが充填されている。このプラグ層９
ａを通じてソース／ドレイン領域２５と電気的に接続さ
れるように強誘電体膜１５を有するキャパシタ２０が形
成されている。層間絶縁膜は、シリコン酸化膜１とシリ
コン窒化膜３との２層構造よりなっている。またシリコ
ン窒化膜３とプラグ層９ａの上部表面は同一平面をなす
よう形成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特にキャパシタの電極間に介在する誘
電体膜に高誘電率材料を用いた半導体装置およびその製
造方法に関するものである。

【０００２】

【従来の技術】近年、コンピュータなどの情報機器の目
ざましい普及によって、半導体記憶装置の需要が急速に
拡大している。また機能的には、大規模な記憶容量を有
し、かつ高速動作が可能なものが要求されている。これ
に伴って、半導体記憶装置の高集積化および高速応答性
あるいは高信頼性に関する技術開発が進められている。

【０００３】半導体記憶装置の中で、記憶情報のランダ
ムな入出力が可能なものとしてＤＲＡＭ（Dynamic Rand
om Access Memory）が一般的に知られている。このＤＲ
ＡＭは、多数の記憶情報を蓄積する記憶領域であるメモ
リセルアレイと、外部との入出力に必要な周辺回路とか
ら構成されている。

【０００４】以下、このＤＲＡＭの構成について説明す
る。図１８は、一般的なＤＲＡＭの構成を示すブロック
図である。図１８を参照して、ＤＲＡＭ３５０は、メモ
リセルアレイ３５１と、ロウアンドカラムアドレスバッ
ファ３５２と、ロウデコーダ３５３と、カラムデコーダ
３５４と、センスリフレッシュアンプ３５５と、データ
インバッファ３５６と、データアウトバッファ３５７
と、クロックジェネレータ３５８とを備えている。

【０００５】メモリセルアレイ３５１は記憶情報のデー
タ信号を蓄積する役割をなす。ロウアンドカラムアドレ
スバッファ３５２は、単位記憶回路を構成するメモリセ
ルを選択するためのアドレスバッファ信号を外部から受
ける役割をなす。ロウデコーダ３５３およびカラムデコ
ーダ３５４はアドレスバッファ信号を解読することによ
ってメモリセルを指定する役割をなす。センスリフレッ
シュアンプ３５５は、指定されたメモリセルに蓄積され
た信号を増幅して読出す役割をなす。データインバッフ
ァ３５６およびデータアウトバッファ３５７は、データ
を入力または出力する役割をなす。クロックジェネレー
タ３５８はクロック信号を発生する役割をなす。

【０００６】このように構成されるＤＲＡＭの半導体チ
ップ上において、メモリセルアレイ３５１は大きな面積
を占めている。また、このメモリセルアレイ３５１に
は、単位記憶情報を蓄積するためのメモリセルがマトリ
ックス状に複数個配列されて形成されている。すなわ
ち、通常、メモリセルは、１個のＭＯＳ（Metal Oxide
Semiconductor ）トランジスタと、これに接続された１
個のキャパシタとから構成されている。このメモリセル
は、１トランジスタ１キャパシタ型のメモリセルとして
広く知られている。このような構成を有するメモリセル
は、その構造が簡単なためメモリセルアレイの集積度を
向上させることが容易であり、大容量のＤＲＡＭに広く
用いられている。

【０００７】また、ＤＲＡＭのメモリセルは、キャパシ
タの構造によっていくつかのタイプに分けることができ
る。この中でもスタックトタイプキャパシタは、その構
成上、キャパシタの電極間対向面積を増大させることが
容易である。それゆえ、半導体装置の集積化に伴い素子
が微細化された場合でも、キャパシタ容量を確保するこ
とが容易である。このことより、半導体記憶装置の集積
化に伴ってスタックトタイプのキャパシタが多く用いら
れるようになった。

【０００８】図１９は、従来のスタックトタイプキャパ
シタを備えたＤＲＡＭの断面構造図である。図１９を参
照して、シリコン基板３３１の表面には、各素子を電気
的に分離するための分離酸化膜３３３が形成されてい
る。また分離酸化膜３３３の下側領域には、チャネルス
トッパ領域３３５が形成されている。このように、分離
酸化膜３３３とチャネルストッパ領域３３５とにより電
気的に分離されたシリコン基板３３１の表面にＤＲＡＭ
のメモリセルが形成されている。このメモリセルは、１
つのトランスファーゲートトランジスタ３３０と、１つ
のキャパシタ３２０とを有している。

【０００９】トランスファーゲートトランジスタ３３０
は、ゲート酸化膜３２１と、ゲート電極３２３と、ソー
ス／ドレイン領域３２５とを有している。シリコン基板
３３１の表面には、互いに所定の間隔を介して１対のソ
ース／ドレイン領域３２５が形成されている。このソー
ス／ドレイン領域３２５は、ＬＤＤ（Lightly DopedDra
in ）構造を有している。すなわち、ソース／ドレイン
領域３２５は、比較的低濃度の不純物領域３２５ａと比
較的高濃度の不純物領域３２５ｂとの２層構造よりなっ
ている。この１対のソース／ドレイン領域３２５に挟ま
れる領域上には、ゲート酸化膜３２１を介在してゲート
電極３２３が形成されている。このゲート電極３２３の
表面を覆うように絶縁膜３２７が形成されている。

【００１０】このトランスファーゲートトランジスタ３
３０を覆い、かつ１対のソース／ドレイン領域３２５の
一部表面を露出するように絶縁膜３２９が形成されてい
る。この絶縁膜３２９より露出する１対のソース／ドレ
イン領域３２５のいずれか一方と接するようにキャパシ
タ３２０が形成されている。

【００１１】このキャパシタ３２０は、下部電極層３１
３と、キャパシタ絶縁層３１５と、上部電極層３１７と
を有している。下部電極層（ストレージノード）３１３
は、１対のソース／ドレイン領域３２５の表面と接し、
かつ絶縁膜３２９上に延在して形成されている。この下
部電極層３１３の表面上を覆うように、主にシリコン酸
化物よりなるキャパシタ絶縁層３１５が形成されてい
る。さらに、このキャパシタ絶縁層３１５を介在して下
部電極層３１３を覆うように上部電極層（セルプレー
ト）３１７が形成されている。このキャパシタ絶縁層３
１５を挟む下部電極層３１３と上部電極層３１７との対
向領域において電荷が蓄積される。

【００１２】キャパシタ３２０を覆うようにシリコン基
板３３１の表面全面に層間絶縁膜３０１が形成されてい
る。この層間絶縁膜３０１には、コンタクトホール３０
１ａが形成されている。このコンタクトホール３０１ａ
は、１対のソース／ドレイン領域３２５のいずれか他方
の表面に達している。コンタクトホール３０１ａを通じ
てソース／ドレイン領域３２５と接するように層間絶縁
膜３０１上にはビット線３３７が形成されている。

【００１３】ビット線３３７は、多結晶シリコン層３３
７ａと、タングステンシリサイド層３３７ｂとを有して
いる。すなわち多結晶シリコン層３３７ａとタングステ
ンシリサイド層３３７ｂとが順次積層して形成されるこ
とによりビット線３３７が構成されている。このビット
線３３７を覆うように絶縁膜３１９が形成されている。

【００１４】図１９に示すスタックトタイプのキャパシ
タを有するメモリセルは、上述したように構成上の特徴
から高集積化に適している。

【００１５】しかしながら、ＤＲＡＭの高集積化を推し
進めた場合、メモリセルサイズの縮小が余儀なくされ
る。このメモリセルサイズの縮小に伴って、キャパシタ
の平面的な占有面積も同時に縮小される。このように平
面占有面積が減少した場合、その減少の割合にほぼ比例
して下部電極層３１３の表面領域は減少し、これに伴っ
てキャパシタ３２０の電極間対向面積も減少する。すな
わち、キャパシタに蓄えられる電荷量（１ビットのメモ
リセルに蓄えられる電荷量）が低下することになる。こ
の１ビットのメモリセルに蓄えられる電荷量が一定値よ
り低下した場合、記憶領域としてのＤＲＡＭの動作が不
安定なものとなり、信頼性が低下する。

【００１６】かかるＤＲＡＭの動作の不安定化を防止す
るため、限られた平面占有面積内においてキャパシタの
容量を増加させる必要がある。キャパシタ容量を増加さ
せる手段として、これまでに、キャパシタ絶縁層の薄
膜化、キャパシタ絶縁層の誘電率の増加、などが検討
されてきた。

【００１７】に示したキャパシタ絶縁層の薄膜化は、
通常、キャパシタ絶縁膜として用いられているシリコン
酸化膜を使用する限り限界に達している。このため、シ
リコン酸化膜よりなるキャパシタ絶縁層を用いてキャパ
シタ容量を増加させるためには、キャパシタ形状を筒
型、フィン型などの複雑形状にする必要がある。しかし
ながら、このような複雑形状を有するキャパシタを製造
する場合、その製造方法が極めて煩雑になるという問題
点がある。

【００１８】そこで、最近では、特にに示したキャパ
シタ誘電率の増加に関する開発が盛んに進められてい
る。キャパシタ絶縁膜の誘電率を増加させるためには、
高い誘電率を有する材料、いわゆる高誘電率材料と呼ば
れる材料をキャパシタ絶縁層に採用する方法がある。こ
の高誘電率材料は、一般にシリコン酸化膜の数倍から数
百倍の誘電率を有する。このため、この高誘電率材料を
キャパシタ絶縁層に用いることにより、キャパシタの形
状を単純形状に維持したまま、容易に容量の増加を図る
ことが可能となる。

【００１９】なお、この高誘電率材料と呼ばれる材料の
一例としては、酸化タンタル（Ｔａ ₂ Ｏ₅ ）、チタン酸
ジルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタン
鉛（ＰＬＺＴ）、チタン酸ストロンチウム（ＳＴＯ）、
チタン酸バリウム（ＢＴＯ）、ＳＴなどが挙げられる。

【００２０】以下、この高誘電率材料をキャパシタ絶縁
層に用いたキャパシタを有するＤＲＡＭのメモリセル構
造を従来の半導体装置として図を用いて説明する。

【００２１】図２０は、従来の半導体装置の構成を概略
的に示す断面図である。図２０を参照して、シリコン基
板３１の分離酸化膜３３とチャネルストッパ領域３５と
により分離された領域には複数個のＤＲＡＭのメモリセ
ルが形成されている。このメモリセルは、トランスファ
ーゲートトランジスタ３０と、キャパシタ４２０とを有
する１トランジスタ１キャパシタ型のメモリセルであ
る。

【００２２】トランスファーゲートトランジスタ３０
は、ゲート酸化膜２１と、ゲート電極２３と、１対のソ
ース／ドレイン領域２５とを有している。シリコン基板
３１の表面には、互いに所定の間隔を介して１対のソー
ス／ドレイン領域２５が形成されている。このソース／
ドレイン領域２５は、ＬＤＤ構造を有している。すなわ
ち、比較的低濃度の不純物領域２５ａと比較的高濃度の
不純物領域２５ｂとの２層構造よりソース／ドレイン領
域２５が形成されている。この１対のソース／ドレイン
領域２５に挟まれる領域上には、ゲート酸化膜２１を介
在してゲート電極２３が形成されている。このゲート電
極２３の表面を覆うように絶縁膜２７が形成されてい
る。

【００２３】トランスファーゲートトランジスタ３０を
構成する１対のソース／ドレイン領域２５のいずれか一
方に接するように、ビット線３７が絶縁膜２７上に延在
して形成されている。このビット線３７とトランスファ
ーゲートトランジスタ３０とを覆うようにシリコン基板
３１の表面全面にシリコン酸化膜よりなる層間絶縁膜４
０１が形成されている。ビット線３７は、この層間絶縁
膜４０１によりその表面が覆われることにより埋込ビッ
ト線とされている。

【００２４】層間絶縁膜４０１には、コンタクトホール
４０１ａが形成されている。このコンタクトホール４０
１ａは、１対のソース／ドレイン領域２５のいずれか他
方の表面に達している。このコンタクトホール４０１ａ
内を充填するようにプラグ層４０９ａが形成されてい
る。このプラグ層４０９ａには、不純物が注入された多
結晶シリコン（以下、ドープト多結晶シリコンとする）
が用いられている。

【００２５】このプラグ層４０９ａの上部表面は、層間
絶縁膜４０１の上部表面より寸法ｒ分だけ後退してい
る。すなわち、プラグ層４０９ａの上部表面は、層間絶
縁膜４０１の上部表面に対して寸法ｒ分だけの後退部
（リセス部）を有している。このプラグ層４０９ａを通
じてソース／ドレイン領域２５と電気的に接続されるよ
うにキャパシタ４２０が形成されている。

【００２６】キャパシタ４２０は、下部電極層４１３
と、キャパシタ絶縁層４１５と、上部電極層４１７とを
有している。このキャパシタ４２０のキャパシタ絶縁層
４１５には、上述したとおり、たとえばＰＺＴよりなる
高誘電率材料が用いられている。また、このＰＺＴなら
びにＰＬＺＴは、白金（Ｐｔ）上に形成した際に最も大
きい比誘電率を示す。それゆえ、下部電極層４１３に
は、多くの場合、白金（Ｐｔ）層が用いられている。

【００２７】この下部電極層４１３は、チタン（Ｔｉ）
などよりなるバリア層４１１を介在してプラグ層４０９
ａと電気的に接続されるように、かつ層間絶縁膜４０１
の表面上を延びるように形成されている。なお、このバ
リア層４１１は、プラグ層４０９ａ内の不純物が下部電
極層４１３へ拡散するのを防止し、かつ下部電極層４１
３と層間絶縁膜との密着性を向上させる役割をなしてい
る。この下部電極層４１３の表面上を覆うように高誘電
率材料よりなるキャパシタ絶縁層４１５が形成されてい
る。またこのキャパシタ絶縁層４１５を介在して下部電
極層４１１を覆うように上部電極層４１７が形成されて
いる。

【００２８】なお、上部電極層４１７は、白金もしくは
ドープト多結晶シリコンよりなっていてもよい。このキ
ャパシタ４２０の表面を覆うように絶縁膜４１９が形成
されている。

【００２９】次に、従来の半導体装置の製造方法につい
て説明する。図２１〜図３０は、従来の半導体装置の製
造方法を工程順に示す概略断面図である。まず図２１を
参照して、シリコン基板３１の表面にＬＯＣＯＳ（Loca
l Oxidation of Silicon）法などにより分離酸化膜３３
が形成される。またこの際、同時に分離酸化膜３３の下
側領域にチャネルストッパ領域３５が形成される。

【００３０】そしてシリコン基板３１の表面上にゲート
酸化膜２１を介在してゲート電極２３が形成される。こ
のゲート酸化膜２３などをマスクとしてイオン注入を施
すことにより比較的低濃度の不純物領域２５ａが形成さ
れる。ゲート電極２３を覆うように絶縁膜２７が形成さ
れる。この絶縁膜２７などをマスクとしてイオン注入を
施すことにより比較的高濃度の不純物領域２５ｂが形成
される。これにより比較的低濃度と高濃度の不純物領域
２５ａと２５ｂとによりソース／ドレイン領域２５が形
成される。このようにしてトランスファーゲートトラン
ジスタ３０が形成される。

【００３１】１対のソース／ドレイン領域２５のいずれ
か一方と接するように埋込ビット線３７が絶縁膜２７上
を延在するように形成される。この埋込ビット線３７と
トランスファーゲートトランジスタ３０を覆うようにシ
リコン酸化膜４０１ｂが、ＣＶＤ（Chamical Vapor Dep
osition ）法によりシリコン基板３１の表面全面に形成
される。このシリコン酸化膜４０１ｂの表面上に表面の
平坦化のためレジスト膜４０１ｃが形成される。このレ
ジスト膜４０１ｃは、ＳＯＧ（Spin On Glass）膜を塗
布することによって形成された膜であってもよい。この
後、レジスト膜４０１ｃおよびシリコン酸化膜４０１ｂ
が点線で示す位置までエッチバックされる。

【００３２】図２２を参照して、このエッチバックによ
り、その表面がほぼ平坦なシリコン酸化膜４０１が得ら
れる。

【００３３】図２３を参照して、シリコン酸化膜４０１
の表面全面にフォトレジストが塗布され、露光処理など
により所望の形状にパターニングされる。このパターニ
ングにより、ソース／ドレイン領域２５の上方にホール
パターン４４１ａを有するレジストパターン４４１が形
成される。

【００３４】図２４を参照して、このレジストパターン
４４１をマスクとしてシリコン酸化膜４０１に異方性エ
ッチングが施される。このエッチングにより、シリコン
酸化膜４０１には、ソース／ドレイン領域２５の一部表
面を露出するコンタクトホール４０１ａが形成される。
この後、レジストパターン４４１が除去される。

【００３５】図２５を参照して、コンタクトホール４０
１ａ内を充填するようにシリコン酸化膜４０１の表面全
面にドープト多結晶シリコン膜４０９がＣＶＤ法により
５０００〜８０００Åの膜厚で形成される。このドープ
ト多結晶シリコン膜４０９に、少なくともシリコン酸化
膜４０１の表面が露出するまでエッチバックが施され
る。

【００３６】図２６を参照して、このエッチバックでは
シリコン酸化膜４０１表面上の図示しない段差部上のエ
ッチング残渣を完全に除去するため、ドープト多結晶シ
リコン膜４０９の膜厚の約２０〜３０％のオーバーエッ
チングが施される。このオーバーエッチングを施すとと
もに、いわゆるローディング効果も伴うため、ドープト
多結晶シリコン膜４０９ａは、シリコン酸化膜４０１の
表面から相当量（寸法ｒ）後退することとなる。

【００３７】なお、このエッチバック時においてシリコ
ン酸化膜４０１は、ドープト多結晶シリコン膜４０９に
対してエッチング選択比が高いためほとんどエッチング
除去されない。

【００３８】図２７を参照して、このようにプラグ層４
０９ａの表面において寸法ｒ分のリセスが生じた表面上
に、スパッタ法によってチタンなどよりなるバリア層４
１１と、白金層４１３が順次積層して形成される。

【００３９】図２８を参照して、所望の形状にパターニ
ングされたレジストパターン４４３が、白金層４１３の
部分表面上に形成される。このレジストパターン４４３
をマスクとして白金層４１３とバリア層４１１が順次エ
ッチング除去される。これにより、白金よりなる下部電
極層４１３が形成される。この後レジストパターン４４
３が除去される。

【００４０】図２９を参照して、下部電極層４１３の表
面を覆うようにたとえばＰＺＴなどの高誘電率材料より
なるキャパシタ絶縁層４１５がスパッタ法により形成さ
れる。

【００４１】図３０を参照して、キャパシタ絶縁層４１
５を介在して下部電極層４１３を覆うようにたとえば白
金よりなる上部電極層４１７がスパッタ法により形成さ
れる。これにより下部電極層４１３とキャパシタ絶縁層
４１５と上部電極層４１７とからなるキャパシタ４２０
が形成される。またキャパシタ４２０を覆うように絶縁
膜４１９がＣＶＤ法により形成される。

【００４２】

【発明が解決しようとする課題】上記のようにキャパシ
タ絶縁層として高誘電率材料を用いた従来の半導体装置
は構成され、かつ製造される。また上述したようにキャ
パシタ形状を単純形状に維持したまま容易にキャパシタ
容量の増大を図ることができるため、このようなキャパ
シタは、たとえば２５６ＭＤＲＡＭに代表される高集積
記憶素子に用いることが有望視されている。

【００４３】しかしながら、従来の半導体装置およびそ
の製造方法には、以下に述べる３つの問題点があった。

【００４４】まず第１の問題点は、キャパシタ４２０を
構成する下部電極層４１３と上部電極層４１７との間で
耐リーク特性および耐圧特性が悪化するこということで
ある。

【００４５】図２５と図２６に示すドープト多結晶シリ
コン膜４０９のエッチバックプロセスでは、シリコン酸
化膜４０１の上部表面におけるエッチング残渣を完全に
除去するためにドープト多結晶シリコン膜４０９にオー
バーエッチングが施される。このドープト多結晶シリコ
ン膜４０９を大量生産に適したエッチング条件（たとえ
ばガス系：ＳＦ₆ 、ＳＦ₆ の流量：１００ｓｃｃｍ、ガ
ス圧：５００ｍＴｏｒｒ、ＲＦ電力：２００Ｗ、時間：
１〜２分、入力電力：０．２５Ｗ／ｃｍ² ）で平行平板
型ＲＩＥによってエッチングする場合、ドープト多結晶
シリコン膜４０９のシリコン酸化膜４０１に対するエッ
チング選択比は１０〜２０である。すなわち、ドープト
多結晶シリコン膜４０９は非常にエッチングされやすい
が、シリコン酸化膜４０１はほとんどエッチングされな
い。

【００４６】また、ドープト多結晶シリコン膜４０９の
エッチバックが進み、シリコン酸化膜４０１の上部表面
が露出すると、ドープト多結晶シリコン膜４０９の露出
面積は、コンタクトホール４０１ａ内に残存する部分の
みとなる。このように被エッチング膜（ドープト多結晶
シリコン膜４０９）の露出面積が急激に小さくなった場
合、いわゆるローディング効果によって、被エッチング
膜のエッチング速度が速くなる。

【００４７】このように、ドープト多結晶シリコン膜４
０９のオーバーエッチングとローディング効果との相乗
効果により、プラグ層４０９ａの上部表面はコンタクト
ホール４０１ａ内に相当量落込んだ形状になる。すなわ
ち、コンタクトホール４０１ａ内においてリセス部が生
じる。このリセス部が生じた状態で、スパッタ法のよう
な段差被覆性の悪い方法を用いて図２７、図２９に示す
ように白金層４１３と高誘電率材料よりなるキャパシタ
絶縁層４１５とを形成すると、白金層４１３の段差部上
でキャパシタ絶縁層４１５の膜厚の薄い部分が生じる。

【００４８】図３１は、図２０に示すリセス部（Ｐ部）
を拡大して示す部分断面図である。図３１を参照して、
キャパシタ絶縁層４１５は、特にリセス部の下端部（Ｒ
部）において膜厚が薄くなるか、もしくは最悪の場合膜
が途切れる。このようにキャパシタ絶縁層４１５の膜厚
が小さくなった場合には、下部電極層４１３と上部電極
層４１７との間でリーク電流が増大し、所定の耐圧を確
保することが困難となる。すなわち、下部電極層４１３
と上部電極層４１７との間で良好な耐圧特性および耐リ
ーク特性を得ることができない。またキャパシタ絶縁層
４１５が途切れた場合には、上部電極層４１７と下部電
極層４１３とが直接接続され、キャパシタとして機能し
なくなる。

【００４９】次に第２の問題点は、従来の半導体装置の
構成では高集積化を図り難いということである。

【００５０】一般に、ＤＲＡＭの高集積化を推し進めた
場合、メモリセルサイズの縮小が余儀なくされる。この
メモリセルサイズの縮小に伴って、ワード線間のピッチ
も縮小化される。具体的には図２０に示すように、ワー
ド線（ゲート電極）２３の間の寸法Ｌ₀ は０．６μｍの
ものが検討されている。また、コンタクトホール４０１
ａの開口径Ｌ_F は、写真製版技術の限界から０．４μｍ
である。この条件下では、コンタクトホール４０１ａと
ワード線２３との間の寸法Ｌ_G は０．１μｍとなる。す
なわち、このワード線２３とコンタクトホール４０１ａ
との間の寸法Ｌ _G である０．１μｍがコンタクトホール
４０１ａ形成時のマスクの重ね合せマージン（余裕）と
なる。

【００５１】しかしながら、写真製版技術におけるマス
クの重ね合せ精度は量産レベルでは０．１８μｍ程度で
ある。したがって、上記条件下における重ね合せマージ
ンでは、プラグ層４０９ａとワード線２３とが接して形
成されるおそれがある。

【００５２】図３２〜図３４は、プラグ層とワード線と
が接して形成される様子を工程順に示す概略断面図であ
る。まず図３２を参照して、ソース／ドレイン領域２５
に達するコンタクトホールをシリコン酸化膜４０１に形
成する場合、まずレジストパターン４４１がシリコン酸
化膜４０１上に形成される。この際、レジストパターン
４４１のホールパターン４４１ａの中心（一点鎖線Ｎ−
Ｎ）がアライメント中心（二点鎖線Ｍ−Ｍ）から左右に
０．１８μｍの範囲でずれＬ_I を生じるおそれがある。
このずれＬ_I が上記の重ね合せマージン０．１μｍを超
えた場合、図３３に示すような状態となる。

【００５３】すなわち、図３３を参照して、０．１μｍ
以上のずれＬ_I が生じたレジストパターン４４１をマス
クとしてシリコン酸化膜４０１にコンタクトホール４０
１ａを形成すると、コンタクトホール４０１ａの側壁か
らワード線２３の側面が露出した状態となる。この状態
から、レジストパターン４４１を除去し、コンタクトホ
ール４０１ａ内にプラグ層４０９ａを充填すると、図３
４に示すようにプラグ層４０９ａとワード線２３がショ
ートした状態となる。

【００５４】また、上記条件下においては、プラグ層４
０９ａがチャネルストッパ領域３５に接続されるおそれ
もある。

【００５５】図３５と図３６は、プラグ層とチャネルカ
ット領域が接続される様子を工程順に示す概略断面図で
ある。まず図３２を参照して、たとえばホールパターン
４４１ａの中心（一点鎖線Ｎ−Ｎ）がアライメント中心
（二点鎖線Ｍ−Ｍ）から図中左側へ０．１８μｍの範囲
でずれた場合、図３５に示すような状態となる。

【００５６】すなわち、図３５を参照して、コンタクト
ホール４０１ａの底部においてチャネルストッパ領域３
５の一部表面が露出する。この状態から、レジストパタ
ーン４４１を除去し、コンタクトホール４０１ａ内にプ
ラグ層４０９ａを充填すると、図３６に示すようにプラ
グ層４０９ａとチャネルストッパ領域３５とが接続され
た状態となる。

【００５７】以上のことから、図２０を参照して、プラ
グ層４０９ａとワード線２３との接続およびプラグ層４
０９ａとチャネルストッパ領域３５との接続を防止する
ためには、コンタクトホール４０９ａとワード線２３と
の間の寸法Ｌ_G などを大きく設定する必要がある。この
ため、必然的にワード線２３の間の寸法Ｌ₀ が大きくな
り、その分だけメモリセルの平面占有面積が増大するこ
ととなる。

【００５８】さらに、コンタクトホール４０１ａがマス
クの重ね合せずれの生じた状態で形成された場合、下部
電極層４１３の形成領域内からコンタクトホール４０１
ａがはみ出すおそれがある。

【００５９】図３７は、コンタクトホールが下部電極層
の形成領域内からはみ出して形成される様子を説明する
ための概略平面図である。図３７（ａ）を参照して、コ
ンタクトホール４０１ａの上方に形成される下部電極層
４１３の寸法は、たとえば幅Ｌ_Q が１μｍ、長さＬ_R が
０．５μｍのものが検討されている。またコンタクトホ
ール４０１ａの開口径Ｌ_F は、上述したように写真製版
技術の限界から０．４μｍである。このため、コンタク
トホール４０１ａがマスクの重ね合せずれにより矢印Ｐ
方向にずれた場合には、図３７（ｂ）に示すように容易
にコンタクトホール４０１ａが下部電極層４１３の形成
領域からはみ出してしまう。

【００６０】一般に、下部電極層４１３の寸法は高集積
化に対応可能なように小さく設定されている。それにも
かかわらず、図３７（ｂ）に示すようにコンタクトホー
ル４０１ａが下部電極層４１３の形成領域からはみ出す
ことが生じるので、はみだした分だけ高集積化を図るこ
とができなくなる。

【００６１】したがって、従来の半導体装置は、高集積
化に適していない。さらに第３の問題点は、層間絶縁膜
４０１の耐圧特性が劣化するということである。

【００６２】従来の半導体装置では、層間絶縁膜４０１
にシリコン酸化膜が用いられている。このシリコン酸化
膜は、バリア層４１１を構成するチタンなどとエッチン
グの選択性が小さい。このため、図２８に示すプロセス
で下部電極層４１３とバリア層４１１とをエッチング除
去すると、層間絶縁膜４０１も同時にエッチング除去さ
れてしまう。

【００６３】図３８は、下部電極層などのパターニング
時において層間絶縁膜が同時にエッチング除去された様
子を示す概略断面図である。図３８を参照して、このよ
うに層間絶縁膜４０１まで選択的にエッチング除去され
てしまった場合、埋込ビット線３７上のシリコン酸化膜
４０１の膜厚Ｓが小さくなるか、最悪の場合埋込ビット
線３７が露出してしまう。埋込ビット線３７上のシリコ
ン酸化膜４０１の膜厚Ｓが小さくなった場合、後工程で
形成されるキャパシタと埋込ビット線３７との間の絶縁
耐圧が低下してしまう。

【００６４】そこで、請求項１、３、４および５に記載
の発明の１つの目的は、キャパシタを構成する下部電極
層と上部電極層との間で良好な耐圧特性および耐リーク
特性を得ることである。

【００６５】また、請求項１および４に記載の発明の１
つの目的は、高集積化に適した半導体装置を提供するこ
とである。

【００６６】また、請求項２に記載の発明の１つの目的
は、層間絶縁膜の絶縁耐圧の低下を防止することであ
る。

【００６７】

【課題を解決するための手段】本発明の１の局面に従う
半導体装置は、半導体基板と、不純物領域と、第１の絶
縁膜と、第２の絶縁膜と、埋込導電層と、下部電極層
と、キャパシタ絶縁層と、上部電極層とを備えている。
半導体基板は主表面を有している。不純物領域は半導体
基板の主表面に形成されている。第１の絶縁膜は不純物
領域を覆うように半導体基板の主表面上に形成され、か
つ不純物領域の一部表面に達する第１の孔を有してい
る。第２の絶縁膜は第１の絶縁膜上に形成され、第１の
孔の内壁面と連続した内壁面を有する第２の孔を有して
いる。この第１と第２の孔は、写真製版により形成可能
な最小加工寸法よりも小さい開口径を有し、かつ第２の
絶縁膜の上部表面から不純物領域に達するように延びて
いる。埋込導電層は、不純物領域の一部表面と接するよ
うに、第１と第２の孔を充填し、かつ第２の絶縁膜の上
部表面と実質的に同一平面をなす表面を有している。下
部電極層は、埋込導電層と接するように第２の絶縁膜の
上部表面上に形成されている。キャパシタ絶縁層は下部
電極層を覆うように形成され、高誘電率材料を含んでい
る。上部電極層はキャパシタ絶縁層を介在して下部電極
層を覆うように形成されている。

【００６８】本発明の半導体装置の好ましい局面に従え
ば、第２の絶縁膜はシリコン窒化膜を含む材料よりなっ
ている。

【００６９】本発明の他の局面に従う半導体装置は、半
導体基板と、不純物領域と、絶縁膜と、埋込導電層と、
下部電極層と、キャパシタ絶縁層と、上部電極層とを備
えている。半導体基板は主表面を有している。不純物領
域は半導体基板の主表面に形成されている。絶縁膜は不
純物領域を覆うように半導体基板の主表面上に形成さ
れ、かつ不純物領域の一部表面に達する孔を有してい
る。埋込導電層は不純物領域の一部表面と接するように
孔を充填して絶縁膜の上部表面と実質的に同一平面をな
す表面を有し、かつ絶縁膜と実質的に同一の被エッチン
グ特性を有している。下部電極層は埋込導電層と接する
ように絶縁膜の上部表面上に形成されている。キャパシ
タ絶縁層は下部電極層を覆うように形成され、高誘電率
材料を含んでいる。上部電極層はキャパシタ絶縁層を介
在して下部電極層を覆うように形成されている。

【００７０】本発明の１の局面に従う半導体装置の製造
方法は、以下の工程を備えている。まず半導体基板の主
表面に不純物領域が形成される。そして不純物領域を覆
うように半導体基板の主表面上に第１の絶縁膜が形成さ
れる。そして第１の絶縁膜と被エッチング特性の異なる
材料からなる第２の絶縁膜が第１の絶縁膜上に形成され
る。そして第１の絶縁膜と実質的に同じ被エッチング特
性を有する材料からなり、かつ不純物領域の上方に第１
の孔を有する第１の被覆膜が第２の絶縁膜上に形成され
る。そして第１の孔の内壁面および第１の被覆膜の表面
上に第１の被覆膜と実質的に同じ被エッチング特性を有
する材料からなる第２の絶縁膜が形成される。そして第
１の孔の底部において第２の絶縁膜の一部表面が露出す
るまで第２の被覆膜に異方性エッチングが施されること
により、第１の孔の側壁を覆う側壁膜が形成される。そ
して側壁膜と第１の被覆膜とをマスクとして、第１の絶
縁膜の一部表面が露出するまで第１の孔の底部において
露出する第２の絶縁膜に異方性エッチングが施され、第
２の絶縁膜に第２の孔が形成される。そして第２の孔の
底部において露出する第１の絶縁膜を不純物領域の一部
表面が露出するまで異方性エッチングが施されることに
より第２の絶縁膜に第３の孔が形成され、かつ第１の被
覆膜と側壁膜とが除去される。そして第２と第３の孔を
充填するように第２の絶縁膜上に第２の絶縁膜と実質的
に同一の被エッチング特性を有する導電膜が形成され
る。そして第２の絶縁膜の表面が少なくとも露出するま
で導電膜を全面エッチングすることにより、導電膜の表
面が第２の絶縁膜の表面と実質的に同一平面をなすよう
に第２と第３の孔内に導電膜が残存される。そして導電
膜と接するように第２の絶縁膜上に下部電極層が形成さ
れる。そして下部電極層を覆うように高誘電率材料を含
むキャパシタ絶縁層が形成される。そしてキャパシタ絶
縁層を介在して下部電極層を覆うように上部電極層が形
成される。

【００７１】本発明の他の局面に従う半導体装置の製造
方法は、以下の工程を備えている。まず半導体基板の主
表面に不純物領域が形成される。そして不純物領域を覆
い、かつ不純物領域に達する孔を有するように前記半導
体基板の主表面上に絶縁膜が形成される。そして孔を充
填するように絶縁膜上に絶縁膜と実質的に同一の被エッ
チング特性を有する導電膜が形成される。そして絶縁膜
の表面が少なくとも露出するまで導電膜を全面エッチン
グすることにより導電膜の表面が絶縁膜の表面と実質的
に同一平面をなすように孔内に導電膜が残存される。そ
して導電膜と接するように絶縁膜上に下部電極層が形成
される。そして下部電極層を覆うように高誘電率材料を
含むキャパシタ絶縁層が形成される。そしてキャパシタ
絶縁層を介在して下部電極層を覆うように上部電極層が
形成される。

【００７２】

【作用】本発明の１の局面に従う半導体装置の製造方法
では、不純物領域上を覆う絶縁膜は第１と第２の絶縁膜
より形成される。このうち第２の絶縁膜は、この第２の
絶縁膜上に形成される導電膜と実質的に同一の被エッチ
ング特性を有する。このため、第２と第３の孔内のみを
充填するプラグ層を形成すべく導電膜を全面エッチング
すると、第２の絶縁膜の上部表面と導電層よりなるプラ
グ層の上部表面とは実質的に同一平面をなす。すなわ
ち、プラグ層形成時の導電膜のエッチングでは、一般に
導電膜にオーバーエッチングが施されるが、導電膜と第
２の絶縁膜とは被エッチング特性が実質的に同一である
ため、両膜とも第２の絶縁膜の上部表面からほぼ同量だ
けオーバーエッチングにより除去される。よって、第２
の絶縁膜の上部表面とプラグ層の上部表面は実質的に同
一の平面を構成する。

【００７３】このように第２の絶縁膜と導電膜の上部表
面が実質的に同一平面（すなわち実質的に平坦な表面）
をなすため、従来の製造方法のように、第２と第３の孔
部において、プラグ層の上部表面が第２の絶縁膜の上部
表面よりも落込んだリセス部は生じない。したがって、
リセス部において下部電極層とキャパシタ絶縁層とのカ
バレッジに起因するリーク特性と耐圧特性の低下は解消
される。また本発明の１の局面に従う半導体装置の製造
方法では、第１の孔を有する第１の被覆膜が第２の絶縁
膜上に形成される。この第１の孔はたとえば写真製版に
より形成される。このため第１の孔の開口径は、写真製
版により形成可能な最小加工寸法よりも小さい径にする
ことはできない。しかし、この第１の孔の側壁に側壁膜
が形成されることによりその開口径は写真製版による。
最小加工寸法よりも側壁膜の幅だけ小さくすることがで
きる。このような開口径を有する第１の被覆膜と側壁膜
とをマスクとして第２の絶縁膜に異方性エッチングが施
される。このエッチングにより、第１の絶縁膜と第２の
絶縁膜とに各々、写真製版による最小加工寸法よりも小
さい開口径を有する第２の孔と第３の孔を形成すること
ができる。これにより、同じ設計ルールにおいてより狭
いスペースに第２と第３の孔を形成することができると
ともに、写真製版技術によるパターニングにおいて重ね
合せマージンが拡大される。

【００７４】上記の製造方法で形成される本発明の１の
局面に従う半導体装置では、第１と第２の孔を充填する
埋込導電層（プラグ層）と第２の絶縁膜との上部表面が
実質的に同一平面をなしている。このため、第１と第２
の孔の上部において、埋込導電膜の上面が第２の絶縁膜
の上面に比較して落込んだ状態となることはない。すな
わち、埋込導電層の上部表面と第２の絶縁膜の上部表面
とにより段差が構成されることはない。よって、従来の
ように、この段差部での下部電極層とキャパシタ絶縁層
との段差被覆性に起因する耐リーク特性と耐圧特性の低
下は生じない。したがって、良好な耐リーク特性と耐圧
特性を有する半導体装置を得ることができる。

【００７５】また、上記の製造方法で形成される本発明
の１の局面に従う半導体装置では、第１と第２の孔は、
写真製版により形成可能な最小加工寸法よりも小さい開
口径を有している。このため、たとえばＤＲＡＭのメモ
リセルにおけるワード線の間に第１と第２の孔が形成さ
れた場合でも、開口径が縮小化された寸法分だけ開口と
ワード線間の重ね合せのマージンが拡大される。よっ
て、このワード線間のピッチを縮小化することが可能と
なり、メモリセルなどの高集積化を図ることができる。
したがって、高集積化に対応可能な半導体装置を得るこ
とが可能となる。

【００７６】従来の半導体装置では、トランスファーゲ
ートトランジスタを被覆する層間絶縁膜としてシリコン
酸化膜単層が用いられていた。また、一般的に層間絶縁
膜と下部電極層との間にチタン（Ｔｉ）などよりなるバ
リア層が形成される。このバリア層を構成するＴｉなど
とシリコン酸化膜とはエッチング選択比が小さい。この
ため、下部電極層形成時のパターニングの際に、バリア
層のエッチング除去と同時にシリコン酸化膜よりなる層
間絶縁膜も除去される。このシリコン酸化膜の膜減りに
よって、シリコン酸化膜の絶縁耐圧が低下する。

【００７７】しかし、本発明の半導体装置の好ましい局
面に従えば、第２の絶縁膜はシリコン窒化膜を含む材料
よりなっている。このシリコン窒化膜は、バリア層を構
成するＴｉなどに対してエッチング選択比が大きい材料
である。このため、下部電極層形成時のパターニングの
際に、バリア層がエッチングされてもシリコン窒化膜よ
りなる第２の絶縁膜はほとんど除去されることはない。
よって、第２の絶縁膜の膜減りにより、絶縁耐圧が低下
することはない。したがって、絶縁耐圧に優れた半導体
装置を得ることができる。

【００７８】本発明の他の局面に従う半導体装置の製造
方法では、不純物領域上を覆う絶縁膜はこの絶縁膜上に
形成される導電膜と実質的に同一の被エッチング特性を
有する。このため、孔内のみを充填するプラグ層を形成
すべく導電膜を全面エッチングすると、絶縁膜の上部表
面と導電層よりなるプラグ層の上部表面とは実質的に同
一平面をなす。すなわちプラグ層形成時の導電膜のエッ
チングでは、一般に導電膜にオーバーエッチングが施さ
れるが、導電膜と絶縁膜とは被エッチング特性が実質的
に同一であるため、両膜とも絶縁膜の上部表面からほぼ
同僚だけオーバーエッチングにより除去される。よっ
て、絶縁膜の上部表面とプラグ層の上部表面は実質的に
同一の平面を構成する。

【００７９】このように絶縁膜と導電膜の上部表面が実
質的に同一平面（すなわち実質的に平坦な表面）をなす
ため、プラグ層の上部表面が絶縁膜の上部平面よりも落
込んだリセス部は生じない。したがって、リセス部にお
いて下部電極層とキャパシタ絶縁層とのカバレッジに起
因するリーク特性と耐圧特性の低下は解消される。

【００８０】上記の製造方法で形成される本発明の他の
局面に従う半導体装置では、孔を充填する埋込導電層
（プラグ層）と絶縁膜との上部表面が実質的に同一平面
をなしている。このため、孔の上部において、埋込導電
膜の上面が絶縁膜の上面に比較して落込んだ状態となる
ことはない。すなわち、埋込導電層の上部表面と絶縁膜
の上部表面とにより段差が構成されることはない。よっ
て、従来のように、この段差部での下部電極層とキャパ
シタ絶縁層との段差被覆性に起因する耐リークと耐圧特
性の低下は生じない。したがって、良好な耐リーク特性
と耐圧特性を有する半導体装置を得ることができる。

【００８１】

【実施例】以下、本発明の半導体装置およびその製造方
法の実施例について説明する。

【００８２】図１は、本発明の第１の実施例における半
導体装置の構成を概略的に示す断面図である。図１を参
照して、シリコン基板３１の表面には、分離酸化膜３３
が形成されている。またこの分離酸化膜３３の下面に接
するようにチャネルストッパー領域３５が形成されてい
る。この分離酸化膜３３とチャネルストッパー領域３５
とにより電気的に分離されるシリコン基板３１の表面に
は、複数個のトランスファーゲートトランジスタ３０が
形成されている。

【００８３】トランスファーゲートトランジスタ３０
は、ゲート酸化膜２１と、ゲート電極２３と、１対のソ
ース／ドレイン領域２５とを有している。シリコン基板
３１の表面には、１対のソース／ドレイン領域２５が所
定の間隔を介して形成されている。このソース／ドレイ
ン領域２５は、ＬＤＤ構造を有している。すなわちソー
ス／ドレイン領域２５は、比較的低濃度の不純物領域２
５ａと比較的高濃度の不純物領域２５ｂとの２層構造に
より形成されている。この１対のソース／ドレイン領域
２５に挟まれる領域上にゲート酸化膜２１を介在してゲ
ート電極２３が形成されている。このゲート電極２３の
表面を覆うように絶縁膜２７が形成されている。

【００８４】この絶縁膜２７の表面上を延在するよう
に、かつ１対のソース／ドレイン領域２５のいずれか一
方と接するようにビット線３７が形成されている。この
ビット線３７およびトランスファーゲートトランジスタ
３０を被覆するように層間絶縁膜１、３が形成されてい
る。

【００８５】この層間絶縁膜１，３は、シリコン酸化膜
（ＳｉＯ₂ ）１と、シリコン窒化膜（Ｓｉ₃ Ｎ₄ ）３と
を有している。このシリコン酸化膜１とシリコン窒化膜
３とは順次積層して形成されている。またこの層間絶縁
膜１、３により覆われることによってビット線３７は埋
込ビット線とされている。

【００８６】シリコン酸化膜１とシリコン窒化膜３とに
は、１対のソース／ドレイン領域２５のいずれか他方の
一部表面に達するコンタクトホール１ａ，３ａが形成さ
れている。このコンタクトホール１ａ、３ａは、シリコ
ン酸化膜１に形成された孔１ａとシリコン窒化膜３に形
成された孔３ａとが連通することにより形成されてい
る。また、コンタクトホール１ａ、３ａは写真製版技術
により形成可能な最小加工寸法よりも小さい開口径を有
している。このコンタクトホール１ａ、３ａを充填し、
それによりソース／ドレイン領域２５と接するようにプ
ラグ層９ａが形成されている。

【００８７】このプラグ層９ａの上部表面は、シリコン
窒化膜３の上部表面と実質的に同一平面をなしている。
またプラグ層９ａは、ドープト多結晶シリコンより形成
されている。このプラグ層９ａを通じてソース／ドレイ
ン領域２５と電気的に接続するようにキャパシタ２０が
形成されている。

【００８８】キャパシタ２０は、下部電極層１３と、キ
ャパシタ絶縁層１５と、上部電極層１９とを有してい
る。下部電極層１３は、バリア層１１を介在してシリコ
ン窒化膜３の表面上に３００〜１０００Åの膜厚で形成
されている。この下部電極層１３は白金（Ｐｔ）よりな
っている。

【００８９】またバリア層１１は、チタン（Ｔｉ）／窒
化チタン（ＴｉＮ）／チタン（Ｔｉ）の３層構造を有
し、プラグ層９ａと接するように形成されている。バリ
ア層１１を構成する各膜の膜厚は、各々１００〜５００
Åである。このバリア層１１は、ドープト多結晶シリコ
ンよりなるプラグ層９ａから下部電極層１３に不純物が
拡散することを防止し、かつシリコン窒化膜３と下部電
極層１３との密着性を向上させる役割をなしている。

【００９０】この下部電極層１３の表面を覆うようにキ
ャパシタ絶縁層１５が形成されている。このキャパシタ
絶縁層１５は、たとえばＰＺＴなどの高誘電率材料より
形成されている。またこのキャパシタ絶縁層１５を介在
して下部電極層１３を覆うように上部電極層１７が形成
されている。この上部電極層１７は、たとえば白金より
なっていてもよく、またこれに限られずドープト多結晶
シリコンよりなっていてもよい。このキャパシタ２０を
被覆するように絶縁膜１９が形成されている。

【００９１】次に、本発明の第１の実施例における半導
体装置の製造方法について以下に説明する。

【００９２】図２〜図１４は、本発明の第１の実施例に
おける半導体装置の製造方法を工程順に示す概略断面図
である。

【００９３】まず図２を参照して、シリコン基板３１の
分離酸化膜３３とチャネルストッパー領域３５とにより
分離される領域に、ゲート酸化膜２１とゲート電極２３
と１対のソース／ドレイン領域２５とを有するトランス
ファーゲートトランジスタ３０が形成される。またゲー
ト電極２３の表面を覆う絶縁膜２７の表面上に延在する
ように、かつ１対のソース／ドレイン領域２５のいずれ
か一方と接するようにビット線３７が形成される。この
ビット線３７は、たとえばドープト多結晶シリコン膜よ
り形成される。

【００９４】このビット線３７とトランスファーゲート
トランジスタ３０を覆うようにシリコン基板３１の表面
全面に減圧ＣＶＤ法を用いてシリコン酸化膜１が形成さ
れる。このシリコン酸化膜１の表面にＳＯＧ膜（図示せ
ず）が塗布され、その表面が比較的平坦とされる。この
後、ＳＯＧ膜とシリコン酸化膜１とをエッチバックし、
それによりほぼ平坦な表面を有するシリコン酸化膜１が
形成される。

【００９５】図３を参照して、シリコン酸化膜１の表面
上に減圧ＣＶＤ法もしくは常圧ＣＶＤ法を用いてシリコ
ン窒化膜（Ｓｉ₃ Ｎ₄ ）３が１０００〜３０００Åの膜
厚で形成される。このシリコン窒化膜３の表面全面にシ
リコン酸化膜５が減圧ＣＶＤ法もしくは常圧ＣＶＤ法に
より５００〜３０００Åの膜厚で形成される。

【００９６】図４を参照して、シリコン酸化膜５の表面
全面にフォトレジスト４１が塗布される。このフォトレ
ジスト４１は、露光処理などによりソース／ドレイン領
域２５の上方にホールパターン４１ａを有するようにパ
ターニングされる。このレジストパターン４１をマスク
としてシリコン酸化膜５に異方性エッチングが施され
る。このエッチングによりシリコン酸化膜５には開口５
ａが形成される。この後レジストパターン４１が除去さ
れる。

【００９７】図５を参照して、開口５ａの内壁面上およ
びシリコン酸化膜５の表面全面を覆うように第２のシリ
コン酸化膜７が減圧ＣＶＤ法により５００〜１５００Å
の膜厚で形成される。開口５ａの底部において少なくと
もシリコン窒化膜３の表面が露出するまで第２のシリコ
ン酸化膜７にエッチバックが施される。

【００９８】図６を参照して、このエッチバックによ
り、開口５ａの側壁に５００〜１５００Åの幅Ｌ_D を有
するサイドウォールスペーサ形状の枠部７ａが形成され
る。この枠部７ａによって、開口径Ｌ_A は開口５ａの開
口径Ｌ_C よりも小さくなる。この枠部７ａと第１のシリ
コン酸化膜５とをマスクとしてシリコン窒化膜３に異方
性エッチングが施される。

【００９９】図７を参照して、この異方性エッチングに
より、シリコン窒化膜３には、シリコン酸化膜１の一部
表面を露出させる第２の孔３ａが形成される。これによ
り、この第２の孔３ａは開口径Ｌ_A と実質的に同一の開
口径を有するように形成される。次にシリコン窒化膜３
をマスクとしてシリコン窒化膜１に異方性エッチングが
施される。なおこのシリコン酸化膜１のエッチングと同
時に第１の被覆膜５と枠部７ａが除去される。

【０１００】図８を参照して、シリコン酸化膜１のエッ
チングにより、シリコン酸化膜１には第１の孔１ａが形
成される。この第１の孔１ａも、開口径Ｌ_A と実質的に
同一の開口径を有するように形成される。この第１の孔
１ａからは、ソース／ドレイン領域２５の一部表面が露
出する。すなわち、第１と第２の孔１ａ、３ａとによ
り、ソース／ドレイン領域２５の一部表面に達するコン
タクトホールが形成される。

【０１０１】図９を参照して、このコンタクトホール１
ａ、３ａを埋込むように、シリコン窒化膜３の表面全面
にドープト多結晶シリコン膜９が５０００〜６０００Å
の膜厚でＣＶＤ法により形成される。コンタクトホール
１ａ，３ａを埋め込むプラグ層を形成すべく、このドー
プト多結晶シリコン膜９にエッチバックが施される。

【０１０２】このエッチバックプロセスでは、シリコン
窒化膜３の上部表面においてドープト多結晶シリコン膜
９の図示しない段差部上でエッチング残渣が生じないよ
うに、ドープト多結晶シリコン膜９に、たとえば点線で
示す位置までオーバーエッチングが施される。このエッ
チング時の条件は大量生産に適した条件が選ばれ、たと
えば平行平板型ＲＩＥによって、ガス系：ＳＦ₆ 、ＳＦ
₆ の流量：１００ｓｃｃｍ、ガス圧：５００ｍＴｏｒ
ｒ、ＲＦ電力：２００Ｗ、時間：１〜２分、入力電力：
０．２５Ｗ／ｃｍ² である。また、この条件下でのドー
プト多結晶シリコン膜９のエッチング速度は４０００〜
６０００Å／ｍｉｎ．である。

【０１０３】図１０を参照して、上記のエッチング条件
下においては、ドープト多結晶シリコン膜（Ｐｏｌｙ−
Ｓｉ）９のシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）３に対するエ
ッチング選択比（Ｐｏｌｙ−Ｓｉのエッチング速度／Ｓ
ｉ₃ Ｎ₄ のエッチング速度）は１〜２である。この条件
下ではドープト多結晶シリコン膜９とシリコン窒化膜３
とはエッチング選択比が格段に小さい。このため、上記
のエッチバックプロセスにおけるオーバーエッチング時
において、両膜３、９は、シリコン窒化膜３の上部表面
位置からほぼ同じ膜厚だけ除去される。また両膜３、９
のエッチング選択比が小さいため、ローディング効果に
よってドープト多結晶シリコン膜９のみ過剰にエッチン
グされることは防止されうる。よって、このエッチバッ
クにより形成されるプラグ層９ａの上部表面とシリコン
窒化膜３の上部表面とはほぼ同一平面となる。

【０１０４】図１１を参照して、プラグ層９ａとシリコ
ン窒化膜３とにより構成される表面全面にバリア層１１
として、チタン層、窒化チタン層、チタン層の３層が各
々１００〜５００Åの膜厚で順次スパッタ法により形成
される。またバリア層１１の表面全面に白金層１３が３
００〜１０００Åの膜厚でスパッタ法により形成され
る。

【０１０５】図１２を参照して、白金層１３の表面上
に、所望の形状にパターニングされたレジストパターン
４３が形成される。このレジストパターン４３をマスク
として白金層１３とバリア層１１とが順次異方性エッチ
ングによりパターニングされる。このパターニングによ
り、白金よりなる下部電極層１３がプラグ層９ａを通じ
てソース／ドレイン領域２５と電気的に接続されるよう
に形成される。またこのパターニング時においてバリア
層１１を構成するチタンなどとシリコン窒化膜３とは、
エッチング選択比が大きい。このため、このエッチング
時にシリコン窒化膜３がエッチングにより除去されるこ
とはほとんどない。したがって、シリコン窒化膜３が膜
減りすることによる絶縁耐圧の低下は生じない。この
後、レジストパターン４３が除去される。

【０１０６】図１３を参照して、下部電極層１３の表面
を覆うようにＰＺＴなどの高誘電率材料よりなるキャパ
シタ絶縁層１５がスパッタ法により形成される。

【０１０７】図１４を参照して、このキャパシタ絶縁層
１５を介在して下部電極層１３を覆うように上部電極層
１７が、たとえば白金層もしくはドープト多結晶シリコ
ン層により形成される。この下部電極層１３と、キャパ
シタ絶縁層１５と、上部電極層１７とによりキャパシタ
２０が形成される。このキャパシタ２０を被覆するよう
に絶縁膜１９が形成される。

【０１０８】本実施例の半導体装置の製造方法では、図
９に示すように、プラグ層形成用のドープト多結晶シリ
コン膜９はシリコン窒化膜３上に形成される。上述のエ
ッチング条件下においては、ドープト多結晶シリコン膜
９のシリコン窒化膜３に対するエッチング選択比は１〜
２である。このため、エッチバックプロセスにおけるオ
ーバーエッチング時には、ドープト多結晶シリコン膜９
とシリコン窒化膜３とは、シリコン窒化膜３の上部表面
位置からほぼ同じ膜厚だけ除去される。よって、図１０
に示すように、エッチング後のプラグ層９ａの上部表面
とシリコン窒化膜３の上部表面との間にはほとんど段差
が生じることはない。

【０１０９】また、ドープト多結晶シリコン膜９のシリ
コン窒化膜３に対するエッチング選択比は、シリコン酸
化膜に対するエッチング選択比に比較して１０分の１程
度である。このため、仮に、本実施例の製造方法におい
て、エッチング後のプラグ層９ａとシリコン窒化膜３と
の上部表面の間に段差が生じるとしても、本実施例のリ
セス部における段差は、従来のリセス部における段差ｒ
の１０分の１程度となる。

【０１１０】具体的には図２６に示す従来のリセス部に
おける段差ｒが１０００Åであった場合、本実施例では
リセス部における段差は１００Åになる。このように、
リセス部が生じたとしてもその段差は従来例に比較して
格段に小さくなるため、リセス部における下部電極層１
３とキャパシタ絶縁層１５とのカバレッジ（段差被覆
性）に起因する耐リーク特性と耐圧特性の低下は解消さ
れる。

【０１１１】また層間絶縁膜１、３にコンタクトホール
１ａ，３ａを形成する場合、図４に示すようにまず第１
の被覆膜５に第１の孔５ａが形成される。この第１の孔
５ａは、写真製版技術により形成される。このため、第
１の孔５ａの開口径Ｌ_C は写真製版により形成可能な最
小加工寸法（０．４μｍ）よりも小さい径にすることは
できない。

【０１１２】しかし、図５と図６に示す工程で、第２の
被覆膜７を異方性エッチングすることにより第１の孔５
ａの側壁にサイドウォールスペーサ形状の枠部７ａが形
成される。このため、枠部７ａの開口径Ｌ_A は、写真製
版による最小加工寸法Ｌ_C よりも枠部の幅Ｌ_D だけ小さ
くすることができる。すなわち、枠部７ａの開口径Ｌ _A
は、Ｌ_C −２×Ｌ_D となる。

【０１１３】このような開口径Ｌ_A を有する枠部７ａと
第１の被覆膜５とをマスクとしてシリコン窒化膜３とシ
リコン酸化膜１に異方性エッチングが施されることによ
り、図８に示すように枠部の開口径Ｌ_A と実質的に同一
の径を有するコンタクトホール１ａ、３ａが形成され
る。すなわちコンタクトホールの開口径Ｌ_A は、写真製
版技術による形成可能な最小加工寸法（０．４μｍ）よ
りも小さくすることができる。

【０１１４】これにより、同じ設計ルールにおいてより
狭いスペースにコンタクトホール１ａ、３ａを形成する
ことができるため、写真製版技術によるパターニングに
おいて重ね合せマージンが拡大される。

【０１１５】具体的には図１を参照して、層間絶縁膜
１、３に形成されるコンタクトホール１ａ，３ａの開口
径Ｌ_A は写真製版により形成可能な最小加工寸法よりも
小さい。このため、たとえばワード線（ゲート電極）２
３の間にコンタクトホール１ａ、３ａが形成された場合
でも、開口径Ｌ_A の寸法を小さくできる分だけコンタク
トホール１ａ、３ａとワード線２３間の重ね合せのマー
ジンが拡大される。これにより、重ね合わせマージン
を、図４に示すレジストパターン４１の重ね合せずれよ
り大きく確保できる。よって、プラグ層９ａとワード線
２３との接触およびプラグ層９ａとチャネルストッパ領
域３５との接触を防止することができ、このワード線２
３間のピッチを縮小化することも可能となる。またコン
タクトホール１ａ、３ａが下部電極形成領域からのはみ
だすことも防止できる。従って、メモリセルなどの高集
積化を図ることができる。

【０１１６】さらに図１２を参照して、下部電極層１３
とバリア層１１のパターニング時において、バリア層１
１の下層には、シリコン窒化膜３が設けられている。こ
のシリコン窒化膜３は、バリア層１１を構成するチタン
などに対してエッチング選択比が大きい材料である。こ
のため、下部電極層１３のパターニング時において、バ
リア層１１がエッチングされても、シリコン窒化膜３は
ほとんどエッチングされない。よって、シリコン窒化膜
３が膜減りすることにより、層間絶縁膜１、３の絶縁耐
圧が低下することはない。したがって、絶縁耐圧に優れ
た半導体装置を得ることができる。

【０１１７】なお、本実施例においては、層間絶縁膜を
構成する第１の絶縁膜をシリコン酸化膜とし、かつ第２
の絶縁膜をシリコン窒化膜としている。またプラグ層９
ａにドープト多結晶シリコンを用いている。しかしなが
ら、本発明における第１および第２の絶縁膜とプラグ層
とは、上記の材料に限定されず、第２の絶縁膜が第１の
絶縁膜と被エッチング特性が異なり、かつ第２の絶縁膜
がプラグ層と被エッチング特性が実質的に同一であるよ
うな材料により各々構成されていればよい。

【０１１８】また、上記実施例においては、層間絶縁膜
を２層構造としたが、単層構造であっても層間絶縁膜の
上部表面とプラグ層の上部表面とを実質的に同一平面と
することは可能である。以下、層間絶縁膜が単層よりな
る半導体装置について説明する。

【０１１９】図１５は、本発明の第２の実施例における
半導体装置の構成を概略的に示す断面図である。図１５
を参照して、本実施例における半導体装置の構成は、上
述した第１の実施例と比較して、層間絶縁膜の構成が異
なる。本実施例での層間絶縁膜１０１は、絶縁膜単層よ
りなり、たとえばシリコン窒化膜よりなる。またこのシ
リコン窒化膜よりなる層間絶縁膜１０１の上部表面とプ
ラグ層９ａの上部表面とは実質的に同一平面をなしてい
る。

【０１２０】これ以外の構成については、図１に示す第
１の実施例における半導体装置の構成とほぼ同様である
ためその説明は省略する。

【０１２１】次に、本発明の第２の実施例における半導
体装置の製造方法において代表的な工程について説明す
る。

【０１２２】図１６と図１７は、本発明の第２の実施例
における半導体装置の製造方法の代表的な工程を順に示
す概略断面図である。まず図１６を参照して、第１の実
施例と同様、トランスファーゲートトランジスタ３０と
ビット線３７とを覆うシリコン窒化膜１０１にコンタク
トホール１０１ａが形成される。このコンタクトホール
１０１ａからは、１対のソース／ドレイン領域２５のい
ずれか他方の一部表面が露出する。このコンタクトホー
ル１０１ａを埋込み、それによりソース／ドレイン領域
２５と接するようにシリコン窒化膜１０１の表面全面に
ドープト多結晶シリコン膜９が形成される。

【０１２３】プラグ層を形成するため、このドープト多
結晶シリコン膜９にたとえば点線で示す位置までエッチ
バックが施される。このエッチングの条件は、平行平板
型ＲＩＥにより、ガス系：ＳＦ₆ 、ＳＦ₆ の流量：１０
０ｓｃｃｍ、ガス圧：５００ｍＴｏｒｒ、ＲＦ電力：２
００Ｗ、時間：１〜２分、入力電力：０．２５Ｗ／ｃｍ
² である。このエッチング条件下におけるドープト多結
晶シリコン膜９のエッチング速度は、４０００〜６００
０Å／ｍｉｎ．である。また、この条件下においては、
ドープト多結晶シリコン膜９とシリコン窒化膜１０１に
対するエッチング選択比は１〜２である。すなわち、ド
ープト多結晶シリコン膜９のエッチバックプロセスにお
けるオーバーエッチング時において、シリコン窒化膜１
０１とドープト多結晶シリコン膜９とは、シリコン窒化
膜１０１の上部表面位置からほぼ同じ膜厚だけ除去され
る。

【０１２４】図１７を参照して、上記のエッチバックに
より、ドープト多結晶シリコン膜９からプラグ層９ａが
形成される。このプラグ層９ａの上部表面とシリコン窒
化膜１０１の上部表面とは実質的に同一の平面をなす。

【０１２５】この後、バリア層を介在して下部電極層
と、高誘電率材料よりなるキャパシタ絶縁層と、上部電
極層とが形成されることによりキャパシタ２０が形成さ
れ、図１５に示す状態となる。

【０１２６】上述のように層間絶縁膜をシリコン窒化膜
１０１の単層とした場合においても、プラグ層９ａの上
部表面とシリコン窒化膜１０１の上部表面を実質的に同
一平面とすることが可能である。したがって、第１の実
施例と同様、リセス部において下部電極層１３とキャパ
シタ絶縁層１５とのカバレッジに起因する耐リーク特性
と耐圧特性の低下は解消される。

【０１２７】また本実施例においては、層間絶縁膜１０
１を単層とし、これにシリコン窒化膜を用いたが、層間
絶縁膜１０１はシリコン窒化膜に限定されない。またプ
ラグ層９ａもドープト多結晶シリコン膜に限定されな
い。すなわち、層間絶縁膜１０１とプラグ層９ａとは、
実質的に被エッチング特性が同じ材料よりなっていれば
よい。

【０１２８】また、アルゴン（Ａｒ）によるスパッタエ
ッチングを用いても、プラグ層と層間絶縁膜との上部表
面を同一平面に形成することが可能である。以下、その
ことについて簡単に説明する。

【０１２９】アルゴンスパッタエッチングは、たとえ
ば、M. SATO et al., “1985 DRY PROCESS SYMPOSIU
M”, pp. 102-107 に示されている。このアルゴンスパ
ッタエッチングは、被エッチング膜の膜質に関係なく、
どのような被エッチング膜であっても実質的に同一のエ
ッチング速度を実現できる技術である。

【０１３０】図１６を参照して、コンタクトホール１０
１ａを埋込むように層間絶縁膜１０１の表面全面に導電
膜９が形成される。この導電膜９にたとえば一点鎖線で
示す位置（層間絶縁膜１０１の上部表面からの膜厚が５
００〜１０００Å程度となる位置）までＲＩＥが施され
る。この後、上記のアルゴンスパッタエッチングが施さ
れる。

【０１３１】上述したようにアルゴンスパッタエッチン
グにおいては、膜質に関係なくどのような膜であっても
同一のエッチング速度を得ることができる。したがっ
て、このアルゴンスパッタエッチングにより、たとえば
点線で示す位置まで層間絶縁膜１０１とドープト多結晶
シリコン膜９とをエッチングする場合、両膜１０１と９
との上部表面を同一平面をなすようなエッチングするこ
とは非常に容易である。したがって、図１７に示すよう
にプラグ層９ａの上部表面と層間絶縁膜１０１の上部表
面を実質的に同一平面とすることができる。したがっ
て、上述した第１と第２の実施例と同様、リセス部にお
ける下部電極層とキャパシタ絶縁層とのカバレッジに起
因する耐リーク特性と耐圧特性の低下は解消される。

【０１３２】なお、アルゴンスパッタエッチングを用い
た場合には、層間絶縁膜の材質とプラグ層の材質は、い
かなる材質であってもよい。

【０１３３】また、第１、第２の実施例においては、バ
リア層１１としてチタン／窒化チタン／チタンの３層構
造を用いたが、バリア層１１はこれに限られず、上述の
バリア性が確保できる材質であればいかなる材質も採用
可能である。

【０１３４】

【発明の効果】本発明の半導体装置の製造方法では、不
純物領域上を覆う絶縁膜は第１と第２の絶縁膜より形成
される。このうち第２の絶縁膜は、第２の絶縁膜上に形
成される導電膜と実質的に同一の被エッチング特性を有
する。このため、第２の絶縁膜の上部表面と導電膜より
なるプラグ層の上部表面とは実質的に同一平面をなすよ
うに形成することができる。したがって、第２と第３の
孔部においてプラグ層の上部表面が第２の絶縁膜の上部
表面よりも落込んだ状態は生じない。したがって、リー
ク特性および耐圧特性の良好な半導体装置を得ることが
できる。

【０１３５】また本発明の半導体装置の製造方法では、
第１の孔を有する第１の被覆膜が第２の絶縁膜上に形成
される。この第１の孔はたとえば写真製版により形成さ
れる。このため第１の孔の開口径は、写真製版により形
成可能な最小加工寸法よりも小さい径にすることはでき
ない。しかし、この第１の孔の側壁に側壁膜が形成され
ることにより、この第１の被覆膜と側壁膜とをマスクと
して第２と第１の絶縁膜に順次異方性エッチングを施す
ことにより、第１と第２の絶縁膜に写真製版技術による
形成可能な最小加工寸法よりも小さい開口径を有する第
２の孔が形成される。これにより同じ設計ルールおいて
より狭いスペースに第２と第３の孔が形成できるととも
に、写真製版技術によるパターニングにおいて重ね合せ
マージンが拡大される。したがって、高集積化に対応可
能な半導体装置を得ることが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体装置の構
成を概略的に示す断面図である。

【図２】本発明の第１の実施例における半導体装置の製
造方法の第１工程を示す概略断面図である。

【図３】本発明の第１の実施例における半導体装置の製
造方法の第２工程を示す概略断面図である。

【図４】本発明の第１の実施例における半導体装置の製
造方法の第３工程を示す概略断面図である。

【図５】本発明の第１の実施例における半導体装置の製
造方法の第４工程を示す概略断面図である。

【図６】本発明の第１の実施例における半導体装置の製
造方法の第５工程を示す概略断面図である。

【図７】本発明の第１の実施例における半導体装置の製
造方法の第６工程を示す概略断面図である。

【図８】本発明の第１の実施例における半導体装置の製
造方法の第７工程を示す概略断面図である。

【図９】本発明の第１の実施例における半導体装置の製
造方法の第８工程を示す概略断面図である。

【図１０】本発明の第１の実施例における半導体装置の
製造方法の第９工程を示す概略断面図である。

【図１１】本発明の第１の実施例における半導体装置の
製造方法の第１０工程を示す概略断面図である。

【図１２】本発明の第１の実施例における半導体装置の
製造方法の第１１工程を示す概略断面図である。

【図１３】本発明の第１の実施例における半導体装置の
製造方法の第１２工程を示す概略断面図である。

【図１４】本発明の第１の実施例における半導体装置の
製造方法の第１３工程を示す概略断面図である。

【図１５】本発明の第２の実施例における半導体装置の
構成を概略的に示す断面図である。

【図１６】本発明の第２の実施例における半導体装置の
製造方法の代表的な工程の第１工程を示す概略断面図で
ある。

【図１７】本発明の第２の実施例における半導体装置の
製造方法の代表的な工程の第２工程を示す概略断面図で
ある。

【図１８】一般的なＤＲＡＭのブロック図である。

【図１９】従来のスタックトタイプのキャパシタを有す
るＤＲＡＭのメモリセル構造を示す概略断面図である。

【図２０】従来の半導体装置の構成を概略的に示す断面
図である。

【図２１】従来の半導体装置の製造方法の第１工程を示
す概略断面図ある。

【図２２】従来の半導体装置の製造方法の第２工程を示
す概略断面図である。

【図２３】従来の半導体装置の製造方法の第３工程を示
す概略断面図である。

【図２４】従来の半導体装置の製造方法の第４工程を示
す概略断面図である。

【図２５】従来の半導体装置の製造方法の第５工程を示
す概略断面図ある。

【図２６】従来の半導体装置の製造方法の第６工程を示
す概略断面図である。

【図２７】従来の半導体装置の製造方法の第７工程を示
す概略断面図である。

【図２８】従来の半導体装置の製造方法の第８工程を示
す概略断面図である。

【図２９】従来の半導体装置の製造方法の第９工程を示
す概略断面図である。

【図３０】従来の半導体装置の製造方法の第１０工程を
示す概略断面図である。

【図３１】従来の半導体装置における第１の問題点を説
明するための図２０のＰ部で示す部分の拡大断面図であ
る。

【図３２】従来の半導体装置においてプラグ層とゲート
電極とが接続される様子を示す第１工程図である。

【図３３】従来の半導体装置においてプラグ層とゲート
電極とが接続される様子を示す第２工程図である。

【図３４】従来の半導体装置においてプラグ層とゲート
電極とが接続される様子を示す第３工程図である。

【図３５】従来の半導体装置においてプラグ層とチャネ
ルストッパー領域とが接続される様子を示す第１工程図
である。

【図３６】従来の半導体装置においてプラグ層とチャネ
ルストッパー領域とが接続される様子を示す第２工程図
である。

【図３７】従来の半導体装置においてコンタクトホール
が、下部電極層の形成領域からずれる様子を示す概略平
面図である。

【図３８】従来の半導体装置において、下部電極層のパ
ターニング時における層間絶縁膜の膜減りを説明するた
めの概略断面図ある。

【符号の説明】

１ シリコン酸化膜 ３ シリコン窒化膜 １ａ、３ａ コンタクトホール ９ａ プラグ層 １３ 下部電極層 １５ キャパシタ絶縁層 １７ 上部電極層 ２０ キャパシタ ２５ ソース／ドレイン領域

Claims (5)

【特許請求の範囲】
1. 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された不純物領域と、 前記不純物領域を覆うように前記半導体基板の主表面上
   に形成され、かつ前記不純物領域の一部表面に達する第
   １の孔を有する第１の絶縁膜と、 前記第１の絶縁膜上に形成され、前記第１の孔の内壁面
   と連続した内壁面を有する第２の孔を有する第２の絶縁
   膜とを備え、 前記第１と第２の孔は、写真製版により形成可能な最小
   加工寸法よりも小さい開口径を有し、かつ前記第２の絶
   縁膜の上部表面から前記不純物領域に達するように延び
   ており、さらに、 前記不純物領域の一部表面と接するように前記第１と第
   ２の孔を充填し、かつ前記第２の絶縁膜の上部表面と実
   質的に同一平面をなす表面を有する埋込導電層と、 前記埋込導電層と接するように前記第２の絶縁膜の上部
   表面上に形成された下部電極層と、 前記下部電極層を覆うように形成され、高誘電率材料を
   含むキャパシタ絶縁層と、 前記キャパシタ絶縁層を介在して前記下部電極層を覆う
   ように形成された上部電極層とを備えた、半導体装置。
2. 【請求項２】 前記第２の絶縁膜は、シリコン窒化物を
   含む材料よりなる、請求項１に記載の半導体装置。
3. 【請求項３】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された不純物領域と、 前記不純物領域を覆うように前記半導体基板の主表面上
   に形成され、かつ前記不純物領域の一部表面に達する孔
   を有する絶縁膜と、 前記不純物領域の一部表面と接するように前記孔を充填
   して前記絶縁膜の上部表面と実質的に同一平面をなす表
   面を有し、かつ前記絶縁膜と実質的に同一のエッチング
   特性を有する埋込導電層と、 前記埋込導電層と接するように前記絶縁膜の上部表面上
   に形成された下部電極層と、 前記下部電極層を覆うように形成され、高誘電率材料を
   含むキャパシタ絶縁層と、 前記キャパシタ絶縁層を介在して前記下部電極層を覆う
   ように形成された上部電極層とを備えた、半導体装置。
4. 【請求項４】 半導体基板の主表面に不純物領域を形成
   する工程と、 前記不純物領域を覆うように前記半導体基板の主表面上
   に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜と被エッチング特性の異なる材料から
   なる第２の絶縁膜を前記第１の絶縁膜上に形成する工程
   と、 前記第１の絶縁膜と実質的に同じ被エッチング特性を有
   する材料からなり、かつ前記不純物領域の上方に第１の
   孔を有する第１の被覆膜を前記第２の絶縁膜上に形成す
   る工程と、 前記第１の孔の内壁面および前記第１の被覆膜の表面上
   に前記第１の被覆膜と実質的に同じ被エッチング特性を
   有する材料からなる第２の被覆膜を形成する工程と、 前記第１の孔の底部において前記第２の絶縁膜の一部表
   面が露出するまで前記第２の被覆膜に異方性エッチング
   を施すことにより、前記第１の孔の側壁を覆う側壁膜を
   形成する工程と、 前記側壁膜と前記第１の被覆膜とをマスクとして、前記
   第１の絶縁膜の一部表面が露出するまで前記第１の孔の
   底部において露出する第２の絶縁膜に異方性エッチング
   を施し、第２の絶縁膜に第２の孔を形成する工程と、 前記第２の孔の底部において露出する前記第１の絶縁膜
   を前記不純物領域の一部表面が露出するまで異方性エッ
   チングを施すことにより前記第２の絶縁膜に第３の孔を
   形成し、かつ前記第１の被覆膜と側壁膜とを除去する工
   程と、 前記第２と第３の孔を充填するように前記第２の絶縁膜
   上に前記第２の絶縁膜と実質的に同一の被エッチング特
   性を有する導電膜を形成する工程と、 前記第２の絶縁膜の表面が少なくとも露出するまで前記
   導電膜を全面エッチングすることにより前記導電膜の表
   面が前記第２の絶縁膜の表面と実質的に同一平面をなす
   ように前記第２と第３の孔内に前記導電膜を残存させる
   工程と、 前記導電膜と接するように前記第２の絶縁膜上に下部電
   極層を形成する工程と、 前記下部電極層を覆うように高誘電率材料を含むキャパ
   シタ絶縁層を形成する工程と、 前記キャパシタ絶縁層を介在して前記下部電極層を覆う
   ように上部電極層を形成する工程とを備えた、半導体装
   置の製造方法。
5. 【請求項５】 半導体基板の主表面に不純物領域を形成
   する工程と、 前記不純物領域を覆い、かつ前記不純物領域に達する孔
   を有するように前記半導体基板の主表面上に絶縁膜を形
   成する工程と、 前記孔を充填するように前記絶縁膜上に前記絶縁膜と実
   質的に同一の被エッチング特性を有する導電膜を形成す
   る工程と、 前記絶縁膜の表面が少なくとも露出するまで前記導電膜
   を全面エッチングすることにより前記導電膜の表面が前
   記絶縁膜の表面と実質的に同一平面をなすように前記孔
   内に前記導電膜を残存させる工程と、 前記導電膜と接するように前記絶縁膜上に下部電極層を
   形成する工程と、 前記下部電極層を覆うように高誘電率材料を含むキャパ
   シタ絶縁層を形成する工程と、 前記キャパシタ絶縁層を介在して前記下部電極層を覆う
   ように上部電極層を形成する工程とを備えた、半導体装
   置の製造方法。