JPH0738172B2 - 比較器 - Google Patents
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- JPH0738172B2 JPH0738172B2 JP4076479A JP7647992A JPH0738172B2 JP H0738172 B2 JPH0738172 B2 JP H0738172B2 JP 4076479 A JP4076479 A JP 4076479A JP 7647992 A JP7647992 A JP 7647992A JP H0738172 B2 JPH0738172 B2 JP H0738172B2
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサの
キャッシュメモリやトランスレーションルックアサイド
バッファ（ＴＬＢ）で用いられる高速な比較器に関する
ものである。
キャッシュメモリやトランスレーションルックアサイド
バッファ（ＴＬＢ）で用いられる高速な比較器に関する
ものである。
【０００２】
【従来の技術】従来、マイクロプロセッサにおいて、キ
ャッシュメモリのタグや、ＴＬＢで、多ビットの比較器
が使われる。図６はキャッシュメモリのタグ部の従来例
を示したもので、２４ビットの比較器の構成を示してい
る。６０１はタグメモリで、デコーダ６０２によりアド
レスＰＡ６１０がデコードされ、ワード線ＷＬ６１１が
高電位（以下”Ｈ”と略記する）になると、そのワード
線によって選択されたメモリセルアレイのデータがビッ
ト線対に出力される。センスイネーブルＳＥＮ６１２
が”Ｈ”になるとセンス回路６０３によりタグメモリか
らのデータがアドレスＢ［２３：０］として読み出され
る。中央処理ユニット（ＣＰＵ）からのアドレスＡ［２
３：０］６１３とＢ［２３：０］は、イクスクルーシブ
ノア（ＸＮＯＲ、排他的論理和の論理反転）ゲートから
なる一致回路６０４で各ビット毎に一致／不一致が検出
され、ＡＮＤ回路６０５によって全ビットの一致／不一
致が判定される。６１４はヒット信号ＨＩＴで、全ビッ
トが一致したときに”Ｈ”、少なくとも１ビット以上が
不一致の場合に低電位（以下”Ｌ”と略記する）とな
る。キャッシュメモリのＲＡＭ部はこのヒット信号を用
いてデータの入出力を制御する。なお、６０６はプリチ
ャージ／イコライズ回路で、タグメモリの非アクセス時
にプリチャージイネーブルＰＣＥＮ６１５、イコライズ
イネーブルＥＱＥＮ６１６の制御により、ビット線対の
プリチャージとイコライズをする。読み出しとプリチャ
ージ／イコライズの高速化のため、ＮチャネルＭＯＳＦ
ＥＴをプリチャージ回路に使用している。また６０７は
データＷ［２３：０］６１８の書き込み回路で、書き込
みイネーブルＷＥＮ６１７によって制御される。
ャッシュメモリのタグや、ＴＬＢで、多ビットの比較器
が使われる。図６はキャッシュメモリのタグ部の従来例
を示したもので、２４ビットの比較器の構成を示してい
る。６０１はタグメモリで、デコーダ６０２によりアド
レスＰＡ６１０がデコードされ、ワード線ＷＬ６１１が
高電位（以下”Ｈ”と略記する）になると、そのワード
線によって選択されたメモリセルアレイのデータがビッ
ト線対に出力される。センスイネーブルＳＥＮ６１２
が”Ｈ”になるとセンス回路６０３によりタグメモリか
らのデータがアドレスＢ［２３：０］として読み出され
る。中央処理ユニット（ＣＰＵ）からのアドレスＡ［２
３：０］６１３とＢ［２３：０］は、イクスクルーシブ
ノア（ＸＮＯＲ、排他的論理和の論理反転）ゲートから
なる一致回路６０４で各ビット毎に一致／不一致が検出
され、ＡＮＤ回路６０５によって全ビットの一致／不一
致が判定される。６１４はヒット信号ＨＩＴで、全ビッ
トが一致したときに”Ｈ”、少なくとも１ビット以上が
不一致の場合に低電位（以下”Ｌ”と略記する）とな
る。キャッシュメモリのＲＡＭ部はこのヒット信号を用
いてデータの入出力を制御する。なお、６０６はプリチ
ャージ／イコライズ回路で、タグメモリの非アクセス時
にプリチャージイネーブルＰＣＥＮ６１５、イコライズ
イネーブルＥＱＥＮ６１６の制御により、ビット線対の
プリチャージとイコライズをする。読み出しとプリチャ
ージ／イコライズの高速化のため、ＮチャネルＭＯＳＦ
ＥＴをプリチャージ回路に使用している。また６０７は
データＷ［２３：０］６１８の書き込み回路で、書き込
みイネーブルＷＥＮ６１７によって制御される。
【０００３】センス回路６０３には、メモリ回路の高速
読み出しの実現のため、高い相互コンダクタンス（ｇ
ｍ）を有するバイポーラトランジスタを用いた差動型セ
ンス回路が用いられる。図７に差動型センス回路の構成
例を示す。７０１、７０２はビット線Ｂ７１１、ＮＢ７
１２を入力とするエミッタフォロア回路、７０３、７０
４は差動型センス回路を構成するＮＰＮトランジスタ、
７０５は電流スイッチ用ＮチャネルＭＯＳＦＥＴで、セ
ンスイネーブル信号７１５が”Ｈ”のときのみ動作し、
定電流源として動作する。７０６、７０７は差動型セン
ス回路の負荷抵抗、７１６は出力データ線である。
読み出しの実現のため、高い相互コンダクタンス（ｇ
ｍ）を有するバイポーラトランジスタを用いた差動型セ
ンス回路が用いられる。図７に差動型センス回路の構成
例を示す。７０１、７０２はビット線Ｂ７１１、ＮＢ７
１２を入力とするエミッタフォロア回路、７０３、７０
４は差動型センス回路を構成するＮＰＮトランジスタ、
７０５は電流スイッチ用ＮチャネルＭＯＳＦＥＴで、セ
ンスイネーブル信号７１５が”Ｈ”のときのみ動作し、
定電流源として動作する。７０６、７０７は差動型セン
ス回路の負荷抵抗、７１６は出力データ線である。
【０００４】一般に、バイポーラトランジスタで構成し
た回路は入力インピーダンスが低く、またバイポーラト
ランジスタが飽和すると大きなベース電流が流れて、ベ
ースに接続された回路、すなわちビット線の負荷が大き
くなる。そのため、メモリの読み出し時に”Ｈ”側のビ
ット線でもかなり電位が下がり、電源線、接地線に大き
な雑音が混入すると、メモリセルに誤ったデータを書き
込むおそれがある。この回避方法として、図７の７０
１、７０２で示した高入力インピーダンス、低出力イン
ピーダンス、高電流利得の特徴を持つエミッタフォロア
回路が用いられ、ビット線負荷を小さくしている。さら
に、ビット線電位よりもベース・エミッタ間の内蔵電位
Ｖｂｅだけ下げた電位が、差動型センス回路のＮＰＮト
ランジスタのベースに入力されるため、差動型センス回
路のＮＰＮトランジスタの飽和を起こりにくくしてい
る。
た回路は入力インピーダンスが低く、またバイポーラト
ランジスタが飽和すると大きなベース電流が流れて、ベ
ースに接続された回路、すなわちビット線の負荷が大き
くなる。そのため、メモリの読み出し時に”Ｈ”側のビ
ット線でもかなり電位が下がり、電源線、接地線に大き
な雑音が混入すると、メモリセルに誤ったデータを書き
込むおそれがある。この回避方法として、図７の７０
１、７０２で示した高入力インピーダンス、低出力イン
ピーダンス、高電流利得の特徴を持つエミッタフォロア
回路が用いられ、ビット線負荷を小さくしている。さら
に、ビット線電位よりもベース・エミッタ間の内蔵電位
Ｖｂｅだけ下げた電位が、差動型センス回路のＮＰＮト
ランジスタのベースに入力されるため、差動型センス回
路のＮＰＮトランジスタの飽和を起こりにくくしてい
る。
【０００５】
【発明が解決しようとする課題】上記従来技術では、ヒ
ット信号の生成までに、１）タグ部の読み出し、２）タ
グから読み出したアドレスＢ［２３：０］とＣＰＵから
のアドレスＡ［２３：０］とのビット毎の一致／不一致
の判定、３）全ビットの一致／不一致の判定の３つの動
作が必要となる。そのため、タグ部の読み出しからヒッ
ト信号の生成までに時間がかかるという問題点があっ
た。特に、２）、３）では、多ビットの情報を１ビット
信号に圧縮するためゲート段数が増加し、遅延時間が大
きくなるという問題点があった。
ット信号の生成までに、１）タグ部の読み出し、２）タ
グから読み出したアドレスＢ［２３：０］とＣＰＵから
のアドレスＡ［２３：０］とのビット毎の一致／不一致
の判定、３）全ビットの一致／不一致の判定の３つの動
作が必要となる。そのため、タグ部の読み出しからヒッ
ト信号の生成までに時間がかかるという問題点があっ
た。特に、２）、３）では、多ビットの情報を１ビット
信号に圧縮するためゲート段数が増加し、遅延時間が大
きくなるという問題点があった。
【０００６】またエミッタフォロア回路の付加のため、
バイポーラトランジスタの数が増加し、センス回路の面
積が大きくなる。周辺に素子分離領域の必要なバイポー
ラトランジスタは、微細化が進んでもＭＯＳＦＥＴほど
面積が縮小できず、メモリセルとセンス回路の面積の整
合性が取れなくなる。そのため、多ビット同時読み出し
が必要なタグメモリやＴＬＢでは、面積の大きなセンス
回路を各ビット毎に設けられないという問題点があっ
た。
バイポーラトランジスタの数が増加し、センス回路の面
積が大きくなる。周辺に素子分離領域の必要なバイポー
ラトランジスタは、微細化が進んでもＭＯＳＦＥＴほど
面積が縮小できず、メモリセルとセンス回路の面積の整
合性が取れなくなる。そのため、多ビット同時読み出し
が必要なタグメモリやＴＬＢでは、面積の大きなセンス
回路を各ビット毎に設けられないという問題点があっ
た。
【０００７】本発明は上記課題を解決するものであり、
センス機能と比較機能を併せ持った高速でかつ小さなハ
ードウェア量の比較器を提供することを目的とする。
センス機能と比較機能を併せ持った高速でかつ小さなハ
ードウェア量の比較器を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題の解決のため本
発明は、第１の入力信号線対の一方がゲートに接続され
た第１のＭＯＳＦＥＴと、第２の入力信号線対の一方が
ゲートに接続されかつドレインに前記第１のＭＯＳＦＥ
Ｔのソースが接続された第２のＭＯＳＦＥＴと、前記第
１の入力信号線対の他方がゲートに接続されかつドレイ
ンに前記第１のＭＯＳＦＥＴのドレインが接続された第
３のＭＯＳＦＥＴと、前記第２の入力信号線対の他方が
ゲートに接続されかつドレインに前記第３のＭＯＳＦＥ
Ｔのソースが接続されかつソースに前記第２のＭＯＳＦ
ＥＴのソースが接続された第４のＭＯＳＦＥＴと、前記
第１の入力信号線対の一方がゲートに接続された第５の
ＭＯＳＦＥＴと、前記第２の入力信号線対の他方がゲー
トに接続されかつドレインに前記第５のＭＯＳＦＥＴの
ソースが接続された第６のＭＯＳＦＥＴと、前記第１の
入力信号線対の他方がゲートに接続されかつドレインに
前記第５のＭＯＳＦＥＴのドレインが接続された第７の
ＭＯＳＦＥＴと、前記第２の入力信号線対の一方がゲー
トに接続されかつドレインに前記第７のＭＯＳＦＥＴの
ソースが接続されかつソースに前記第６のＭＯＳＦＥＴ
のソースが接続された第８のＭＯＳＦＥＴと、コレクタ
が前記第１のＭＯＳＦＥＴのドレインに接続されかつベ
ースが前記第２のＭＯＳＦＥＴのソースに接続された第
１のＮＰＮトランジスタと、コレクタが前記第５のＭＯ
ＳＦＥＴのドレインに接続されかつベースが前記第６の
ＭＯＳＦＥＴのソースに接続されかつエミッタが前記第
１のＮＰＮトランジスタのエミッタに接続された第２の
ＮＰＮトランジスタと、活性化信号の信号線がゲートに
接続されかつドレインが前記第１のＮＰＮトランジスタ
のエミッタに接続されかつソースが接地線に接続された
電流スイッチ用ＭＯＳＦＥＴと、電源線と前記第１のＮ
ＰＮトランジスタのコレクタとの間を接続する第１の負
荷抵抗と、電源線と前記第２のＮＰＮトランジスタのコ
レクタとの間を接続する第２の負荷抵抗と、前記第１の
ＮＰＮトランジスタのコレクタまたは前記第２のＮＰＮ
トランジスタのコレクタに接続された出力線とを備えた
ことを特徴とする比較器である。
発明は、第１の入力信号線対の一方がゲートに接続され
た第１のＭＯＳＦＥＴと、第２の入力信号線対の一方が
ゲートに接続されかつドレインに前記第１のＭＯＳＦＥ
Ｔのソースが接続された第２のＭＯＳＦＥＴと、前記第
１の入力信号線対の他方がゲートに接続されかつドレイ
ンに前記第１のＭＯＳＦＥＴのドレインが接続された第
３のＭＯＳＦＥＴと、前記第２の入力信号線対の他方が
ゲートに接続されかつドレインに前記第３のＭＯＳＦＥ
Ｔのソースが接続されかつソースに前記第２のＭＯＳＦ
ＥＴのソースが接続された第４のＭＯＳＦＥＴと、前記
第１の入力信号線対の一方がゲートに接続された第５の
ＭＯＳＦＥＴと、前記第２の入力信号線対の他方がゲー
トに接続されかつドレインに前記第５のＭＯＳＦＥＴの
ソースが接続された第６のＭＯＳＦＥＴと、前記第１の
入力信号線対の他方がゲートに接続されかつドレインに
前記第５のＭＯＳＦＥＴのドレインが接続された第７の
ＭＯＳＦＥＴと、前記第２の入力信号線対の一方がゲー
トに接続されかつドレインに前記第７のＭＯＳＦＥＴの
ソースが接続されかつソースに前記第６のＭＯＳＦＥＴ
のソースが接続された第８のＭＯＳＦＥＴと、コレクタ
が前記第１のＭＯＳＦＥＴのドレインに接続されかつベ
ースが前記第２のＭＯＳＦＥＴのソースに接続された第
１のＮＰＮトランジスタと、コレクタが前記第５のＭＯ
ＳＦＥＴのドレインに接続されかつベースが前記第６の
ＭＯＳＦＥＴのソースに接続されかつエミッタが前記第
１のＮＰＮトランジスタのエミッタに接続された第２の
ＮＰＮトランジスタと、活性化信号の信号線がゲートに
接続されかつドレインが前記第１のＮＰＮトランジスタ
のエミッタに接続されかつソースが接地線に接続された
電流スイッチ用ＭＯＳＦＥＴと、電源線と前記第１のＮ
ＰＮトランジスタのコレクタとの間を接続する第１の負
荷抵抗と、電源線と前記第２のＮＰＮトランジスタのコ
レクタとの間を接続する第２の負荷抵抗と、前記第１の
ＮＰＮトランジスタのコレクタまたは前記第２のＮＰＮ
トランジスタのコレクタに接続された出力線とを備えた
ことを特徴とする比較器である。
【０００９】第２の発明では、上記１ビット比較器をｎ
個備え、各出力線をワイヤードオア接続し、メモリ回路
のｎビットのビット線対と第１のｎビット入力とを比較
するｎビット比較器を構成する。
個備え、各出力線をワイヤードオア接続し、メモリ回路
のｎビットのビット線対と第１のｎビット入力とを比較
するｎビット比較器を構成する。
【００１０】
【作用】本発明の第１では、ビット線対と比較入力線対
を入力とするイクスクルーシブオア回路（ＸＯＲ回路、
排他的論理和回路）とイクスクルーシブノア回路（ＸＮ
ＯＲ回路、排他的論理和の否定回路）をＭＯＳＦＥＴの
パストランジスタ論理回路で生成し、このオン・オフで
差動型センス回路のＮＰＮトランジスタにベース電流の
供給を行う。一致・不一致に応じて負荷抵抗での電圧降
下の有無が決まり、出力線電位が変化する。また、ＮＰ
Ｎトランジスタのベース電位はパストランジスタ論理回
路のＭＯＳＦＥＴでコレクタ電位以下にクランプされる
ため、ＮＰＮトランジスタの飽和を防いで、ビット線電
位の低下によるメモリの誤動作を防止している。このよ
うに、差動型センス回路と比較器を融合し、読み出しと
比較を同時に実行することにより、読み出し／比較の時
間を短縮している。
を入力とするイクスクルーシブオア回路（ＸＯＲ回路、
排他的論理和回路）とイクスクルーシブノア回路（ＸＮ
ＯＲ回路、排他的論理和の否定回路）をＭＯＳＦＥＴの
パストランジスタ論理回路で生成し、このオン・オフで
差動型センス回路のＮＰＮトランジスタにベース電流の
供給を行う。一致・不一致に応じて負荷抵抗での電圧降
下の有無が決まり、出力線電位が変化する。また、ＮＰ
Ｎトランジスタのベース電位はパストランジスタ論理回
路のＭＯＳＦＥＴでコレクタ電位以下にクランプされる
ため、ＮＰＮトランジスタの飽和を防いで、ビット線電
位の低下によるメモリの誤動作を防止している。このよ
うに、差動型センス回路と比較器を融合し、読み出しと
比較を同時に実行することにより、読み出し／比較の時
間を短縮している。
【００１１】第２の発明では、上記１ビット比較器をｎ
個備え、各出力線をワイヤードオア接続しているため、
それぞれの入力信号の１ビットでも不一致な場合は出力
線電位が”Ｌ”に低下するが、すべて一致する場合は出
力線電位は”Ｈ”になる。この構成により、多入力の一
致を判定する論理回路が不要になるため、高速に一致／
不一致が検出できる。
個備え、各出力線をワイヤードオア接続しているため、
それぞれの入力信号の１ビットでも不一致な場合は出力
線電位が”Ｌ”に低下するが、すべて一致する場合は出
力線電位は”Ｈ”になる。この構成により、多入力の一
致を判定する論理回路が不要になるため、高速に一致／
不一致が検出できる。
【００１２】
（実施例１）以下、具体例について詳細に述べる。図１
は、第１の発明の一実施例であるキャッシュメモリの比
較器の中の１ビット比較器を示した図である。タグメモ
リから読み出したアドレス中の１ビットとＣＰＵからの
アドレス中の１ビットを比較する。
は、第１の発明の一実施例であるキャッシュメモリの比
較器の中の１ビット比較器を示した図である。タグメモ
リから読み出したアドレス中の１ビットとＣＰＵからの
アドレス中の１ビットを比較する。
【００１３】図１において、１０１はビット線対Ｂ１１
１、ＮＢ１１２とアドレス入力線Ａ１１３とアドレス入
力信号の論理反転信号ＮＡ１１４を入力とするＮチャネ
ルＭＯＳＦＥＴのパストランジスタ論理回路で構成した
ＸＮＯＲ回路、１０２はＢ１１１、ＮＢ１１２、Ａ１１
３、ＮＡ１１４を入力とするＮチャネルＭＯＳＦＥＴの
パストランジスタ論理回路で構成したＸＯＲ回路、１０
３、１０４は差動型センス回路を構成するＮＰＮトラン
ジスタで、コレクタとベースがＸＮＯＲ回路１０１、Ｘ
ＯＲ回路１０２のドレイン出力線に接続されている。１
０５は電流スイッチ用ＮチャネルＭＯＳＦＥＴで、セン
スイネーブル信号ＥＮ１１５が”Ｈ”のときにのみオン
し、差動型センス回路の定電流源として動作する。１０
６、１０７は差動型センス回路の負荷抵抗、１１６は出
力ＨＩＴの出力線である。
１、ＮＢ１１２とアドレス入力線Ａ１１３とアドレス入
力信号の論理反転信号ＮＡ１１４を入力とするＮチャネ
ルＭＯＳＦＥＴのパストランジスタ論理回路で構成した
ＸＮＯＲ回路、１０２はＢ１１１、ＮＢ１１２、Ａ１１
３、ＮＡ１１４を入力とするＮチャネルＭＯＳＦＥＴの
パストランジスタ論理回路で構成したＸＯＲ回路、１０
３、１０４は差動型センス回路を構成するＮＰＮトラン
ジスタで、コレクタとベースがＸＮＯＲ回路１０１、Ｘ
ＯＲ回路１０２のドレイン出力線に接続されている。１
０５は電流スイッチ用ＮチャネルＭＯＳＦＥＴで、セン
スイネーブル信号ＥＮ１１５が”Ｈ”のときにのみオン
し、差動型センス回路の定電流源として動作する。１０
６、１０７は差動型センス回路の負荷抵抗、１１６は出
力ＨＩＴの出力線である。
【００１４】図１の１ビット比較器の動作を、図２に示
した動作タイミング図をもとに説明する。図２におい
て、図１の信号線番号に対応する電位波形は同一の番号
を記してある。
した動作タイミング図をもとに説明する。図２におい
て、図１の信号線番号に対応する電位波形は同一の番号
を記してある。
【００１５】１）不一致の場合 アドレス入力線Ａ１１３には”Ｌ”、アドレス反転信号
の入力線ＮＡ１１４には”Ｈ”が出力されている。ワー
ド線が開き、ビット線Ｂ１１１に”Ｈ”、ＮＢ１１２
に”Ｌ”が出力される。この場合、パストランジスタ論
理回路で構成したＸＮＯＲ回路１０１がオフ、ＸＯＲ回
路１０２がオンし、ＮＰＮトランジスタ１０４にベース
電流が供給される。センスイネーブル信号ＥＮ１１５
が”Ｈ”になると差動型センス回路は動作を開始し、Ｎ
ＰＮトランジスタ１０４のコレクタ電流が流れる。負荷
抵抗１０７に電圧降下が発生するため、出力線１１６の
電位は”Ｌ”になる。なお出力電位は、負荷抵抗とＭＯ
ＳＦＥＴおよびＮＰＮトランジスタの抵抗成分で分圧さ
れた値になるが、論理しきい値を電源電位の２分の１よ
りも上にずらしたインバータ回路などを用いれば、不一
致時の出力線電位の変化を外部に出力することができ
る。
の入力線ＮＡ１１４には”Ｈ”が出力されている。ワー
ド線が開き、ビット線Ｂ１１１に”Ｈ”、ＮＢ１１２
に”Ｌ”が出力される。この場合、パストランジスタ論
理回路で構成したＸＮＯＲ回路１０１がオフ、ＸＯＲ回
路１０２がオンし、ＮＰＮトランジスタ１０４にベース
電流が供給される。センスイネーブル信号ＥＮ１１５
が”Ｈ”になると差動型センス回路は動作を開始し、Ｎ
ＰＮトランジスタ１０４のコレクタ電流が流れる。負荷
抵抗１０７に電圧降下が発生するため、出力線１１６の
電位は”Ｌ”になる。なお出力電位は、負荷抵抗とＭＯ
ＳＦＥＴおよびＮＰＮトランジスタの抵抗成分で分圧さ
れた値になるが、論理しきい値を電源電位の２分の１よ
りも上にずらしたインバータ回路などを用いれば、不一
致時の出力線電位の変化を外部に出力することができ
る。
【００１６】２）一致の場合 アドレス入力線Ａ１１３には”Ｈ”、アドレス反転信号
の入力線ＮＡ１１４には”Ｌ”が出力されている。ワー
ド線が開き、ビット線Ｂ１１１に”Ｈ”、ＮＢ１１２
に”Ｌ”が出力される。この場合、パストランジスタ論
理回路で構成したＸＮＯＲ回路１０１がオン、ＸＯＲ回
路１０２がオフする。センスイネーブル信号ＥＮ１１５
が”Ｈ”になると差動型センス回路は動作を開始し、寄
生容量の放電による電流が過渡的に流れ、出力線ＨＩＴ
１１６の電位がやや低下する。しかし、ＸＯＲ回路１０
２がオフしているためＮＰＮトランジスタ１０４にはベ
ース電流が供給されず、定常的なコレクタ電流パスがな
い。初期放電が終了すると出力線ＨＩＴ１１６の電位は
これ以上下がらず、負荷抵抗１０７によって再度電源電
位ＶＤＤまで引き上げられる。
の入力線ＮＡ１１４には”Ｌ”が出力されている。ワー
ド線が開き、ビット線Ｂ１１１に”Ｈ”、ＮＢ１１２
に”Ｌ”が出力される。この場合、パストランジスタ論
理回路で構成したＸＮＯＲ回路１０１がオン、ＸＯＲ回
路１０２がオフする。センスイネーブル信号ＥＮ１１５
が”Ｈ”になると差動型センス回路は動作を開始し、寄
生容量の放電による電流が過渡的に流れ、出力線ＨＩＴ
１１６の電位がやや低下する。しかし、ＸＯＲ回路１０
２がオフしているためＮＰＮトランジスタ１０４にはベ
ース電流が供給されず、定常的なコレクタ電流パスがな
い。初期放電が終了すると出力線ＨＩＴ１１６の電位は
これ以上下がらず、負荷抵抗１０７によって再度電源電
位ＶＤＤまで引き上げられる。
【００１７】以上の実施例で示したように、本発明では
パストランジスタ論理回路でＸＯＲ回路とＸＮＯＲ回路
を実現し、差動型センス回路と組み合わせて比較器を構
成している。このようにセンス回路と比較器を融合し、
読み出しと比較を同時に実行することにより、読み出し
／比較の時間を短縮することができる。また、ＭＯＳＦ
ＥＴを介してＮＰＮトランジスタのベース電流を供給す
るため、差動型センス回路の入力インピーダンスが高く
なり、”Ｈ”側ビット線電位の低下は起こらず、雑音に
よる誤動作のおそれははない。さらに、ＮＰＮトランジ
スタ１０３、１０４のベース電位はパストランジスタ論
理回路の直列ＭＯＳＦＥＴの電位でコレクタ電位以下に
クランプされており、大面積が必要なエミッタフォロア
回路を用いなくても、小さな面積のＭＯＳＦＥＴでＮＰ
Ｎトランジスタの飽和防止回路が実現できる。以上のよ
うに、本発明によれば、多ビット同時読み出しが必要な
キャッシュメモリのタグ部やＴＬＢなどの高速な比較器
を、小さな面積で容易に実現できる。
パストランジスタ論理回路でＸＯＲ回路とＸＮＯＲ回路
を実現し、差動型センス回路と組み合わせて比較器を構
成している。このようにセンス回路と比較器を融合し、
読み出しと比較を同時に実行することにより、読み出し
／比較の時間を短縮することができる。また、ＭＯＳＦ
ＥＴを介してＮＰＮトランジスタのベース電流を供給す
るため、差動型センス回路の入力インピーダンスが高く
なり、”Ｈ”側ビット線電位の低下は起こらず、雑音に
よる誤動作のおそれははない。さらに、ＮＰＮトランジ
スタ１０３、１０４のベース電位はパストランジスタ論
理回路の直列ＭＯＳＦＥＴの電位でコレクタ電位以下に
クランプされており、大面積が必要なエミッタフォロア
回路を用いなくても、小さな面積のＭＯＳＦＥＴでＮＰ
Ｎトランジスタの飽和防止回路が実現できる。以上のよ
うに、本発明によれば、多ビット同時読み出しが必要な
キャッシュメモリのタグ部やＴＬＢなどの高速な比較器
を、小さな面積で容易に実現できる。
【００１８】（実施例２）図３は、第１の発明の第２の
実施例であるキャッシュメモリの比較器の中の１ビット
比較器を示した図である。タグメモリから読み出したア
ドレス中の１ビットとＣＰＵからのアドレス中の１ビッ
トを比較する。
実施例であるキャッシュメモリの比較器の中の１ビット
比較器を示した図である。タグメモリから読み出したア
ドレス中の１ビットとＣＰＵからのアドレス中の１ビッ
トを比較する。
【００１９】この実施例は、ＰチャネルＭＯＳＦＥＴで
パストランジスタ論理回路のＸＮＯＲ回路３０１とＸＯ
Ｒ回路３０２を構成した例である。この場合も、図１の
１ビット比較器と同様に、ビット線対Ｂ１１１、ＮＢ１
１２とアドレス入力線対Ａ１１３、ＮＡ１１４の電位が
一致したときにＮＰＮトランジスタ１０４にはベース電
流が供給されず、不一致のときにのみＮＰＮトランジス
タ１０４にベース電流が供給される。従って、図１の１
ビット比較器と同様の動作をする。また、ＰチャネルＭ
ＯＳＦＥＴはコレクタのＮ型不純物領域に形成すること
ができるため、ＮＰＮトランジスタとＰチャネルＭＯＳ
ＦＥＴ間との素子分離領域が不用になるため、セル面積
の縮小に効果がある。なお、メモリセルの内容がビット
線対に出力されても、ビット線対・コレクタ間電圧がＰ
チャネルＭＯＳＦＥＴのしきい値電圧Ｖｔを超えないか
ぎり、つまり、Ｖｂｃ＝Ｖｇｓ≧Ｖｔ（Ｖｂはビット線
対のどちらかの電位、Ｖｃはコレクタ電位、ＶｇｓはＰ
チャネルＭＯＳＦＥＴのゲート・ソース間電圧）が満た
されないかぎり、ビット線対をゲート入力とするＰチャ
ネルＭＯＳＦＥＴは動作条件を満足せず比較器は動作し
ない。ビット線をＶＤＤまでプリチャージするとこの非
動作時間が長くなるが、比較の高速化のためには、プリ
チャージ電位をＶＤＤ−Ｖｔ以下に下げておけばよい。
パストランジスタ論理回路のＸＮＯＲ回路３０１とＸＯ
Ｒ回路３０２を構成した例である。この場合も、図１の
１ビット比較器と同様に、ビット線対Ｂ１１１、ＮＢ１
１２とアドレス入力線対Ａ１１３、ＮＡ１１４の電位が
一致したときにＮＰＮトランジスタ１０４にはベース電
流が供給されず、不一致のときにのみＮＰＮトランジス
タ１０４にベース電流が供給される。従って、図１の１
ビット比較器と同様の動作をする。また、ＰチャネルＭ
ＯＳＦＥＴはコレクタのＮ型不純物領域に形成すること
ができるため、ＮＰＮトランジスタとＰチャネルＭＯＳ
ＦＥＴ間との素子分離領域が不用になるため、セル面積
の縮小に効果がある。なお、メモリセルの内容がビット
線対に出力されても、ビット線対・コレクタ間電圧がＰ
チャネルＭＯＳＦＥＴのしきい値電圧Ｖｔを超えないか
ぎり、つまり、Ｖｂｃ＝Ｖｇｓ≧Ｖｔ（Ｖｂはビット線
対のどちらかの電位、Ｖｃはコレクタ電位、ＶｇｓはＰ
チャネルＭＯＳＦＥＴのゲート・ソース間電圧）が満た
されないかぎり、ビット線対をゲート入力とするＰチャ
ネルＭＯＳＦＥＴは動作条件を満足せず比較器は動作し
ない。ビット線をＶＤＤまでプリチャージするとこの非
動作時間が長くなるが、比較の高速化のためには、プリ
チャージ電位をＶＤＤ−Ｖｔ以下に下げておけばよい。
【００２０】以上の実施例で示したように、本発明では
パストランジスタ論理回路でＸＯＲ回路とＸＮＯＲ回路
を実現し、差動型センス回路と組み合わせて比較器を構
成している。このようにセンス回路と比較器を融合し、
読み出しと比較を同時に実行することにより、読み出し
／比較の時間を短縮することができる。また、ＭＯＳＦ
ＥＴを介してＮＰＮトランジスタのベース電流を供給す
るため、差動型センス回路の入力インピーダンスが高く
なり、雑音による誤動作のおそれがなく、また小面積の
ＭＯＳＦＥＴでバイポーラトランジスタの飽和防止回路
が構成できる。以上のように、本発明によれば、多ビッ
ト同時読み出しが必要なキャッシュメモリのタグ部やＴ
ＬＢなどの高速な比較器を、小さな面積で容易に実現で
きる。
パストランジスタ論理回路でＸＯＲ回路とＸＮＯＲ回路
を実現し、差動型センス回路と組み合わせて比較器を構
成している。このようにセンス回路と比較器を融合し、
読み出しと比較を同時に実行することにより、読み出し
／比較の時間を短縮することができる。また、ＭＯＳＦ
ＥＴを介してＮＰＮトランジスタのベース電流を供給す
るため、差動型センス回路の入力インピーダンスが高く
なり、雑音による誤動作のおそれがなく、また小面積の
ＭＯＳＦＥＴでバイポーラトランジスタの飽和防止回路
が構成できる。以上のように、本発明によれば、多ビッ
ト同時読み出しが必要なキャッシュメモリのタグ部やＴ
ＬＢなどの高速な比較器を、小さな面積で容易に実現で
きる。
【００２１】（実施例３）図４は、第２の発明の一実施
例であるキャッシュメモリのタグ部を示したものであ
る。上記１ビット比較器を２４個備え、各出力線をワイ
ヤードオア接続することにより２４ビット比較器を構成
する。
例であるキャッシュメモリのタグ部を示したものであ
る。上記１ビット比較器を２４個備え、各出力線をワイ
ヤードオア接続することにより２４ビット比較器を構成
する。
【００２２】図４において、４０１はタグメモリで、デ
コーダ４０２によりアドレスＰＡ４１０がデコードさ
れ、ワード線ＷＬ４１１が”Ｈ”になると、そのワード
線によって選択されたメモリセルアレイのデータがビッ
ト線対にアドレスＢ［２３：０］として出力される。セ
ンスイネーブルＳＥＮ４１２が”Ｈ”になると、Ｂ［２
３：０］とＣＰＵからのアドレスＡ［２３：０］４１３
のビット毎の一致／不一致が１ビット比較器４０３で検
出される。この１ビット比較器４０３は実施例１叉は実
施例２で示したもので、センス回路と一致／不一致検出
回路を融合した構成をとる。また、各１ビット比較器の
出力線をワイヤードオア接続することにより２４ビット
比較器４０４を構成している。各１ビット比較器では負
荷抵抗の電圧降下を出力電位として検出しているため、
各出力線のワイヤードオア接続が可能である。比較結果
が１ビットでも不一致な場合は出力線ＨＩＴ４１４の電
位が”Ｌ”に低下するが、すべて一致する場合は出力線
ＨＩＴ４１４は”Ｈ”のままである。なお、４０５はプ
リチャージ／イコライズ回路で、タグメモリの非アクセ
ス時に、プリチャージイネーブルＰＣＥＮ４１５、イコ
ライズイネーブルＥＱＥＮ４１６によってビット線対の
プリチャージとイコライズを行う。読み出しとビット線
のプリチャージ／イコライズの高速化のため、ＮＰＮト
ランジスタをプリチャージ回路に使用している。また４
０６はデータＷ［２３：０］４１８の書き込み回路で、
書き込みイネーブルＷＥＮ４１７によって制御される。
コーダ４０２によりアドレスＰＡ４１０がデコードさ
れ、ワード線ＷＬ４１１が”Ｈ”になると、そのワード
線によって選択されたメモリセルアレイのデータがビッ
ト線対にアドレスＢ［２３：０］として出力される。セ
ンスイネーブルＳＥＮ４１２が”Ｈ”になると、Ｂ［２
３：０］とＣＰＵからのアドレスＡ［２３：０］４１３
のビット毎の一致／不一致が１ビット比較器４０３で検
出される。この１ビット比較器４０３は実施例１叉は実
施例２で示したもので、センス回路と一致／不一致検出
回路を融合した構成をとる。また、各１ビット比較器の
出力線をワイヤードオア接続することにより２４ビット
比較器４０４を構成している。各１ビット比較器では負
荷抵抗の電圧降下を出力電位として検出しているため、
各出力線のワイヤードオア接続が可能である。比較結果
が１ビットでも不一致な場合は出力線ＨＩＴ４１４の電
位が”Ｌ”に低下するが、すべて一致する場合は出力線
ＨＩＴ４１４は”Ｈ”のままである。なお、４０５はプ
リチャージ／イコライズ回路で、タグメモリの非アクセ
ス時に、プリチャージイネーブルＰＣＥＮ４１５、イコ
ライズイネーブルＥＱＥＮ４１６によってビット線対の
プリチャージとイコライズを行う。読み出しとビット線
のプリチャージ／イコライズの高速化のため、ＮＰＮト
ランジスタをプリチャージ回路に使用している。また４
０６はデータＷ［２３：０］４１８の書き込み回路で、
書き込みイネーブルＷＥＮ４１７によって制御される。
【００２３】本実施例では、図６の従来例と異なり、各
ビット毎の一致／不一致判定信号の論理積を生成する多
入力のＡＮＤ回路が不要になるため、ハードウェア量の
削減が可能である。さらに、ＡＮＤ回路の遅延時間の削
減により高速な一致／不一致の検出が可能である。
ビット毎の一致／不一致判定信号の論理積を生成する多
入力のＡＮＤ回路が不要になるため、ハードウェア量の
削減が可能である。さらに、ＡＮＤ回路の遅延時間の削
減により高速な一致／不一致の検出が可能である。
【００２４】（実施例４）図５は、第２の発明の第２の
実施例で、物理アドレスアクセス方式のキャッシュメモ
リシステムを示していている。この実施例では、タグ部
で読み出した物理アドレスとＴＬＢにより変換した物理
アドレスを、実施例３で示した多ビット比較器で比較し
ている。
実施例で、物理アドレスアクセス方式のキャッシュメモ
リシステムを示していている。この実施例では、タグ部
で読み出した物理アドレスとＴＬＢにより変換した物理
アドレスを、実施例３で示した多ビット比較器で比較し
ている。
【００２５】図５において、５０１はタグメモリで、Ｃ
ＰＵからの論理アドレスＰＡ５１１の一部のビットによ
ってあるワードが選択され、メモリセルアレイから物理
アドレスＢ［２３：０］がビット線対に出力される。５
０２はＴＬＢの連想メモリ（ＣＡＭ）部で、ＣＡＭ部の
格納データのアドレスとＰＡ５１１の一部のビットとが
一致した場合に、一致信号線ＭＬ５１２の中の１つが”
Ｈ”になり、ＴＬＢのＲＡＭ部５０３から物理アドレス
Ａ［２３：０］が出力される。５０４は実施例３に示し
た比較器で、センスイネーブルＳＥＮ５１３が”Ｈ”の
ときに２つの物理アドレスＡ［２３：０］、Ｂ［２３：
０］を比較する。２つの物理アドレスが一致すると出力
線ＨＩＴ５１４は”Ｈ”、不一致の場合には”Ｌ”にな
る。なお、ＣＡＭおよびタグメモリで、論理アドレスＰ
Ａの何ビットを使うかは、キャッシュメモリのセット数
やラインサイズに依存する。
ＰＵからの論理アドレスＰＡ５１１の一部のビットによ
ってあるワードが選択され、メモリセルアレイから物理
アドレスＢ［２３：０］がビット線対に出力される。５
０２はＴＬＢの連想メモリ（ＣＡＭ）部で、ＣＡＭ部の
格納データのアドレスとＰＡ５１１の一部のビットとが
一致した場合に、一致信号線ＭＬ５１２の中の１つが”
Ｈ”になり、ＴＬＢのＲＡＭ部５０３から物理アドレス
Ａ［２３：０］が出力される。５０４は実施例３に示し
た比較器で、センスイネーブルＳＥＮ５１３が”Ｈ”の
ときに２つの物理アドレスＡ［２３：０］、Ｂ［２３：
０］を比較する。２つの物理アドレスが一致すると出力
線ＨＩＴ５１４は”Ｈ”、不一致の場合には”Ｌ”にな
る。なお、ＣＡＭおよびタグメモリで、論理アドレスＰ
Ａの何ビットを使うかは、キャッシュメモリのセット数
やラインサイズに依存する。
【００２６】本実施例では、ビット毎の一致／不一致判
定信号の論理積を生成する多入力のＡＮＤ回路が不要な
ため、ハードウェア量の削減が可能である。さらに、Ａ
ＮＤ回路の遅延時間の削減により高速な一致／不一致の
検出が可能である。
定信号の論理積を生成する多入力のＡＮＤ回路が不要な
ため、ハードウェア量の削減が可能である。さらに、Ａ
ＮＤ回路の遅延時間の削減により高速な一致／不一致の
検出が可能である。
【００２７】
【発明の効果】以上のように、１）パストランジスタ論
理回路でイクスクルーシブオア回路とイクスクルーシブ
ノア回路を構成し、バイポーラ差動型センス回路と比較
器を融合することにより、比較動作の高速化が図れる、
２）ワイヤードオア回路が可能なため多ビットの比較動
作の高速化が図れ、ＡＮＤ回路が不要となりハードウェ
ア量の削減ができる、３）センス回路の入力インピーダ
ンス変換とバイポーラトランジスタの飽和防止が少ない
ハードウエア量で実現できる、４）メモリ回路の安定な
動作が可能である等の効果があり、半導体集積回路装置
に用いる比較器として極めて有用である。
理回路でイクスクルーシブオア回路とイクスクルーシブ
ノア回路を構成し、バイポーラ差動型センス回路と比較
器を融合することにより、比較動作の高速化が図れる、
２）ワイヤードオア回路が可能なため多ビットの比較動
作の高速化が図れ、ＡＮＤ回路が不要となりハードウェ
ア量の削減ができる、３）センス回路の入力インピーダ
ンス変換とバイポーラトランジスタの飽和防止が少ない
ハードウエア量で実現できる、４）メモリ回路の安定な
動作が可能である等の効果があり、半導体集積回路装置
に用いる比較器として極めて有用である。
【図１】第１の発明の実施例の１ビット比較器の構成図
【図２】第１の発明の実施例の１ビット比較器のタイミ
ング図
ング図
【図３】第１の発明の実施例の１ビット比較器の構成図
【図４】第２の発明の実施例のキャッシュメモリの比較
器の構成図
器の構成図
【図５】第２の発明の実施例のキャッシュメモリシステ
ムの構成図
ムの構成図
【図６】従来のキャッシュメモリの比較器の構成図
【図７】従来のセンス回路の構成図
１０１、３０１ イクスクルーシブノア回路 １０２、３０２ イクスクルーシブオア回路 １０３、１０４ ＮＰＮトランジスタ １０５ ＮチャネルＭＯＳＦＥＴ １０６、１０７ 負荷抵抗 １１１、１１２ ビット線対 １１３、１１４ アドレス入力線 １１５ センスイネーブル １１６ 出力線 ４０１ タグメモリ ４０３ １ビット比較器 ４０４ ２４ビット比較器 ４１４ 出力線 ５０１ タグメモリ ５０２ ＴＬＢの連想メモリ部 ５０３ ＴＬＢのＲＡＭ部 ５０４ 比較器 ５１４ 出力線
Claims (5)
- 【請求項１】正転データ、反転データからなる第１の入
力信号線対および第２の入力信号線対の電位とを比較す
る比較器であって、前記第１の入力信号線対の一方がゲ
ートに接続された第１のＭＯＳＦＥＴと、前記第２の入
力信号線対の一方がゲートに接続されかつドレインに前
記第１のＭＯＳＦＥＴのソースが接続された第２のＭＯ
ＳＦＥＴと、前記第１の入力信号線対の他方がゲートに
接続されかつドレインに前記第１のＭＯＳＦＥＴのドレ
インが接続された第３のＭＯＳＦＥＴと、前記第２の入
力信号線対の他方がゲートに接続されかつドレインに前
記第３のＭＯＳＦＥＴのソースが接続されかつソースに
前記第２のＭＯＳＦＥＴのソースが接続された第４のＭ
ＯＳＦＥＴと、前記第１の入力信号線対の一方がゲート
に接続された第５のＭＯＳＦＥＴと、前記第２の入力信
号線対の他方がゲートに接続されかつドレインに前記第
５のＭＯＳＦＥＴのソースが接続された第６のＭＯＳＦ
ＥＴと、前記第１の入力信号線対の他方がゲートに接続
されかつドレインに前記第５のＭＯＳＦＥＴのドレイン
が接続された第７のＭＯＳＦＥＴと、前記第２の入力信
号線対の一方がゲートに接続されかつドレインに前記第
７のＭＯＳＦＥＴのソースが接続されかつソースに前記
第６のＭＯＳＦＥＴのソースが接続された第８のＭＯＳ
ＦＥＴと、コレクタが前記第１のＭＯＳＦＥＴのドレイ
ンに接続されかつベースが前記第２のＭＯＳＦＥＴのソ
ースに接続された第１のＮＰＮトランジスタと、コレク
タが前記第５のＭＯＳＦＥＴのドレインに接続されかつ
ベースが前記第６のＭＯＳＦＥＴのソースに接続されか
つエミッタが前記第１のＮＰＮトランジスタのエミッタ
に接続された第２のＮＰＮトランジスタと、活性化信号
の信号線がゲートに接続されかつドレインが前記第１の
ＮＰＮトランジスタのエミッタに接続されかつソースが
接地線に接続された電流スイッチ用ＭＯＳＦＥＴと、電
源線と前記第１のＮＰＮトランジスタのコレクタとの間
を接続する第１の負荷抵抗と、電源線と前記第２のＮＰ
Ｎトランジスタのコレクタとの間を接続する第２の負荷
抵抗と、前記第１のＮＰＮトランジスタのコレクタまた
は前記第２のＮＰＮトランジスタのコレクタに接続され
た出力線とを備えたことを特徴とする比較器。 - 【請求項２】請求項１記載の第１から第８のＭＯＳＦＥ
ＴがＮチャネルＭＯＳＦＥＴであることを特徴とする比
較器。 - 【請求項３】請求項１記載の第１から第８のＭＯＳＦＥ
ＴがＰチャネルＭＯＳＦＥＴであることを特徴とする比
較器。 - 【請求項４】請求項２叉は請求項３記載の一対の比較入
力線対が、第２のメモリセルのビット線対であることを
特徴とする比較器。 - 【請求項５】請求項４記載の任意の比較器をｎ個備え、
メモリ回路のｎビットのビット線対と第２のｎビット入
力信号および第２のｎビット入力信号の逆論理極性入力
からなる第２の入力信号線対の第ｍビットを前記ｎ個の
比較器の第ｍ番目（０≦ｍ≦ｎ−１、ｍは整数）のビッ
ト線対および比較信号線対とし、該ｎ個の比較器の各出
力線を短絡した出力線を備えたことを特徴とする比較
器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4076479A JPH0738172B2 (ja) | 1992-03-31 | 1992-03-31 | 比較器 |
| US07/951,166 US5289414A (en) | 1991-09-27 | 1992-09-25 | Comparator |
| US08/157,602 US5391938A (en) | 1991-09-27 | 1993-11-24 | Comparator using XNOR and XOR gates |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4076479A JPH0738172B2 (ja) | 1992-03-31 | 1992-03-31 | 比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0644134A JPH0644134A (ja) | 1994-02-18 |
| JPH0738172B2 true JPH0738172B2 (ja) | 1995-04-26 |
Family
ID=13606334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4076479A Expired - Lifetime JPH0738172B2 (ja) | 1991-09-27 | 1992-03-31 | 比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738172B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5995420A (en) * | 1997-08-20 | 1999-11-30 | Advanced Micro Devices, Inc. | Integrated XNOR flip-flop for cache tag comparison |
| TWI814363B (zh) | 2021-08-27 | 2023-09-01 | 美商萬國商業機器公司 | 真補數動態電路及用於組合二進位資料之方法 |
-
1992
- 1992-03-31 JP JP4076479A patent/JPH0738172B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644134A (ja) | 1994-02-18 |
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