JPH0738202B2

JPH0738202B2 - ロジック・シミュレーション・マシンのための全イベント・トレース・ギャザラ

Info

Publication number: JPH0738202B2
Application number: JP3048823A
Authority: JP
Inventors: ジエラルド・バーナード・ロング; マーク・デビツド・スイート
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-03-30
Filing date: 1991-02-22
Publication date: 1995-04-26
Anticipated expiration: 2010-04-26
Also published as: EP0450839A3; US5327361A; JPH04227574A; EP0450839A2

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、デジタル・ロジック
のシミュレーションを行うロジック・シミュレーション
・マシンに関し、特に、シミュレーションの間に、シミ
ュレートされたすべてのファシリティに発生したことの
記録である全イベント・トレース（ＡＥＴ）を生成する
ために、ロジック・シミュレーション・マシンに用いら
れるＡＥＴギャザラに関する。

【０００２】

【従来の技術】超大規模集積回路などのロジック技術に
より、価格性能費と信頼性が大幅に向上している。しか
しこの技術には、障害診断が先行技術よりも難しく、ロ
ジック設計エラーの訂正に必要なエンジニアリングの練
り直しサイクルがかなり長くなるという欠点がある。こ
のような欠点により、設計上のエラーや省略にかかる経
済的なペナルティはかなりのものになり、モデルを実用
化する前に、設計をくまなく検証するという目標が重要
視される。

【０００３】設計検証方法の１つに、汎用コンピュータ
によるロジック・シミュレーションがある。また、ロジ
ック・シミュレーションに最適化された特定用途向けコ
ンピュータの採用も設計検証に用いられる。一般に特定
用途向けコンピュータにはマルチ・プロセサ・アーキテ
クチャが用いられる。このアーキテクチャでは、シミュ
レーション・プロセサと呼ばれる複数のプロセサを相互
に接続することで、シミュレーション性能を高めること
ができる。特定用途向けコンピュータは、ロード機能の
提供とシミュレーション結果の解析に用いられるホスト
・コンピュータと併用することもできる。こうした特定
用途向けコンピュータはロジック・シミュレーション・
マシンと呼ばれる。この発明は、ロジック・シミュレー
ション・マシンのためのＡＥＴギャザラに関係する。

【０００４】従来の技術によるロジック・シミュレーシ
ョン・マシンは、Cocke らによる米国特許第４３０６２
８６号明細書（１９８１年１２月１５日付）にみられ
る。このロジック・シミュレーション・マシンは、複数
のプロセサ間スイッチによって相互に接続された複数の
基本パラレル・プロセサから成る。プロセサ間スイッチ
は、ロジック・シミュレーション・マシンのコンピュー
ティング・エンジンである基本プロセサ（各々、ロジッ
ク・モデルの一部の各ゲートを並列にシミュレートす
る）相互間の通信のみならず、基本プロセサと制御プロ
セサとの間の通信も可能にする。制御プロセサは、これ
が接続されたホスト・コンピュータを通して、ロジック
・シミュレーション・マシンの総合制御／入出力ファシ
リティを提供する。各制御プロセサには、そのプロセサ
によってシミュレートされた１組のゲートだけの現在状
態情報が格納される。ある基本プロセサがあるゲートを
シミュレートし、そのゲートの入力が、別のプロセサに
よってシミュレートされたゲートの出力への端子を含む
場合、当該ゲートの状態情報は、プロセサ間スイッチを
通して転送される。

【０００５】ＡＥＴ（全イベント・トレース）は、シミ
ュレーションの間に、すべてのファシリティに発生した
ことの記録である。頭字語ＡＥＴは、全ファシリティの
サブセットしか含まないものなど、すべてのトレースに
も用いられる。ＡＥＴデータは、ホスト・コンピュータ
によって、シミュレーションの解析に用いられる。

【０００６】通常、ＡＥＴデータは、従来の技術では、
各シミュレーション・サイクルの終わりにトレース対象
のノードをすべてホストによって評価することによって
収集される。これらのノードだけを、ブロードキャスト
・コマンドによってロジック・シミュレーション・マシ
ンからホストへ送るのは効率的ではあるが、２つの制約
がある。第１に、トレースされるノードは、変化のなか
ったものも含めてすべて、ロジック・シミュレーション
・マシンからホストへ送られる。第２に、ホストが、サ
イクルごとにデータを評価するのにかなりの時間がかか
る。

【０００７】

【発明が解決しようとする課題】この発明の目的は、Ａ
ＥＴ（全イベント・トレース）記録を、シミュレーショ
ンを減速することなく、シミュレーションと平行して生
成するＡＥＴギャザラを提供することにある。

【０００８】この発明の目的には、ＡＥＴを効率よく収
集する手段を提供するために、ロジック・シミュレーシ
ョン・マシンに、シミュレーション・プロセサと並列に
接続される補助プロセサであるＡＥＴギャザラを提供す
ることも含まれる。

【０００９】この発明の目的には、ファシリティのどの
サブセットも収集可能なＡＥＴギャザラを提供すること
も含まれる。

【００１０】

【課題を解決するための手段】この発明のＡＥＴギャザ
ラは、シミュレートされたモデル全体の現在状態を完全
にコピーしたものを格納する現在状態アレイと、シミュ
レーション・サイクルごとにモデルの現在状態の変化の
みを格納する変化記録アレイと、現在状態アレイに格納
された現在状態の変化を検出し、それをシミュレーショ
ン・サイクルごとに変化記録アレイに格納するために、
シミュレーションされたモデルの現在状態をモニタする
制御手段とから成る。

【００１１】ＡＥＴギャザラはシミュレーション・バス
に接続される。ロジック・シミュレーション・マシンの
各シミュレーション・プロセサは、シミュレーションを
モニタするために、各シミュレーション・サイクルの終
わりに、シミュレーション結果をこのバスに並列に送出
する。

【００１２】すべてのファシリティのサブセットをトレ
ースするために、サイズが現在状態アレイと等しいメモ
リ・ユニットをＡＥＴギャザラに追加してもよい。メモ
リ・ユニットは、トレース対象のノードを指示するビッ
トを格納するマスクとして使用される。

【００１３】

【実施例】図１、図２により、本発明のＡＥＴ（全イベ
ント・トレース）ギャザラが接続されるロジック・シミ
ュレーション・マシン１について説明する。ロジック・
シミュレーション・マシン１には、シミュレーション・
バス手段３を通して相互に並列に接続された複数のシミ
ュレーション・プロセサ２が含まれる。図１、図２に示
したシミュレーション・プロセサ２は４個であるが、シ
ミュレーション・バス手段３に接続されるシミュレーシ
ョン・プロセサ２の個数は１６であり、説明の便宜上、
最大構成は１６プロセサである。ただし、マシン１に
は、シミュレーション・プロセサを、１、２、４、８、
１６のグループから任意の個数選択して使用できる。

【００１４】シミュレーション・バス手段３は、データ
・ライン３Ａ、制御ライン３Ｂ、及び構成ライン３Ｃの
３部から成る。各シミュレーション・プロセサ２は、ゲ
ートの評価時に、データ・ライン３Ａを通して、シミュ
レーション結果を転送し、すべてのシミュレーション・
プロセサ２からシミュレーション結果を受け取って、各
々の現在状態のコピーを更新する。ホスト・コンピュー
タ５は、データ・ライン３Ａを通して、ゲートが評価さ
れないときに、シミュレーション・プロセサ２との間で
パケット・データを転送する。データ・ライン３Ａ上の
現在の内容は、制御ライン３Ｂを通して指示され、バス
３のアービトレーション（調停）が行われる。各シミュ
レーション・プロセサ２は、構成ライン３Ｃを通して一
意のコードを転送し、シミュレーション・プロセサの構
成を通知する。シミュレーション・バス手段３にはさら
に、スロット手段０、１、２、．．．、１５、及びｎが
含まれる。シミュレーション・プロセサ２は各々、スロ
ット手段０、１、２、．．．、１５に装着され、シミュ
レーション・バス手段３に接続される。シミュレーショ
ン・バス手段３の各スロット手段０、１、２、．．．、
１５は、構成ライン３Ｃに関連するハード・ワイヤード
手段３Ｄを備える。構成ライン３Ｃの数は、ロジック・
シミュレーション・マシン１がシミュレーション・プロ
セサ２をどれだけ収容できるかによる。この実施例で
は、ライン３Ｃは４本あり、１６のシミュレーション・
プロセサの各々に異なる４ビット・バイナリ・データを
転送する。スロット手段０のハード・ワイヤード手段３
Ｄは、制御ライン３Ｃによって、スロット手段０に装着
されたシミュレーション・プロセサ２に、４ビット・バ
イナリ・ゼロのデータ、００００が入力されるように、
すべての構成ライン３ＣをＯＦＦにセットする。スロッ
ト手段１のハード・ワイヤード手段３Ｄは、そのスロッ
ト手段に装着されたシミュレーション・プロセサ２に、
構成ライン３Ｃによってバイナリ・データ０００１が入
力されるように、最下位ビット・ラインをＯＮに、他の
３つのラインをＯＦＦにセットする。スロット手段２の
ハード・ワイヤード手段３Ｄは、そのスロット手段に装
着されたシミュレーション・プロセサ２に、構成ライン
３Ｃによってバイナリ・データ００１０が入力されるよ
うに、第２最下位ビット・ラインをＯＮに、他の３つの
ラインをＯＦＦにセットする。以下同様である。スロッ
ト手段１５のハード・ワイヤード手段３Ｄは、そのスロ
ット手段に装着されたシミュレーション・プロセサ２
に、構成ライン３Ｃによってバイナリ・データ１１１１
が入力されるように、すべてのラインをＯＮにセットす
る。

【００１５】この発明のＡＥＴ（全イベント・トレー
ス）ギャザラ４（マシン１の補助プロセサ）は、バス手
段３のスロット手段に装着され、シミュレーション・プ
ロセサ２と並列に、シミュレーション・バス手段３に接
続される。

【００１６】データ・ライン３Ａの数は、ロジック・シ
ミュレーション・マシン１が収容できるシミュレーショ
ン・プロセサ２の数と、各シミュレーション・プロセサ
２が、演算結果を示すのに必要なビット数に依存する。
この例の場合、マシン１は、最大１６のシミュレーショ
ン・プロセサ２を収容でき、各シミュレーション・プロ
セサ２は２ビットの結果を算出する。したがって、デー
タ・ライン３Ａの数は１６ｘ２＝３２である。シミュレ
ーション・プロセサ２の各々には、そのプロセサによっ
て算出された結果をすべてのシミュレーション・プロセ
サ２に転送するために、２つのデータ・ライン３Ａが割
り当てられるが、これは、そのプロセサ２がどのスロッ
ト手段を占有するかによる（後述）。データ・ライン３
Ａはまた、シミュレーションの前には、データと命令を
各シミュレーション・プロセサ２とＡＥＴギャザラ４に
ロードし、シミュレーションの間は、シミュレーション
・プロセサ２とＡＥＴギャザラ４によって算出された結
果を、シミュレーション・プロセサ２のいずれか１つに
備えられたホスト・インタフェースを通して受け取るた
めに、ホスト・コンピュータ５によって使用できる（後
述）。

【００１７】ホスト・コンピュータ５は従来のエンジニ
アリング・ワークステーションでよい。ホスト・コンピ
ュータ５には、中央処理ユニット５１、メイン・メモリ
５２、ディスク・ファイル（直接アクセス・ストレージ
・デバイス）５３、キーボード５４、ディスプレイ５
５、及びホストＩ／Ｏバス手段５６が含まれる。各シミ
ュレーション・プロセサ２及びＡＥＴギャザラ４は、Ｉ
／Ｏバス手段５６を通して、Ｉ／Ｏバス手段５６のスロ
ット手段（図示なし）に装着されて、ホスト・コンピュ
ータ５に接続される。シミュレーション・プロセサ２の
数が、ホスト・コンピュータ５内に備えられるＩ／Ｏス
ロット手段の数を超える場合は、追加のシミュレーショ
ン・プロセサをホスト・コンピュータ５につなぐ延長ハ
ウジングを使用すればよい。

【００１８】シミュレーション・プロセサ２とＡＥＴギ
ャザラ４は四角いカード上に装着される。ホストＩ／Ｏ
バス手段５６のスロット（図示なし）のコネクタ（図示
なし）は、このカードの一端に備え付けられ、そこにシ
ミュレーション・プロセサ２またはＡＥＴギャザラ４が
装着される。シミュレーション・バス手段３のスロット
手段０、１、．．．、１５、またはｎのコネクタ（図示
なし）は、カードのもう一端に備え付けられる。シミュ
レーション・プロセサ２とＡＥＴギャザラ４は、カード
の一端のコネクタ（図示なし）をホストＩ／Ｏバス５６
のスロット（図示なし）に直接差し込むことによってホ
スト５に装着される。シミュレーション・バス手段３
は、スロット手段０ないしｎを、カードの反対側のコネ
クタ（図示なし）に差し込むことによってシミュレーシ
ョン・プロセサ２とＡＥＴギャザラ４に接続される。

【００１９】次に図３により、シミュレーション・バス
手段３のスロット手段０に装着されるシミュレーション
・プロセサ２の構成について説明する。他のシミュレー
ション・プロセサ２も同じ構成であるが、ホスト・イン
タフェース２１が異なる。各シミュレーション・プロセ
サ２には７つの基本要素がある。ブロック記述アレイ
（ＢＤＡ）２２などの第１メモリ・ユニット、現在状態
アレイ２３などの第２メモリ・ユニット、論理関数テー
ブル２４、出力手段２５、バス駆動手段８０、プログラ
ム・カウンタ２６、及び制御ロジック手段２７である。

【００２０】ブロック記述アレイ２２は、シミュレーシ
ョン・プロセサ２の命令メモリであり、そのシミュレー
ションの動作を指定するのに必要な情報をすべて格納す
る。図４にブロック記述アレイ２２の内容を示す。アレ
イ２２の１アドレスに格納された命令は、ＯＰコード
（命令コード）フィールド（１６ビット）と、Ａ１、Ａ
２、Ａ３、Ａ４の各フィールド（この例では各々２４ビ
ット）を含む。命令の種類は、図５に示すようにＯＰコ
ード・フィールドによって決まる２種類がある。ＯＰコ
ードの第１ビット位置がバイナリ１である、ゲートを評
価するためのブロック記述命令と、ＯＰコード・フィー
ルドの第１ビット位置がバイナリ０である、そのシミュ
レーション・プロセサの動作を制御するための制御命令
である。

【００２１】ブロック記述命令については、１つの命令
ワードが、シミュレートされるモデル内の各ロジック・
ブロックまたはゲートに対応する。命令ワードのアドレ
スは、ブロックまたはゲートの識別子をあらわす。命令
には、ＡＮＤ、ＯＲなどゲートの論理関数を指定するＯ
Ｐコード・フィールドと、ゲートの入力端子または入力
オペランドを指定する４つのフィールドＡ１、Ａ２、Ａ
３、Ａ４が含まれる。したがってブロック記述命令は、
１出力、４入力の１ゲートに対応する。ゲートの論理関
数は、論理関数テーブル２４へのインデクスである、Ｏ
Ｐコード内の８ビット関数ポインタ、ＦＦＦＦＦＦＦＦ
によって決まる。入力と出力の反転は、ＯＰコードの反
転ビットＩ１、Ｉ２、Ｉ３、Ｉ４、Ｉ０によって、論理
関数テーブル２４とは独立して行える。フィールドＡ
１、Ａ２、Ａ３、Ａ４は、４つの入力オペランドが格納
される現在状態アレイ２３のアドレスをあらわす。ブロ
ック記述アレイ２２内のブロック記述命令のアドレス
は、算出結果が格納される現在状態アレイ２３内のその
出力アドレスを意味する。ブロック記述アレイ２２のサ
イズは、シミュレーション・プロセサ２に求められる容
量による。この例の場合、アレイ２２は、最大５１２Ｋ
のブロック記述命令を格納できる。

【００２２】図６に、図４のアドレスＺに示したブロッ
ク記述命令を説明するために、シミュレーション・プロ
セサ２によってシミュレートされるゲートの例を示す。
ＡＮＤゲートは符号Ｚで示した。これは、ゲートのブロ
ック記述命令が格納されるブロック記述アレイ２２内の
アドレスに対応する。ゲートのＡＮＤ関数ポインタと反
転関数は、命令のＯＰコード・フィールドに格納され
る。このゲートの入力端子Ｖ、Ｗ、Ｘ、Ｙは、命令のフ
ィールドＡ１、Ａ２、Ａ３、Ａ４に格納される。現在状
態アレイ２３は、ゲートＺの入力オペランドを、フィー
ルドＡ１、Ａ２、Ａ３、Ａ４によって指示されたアドレ
スＶ、Ｗ、Ｘ、Ｙに格納する。

【００２３】制御命令については、ＯＰコード・フィー
ルドが、シミュレーション・プロセサによって実行され
る制御関数を指定する。図５に示すとおり、ホールト
は、ホストのインタラクションを待つためにシミュレー
ションを停止させるという意味である。ブロードキャス
トは、シミュレーション・バス３に接続されたホストや
補助プロセサによって使用されるように、シミュレーシ
ョン・バス手段３へデータのパケットを送るという意味
である。ブランチは、フィールドＡ２、Ａ３によって指
示されたアドレスに格納された命令へ行くことを意味す
る。

【００２４】図７により、現在状態アレイ２３について
説明する。現在状態アレイ２３は、シミュレートされた
モデル全体の現在状態の完全なコピーを格納するメモリ
である。各ブロックまたはゲートの状態は２ビットで指
定される。可能な状態は論理０（００）、論理１（０
１）、未定義（１０）、及びハイ・インピーダンス（１
１）である。現在状態アレイ２３は、シミュレートされ
たマシンのすべてのブロックまたはゲートのこのような
現在状態を格納する。この例では、シミュレートされた
マシンに可能なブロックまたはゲートの大きさは５１２
Ｋであるので、シミュレートされたマシンの状態は１Ｍ
ビットで格納される。現在状態アレイ２３には、少なく
とも１Ｍビットの容量がなくてはならない。ただし、こ
の例の場合、現在状態アレイ２３は、最大性能を達成す
るためにこれより大きくなっている。所与のブロックま
たはゲートについて計算を行う際、現在状態アレイ２３
の内容は、４つのフィールドＡ１、Ａ２、Ａ３、Ａ４に
よって同時にアドレスされる。４つの異なるブロックま
たはゲートの現在状態は、同時に読み取るのが望まし
い。したがって、アレイ２３は４回コピーされる。アレ
イ２３の読み取りでは、４つの異なるアドレスを同時に
読み取れる。アレイ２３の書き込みでは、常に、４つの
全アレイの同じアドレスが書き込まれる。すなわち、現
在状態アレイ２３が読み取られるときは、マルチプレク
サ（ＭＵＸ）６２が、アドレス選択を通して、制御ロジ
ック手段２７によって制御され、アドレスＡ１、Ａ２、
Ａ３、Ａ４が各アレイに出力される。次に、各アレイ
が、２ビット・オペランドをオペランド反転ロジック手
段（ＩＮＶ）６３に出力する。出力されたオペランドの
各々は、論理関数テーブル２４における演算の前に、手
段６３のＯＰコードの反転ビットによって反転できる。
現在状態アレイ２３が書き込まれるときは、マルチプレ
クサ６２が、アドレス選択を通して、制御ロジック手段
２７によって制御され、１アドレスＡ０が出力される。
次に同じデータが４つのアレイの同じアドレスＡ０に書
き込まれる。もちろんこれは、１つのアレイとタイム・
スライスによっても行えるが、約４倍の性能向上が犠牲
になる。さらに、図７に示した例では、別に４つのアレ
イが追加される。ユニット・ディレイ・シミュレーショ
ンの場合、シミュレートされたマシンの状態は、“マス
タ／スレーブ”構成でセーブする必要がある。すなわ
ち、マシンの次の状態は、これがマシンの現在状態にな
る前に、もれなく計算する必要がある。これを実現する
最も簡単な方法は、２つのメモリ（Ａ、Ｂ）をピンポン
構成で使用することである。Ａに現在状態が格納されて
いるときは、次の状態のセーブにＢが用いられる。Ｂに
現在状態が格納されているときは、次の状態のセーブに
Ａが用いられる。

【００２５】図８により、論理関数テーブル２４につい
て説明する。論理関数テーブル２４は、プログラマブル
・ロジック・ブロックであり、このブロックの主要素
は、６５Ｋｘ２ビットのスタティックＲＡＭメモリ６５
である（ＯＰコード・フィールドの８ビット関数ポイン
タと、オペランド反転ロジック６３からの４つの２ビッ
ト入力オペランドによって指示される）。論理関数テー
ブル２４は２ビット出力を生成する。この出力は、評価
されたゲートの次の状態である。ＲＡＭ６５は、マルチ
プレクサ６７を通してホスト・コンピュータ５からもア
クセス可能である。マルチプレクサ６７は、シミュレー
ションが始まる前に１組の論理関数をＲＡＭ６５にロー
ドする必要がある。論理関数テーブル２４は、基本的に
は、与えられたゲート関数と４つの入力オペランドに対
して２ビット出力を生成するルックアップ・テーブルで
ある。論理関数テーブル２４の出力は、出力反転ロジッ
ク手段（インバータ）６６を介して出力手段２５へ供給
される。テーブル２４からの出力は、出力手段２５を通
してデータ・ライン３Ａの割当ラインに送出する前に、
ＯＰコードの反転ビットによって、出力反転ロジック手
段６６において反転できる。オペランド反転ロジック６
３からの出力はバス駆動手段８０へも供給される。ブロ
ードキャスト・コマンドが、制御ロジック２７によって
実行されると、バス駆動手段８０は、オペランド反転ロ
ジック６３を通して、現在状態アレイ２３からのコマン
ドのフィールドＡ１ないしＡ４によって指示された４つ
の現在状態を受け取り、制御ロジック２７の制御下で、
データ・ライン０ないし７、８ないし１５、１６ないし
２３、または２４ないし３１に８ビットのデータを送出
する。現在状態アレイ２７のデータは、シミュレーショ
ン・プロセサ２からのブロードキャスト・コマンドによ
ってホスト５へ送られ、ホスト５で用いられる。

【００２６】図９により、出力手段２５について説明す
る。出力手段２５は、１６のＡＮＤゲートＥ０、Ｅ
１、．．．、Ｅ１５、１６のゲートＬ０、Ｌ
１、．．．、Ｌ１５（出力はデータ・ライン３Ａの偶数
ライン０、２、．．．、３０につながる）、及び１６の
ゲートＨ０、Ｈ１、．．．、Ｈ１５（出力はデータ・ラ
イン３Ａの奇数ライン１、３、．．．、３１につなが
る）から成る。ハード・ワイヤード手段３Ｄと制御ロジ
ック手段２７につながる構成ライン３Ｃは、ＡＮＤゲー
トＥ０、Ｅ１、．．．、Ｅ１５の入力に接続される。ラ
イン３ＣからゲートＥ０への入力はすべて、ライン３Ｃ
の４ビット・バイナリ・データ００００だけによってゲ
ートＥ０が活動化されるように反転される。ライン３Ｃ
の最下位ビット・ラインからの入力は、ゲートＥ１に直
結し、ライン３ＣからゲートＥ１への他の３つの入力
は、４ビット・バイナリ・データ０００１だけによって
ゲートＥ１が活動化されるように反転される。以下同様
である。ライン３Ｃからの入力はすべて、ライン３Ｃの
４ビット・バイナリ・データ１１１１だけによってゲー
トＥ１５が活動化されるように、ゲートＥ１５に直結さ
れる。制御ロジック２７からの動作モード・シグナル
は、ＡＮＤゲートＥ０、Ｅ１、．．．、Ｅ１５の各々の
入力にも接続され、シミュレーション・プロセサ２の動
作モード時にＡＮＤゲートが活動化される。ＡＮＤゲー
トＥ０、Ｅ１、．．．、Ｅ１５の出力は、ゲートＬ０と
Ｈ０、Ｌ１とＨ１、．．．、Ｌ１５とＨ１５の各端子を
付勢するように接続される。出力反転ロジック手段６６
からの出力のＬＯＷビット・ラインは、ゲートＬ０、Ｌ
１、．．．、Ｌ１５の入力に接続される。出力反転ロジ
ック手段６６からの出力のＨＩＧＨビット・ラインは、
ゲートＨ０、Ｈ１、．．．、Ｈ１５の入力に接続され
る。よって、スロット手段０、１、２、．．．、１５に
装着されたシミュレーション・プロセサ２は、その算出
結果を、出力手段２５を通してデータ・ライン３Ａのラ
イン０と１、２と３、４と５、．．．、及び３０と３１
に送出する。したがって、各シミュレーション・プロセ
サ２には、その結果を送出するために、シミュレーショ
ン・バス３のどのスロット手段をプロセサ２が占有して
いるかに応じて、データ・ライン３Ａのうち２つが割り
当てられる。

【００２７】図３に戻るが、制御ロジック手段２７は、
シミュレーション・バス手段３に接続されたすべてのシ
ミュレーション・プロセサ２が同期して動作するするよ
うに、クロック手段６８を制御する。制御ロジック手段
２７は、プログラム・カウンタ２６が、ブロック記述ア
レイ２２から命令を出力するアドレス、及び算出結果を
すべてのシミュレーション・プロセサ２から現在状態ア
レイ２３に書き戻すアドレスを生成するように、プログ
ラム・カウンタ２６を制御する。制御ロジック手段２７
は、ブランチ、ブロードキャスト、ホールトなどの制御
命令を制御する。制御ロジック手段２７はまた、シミュ
レーションの前に、ホスト・コンピュータ５から、ブロ
ック記述アレイ２２に命令を、現在状態アレイ２３に初
期状態をロードするために、シミュレーション・プロセ
サ２を制御する。

【００２８】また、スロット０を占有するシミュレーシ
ョン・プロセサ２は、ホスト５とシミュレーション・プ
ロセサ２との間でデータと命令を転送するためのホスト
・インタフェース２１を含む。ホスト・インタフェース
２１は、ファーストイン・ファーストアウト（ＦＩＦ
Ｏ）バッファであり、シミュレーション・バス手段３と
ホストＩ／Ｏバス手段５６との間でデータを一時格納す
る。パケット・データがホスト・インタフェース２１を
通してホストから入ると、各シミュレーション・プロセ
サ２は、そのデータをシミュレーション・バス手段３か
ら取り出す。パケット・データがホストへ送られると、
ホスト・インタフェース２１の制御ロジックは、制御ラ
イン３Ｂの内容によって、データ・ライン３Ａのデータ
が、ホストを対象としているかどうかを判定し、データ
をホスト５へ転送する。ホスト・インタフェース手段２
１では、ユーザが、ブロック記述アレイ２２と現在状態
アレイ２３を、シミュレーションの初めに初期化し、シ
ミュレーションの終わりに結果をテストできる。またシ
ミュレーションの間に、現在状態アレイ２３の内容を読
み取って変更を加え、シミュレーション効果を高めるこ
ともできる。

【００２９】図１、図２、及び図３に戻り、ロジック・
マシン１の動作について説明する。ホスト・コンピュー
タ５は、電源投入時にシミュレーション・プロセサ２を
占有して、シミュレーションの前に命令とデータをシミ
ュレーション・プロセサ２にロードし、シミュレーショ
ンの間とそれ以降またはそのいずれかの時間に結果を評
価し、ユーザとのインタフェースをとる。ホスト・コン
ピュータ５は、Ｉ／Ｏバス手段５６を通して各シミュレ
ーション・プロセサ２を直接占有する。ホストは、占有
後に、Ｉ／Ｏスロットに装着されたシミュレーション・
プロセサの数をカウントし、その数をシミュレーション
・プロセサ２に通知する。ただしホストは、占有後は、
シミュレーション・プロセサ２の構成に関わる必要はな
い（後述）。占有後、ホスト・コンピュータ５は、Ｉ／
Ｏスロットを介した電力供給を除き、シミュレーション
・バス手段３のスロット０に装着されたシミュレーショ
ン・プロセサ２に備えられたホスト・インタフェースだ
けを通して、シミュレーション・プロセサ２と通信す
る。

【００３０】ホスト・コンピュータ５は、各シミュレー
ション・プロセサ２のブロック記述アレイ２２に命令を
ロードするとき、Ｉ／Ｏバス５６とホスト・インタフェ
ース２１を通してシミュレーション・バス手段３に命令
を送る。各シミュレーション・プロセサ２は順に命令を
受け取ってブロック記述アレイ２２に格納する。したが
って、図１０に示すように、スロット手段０、
１、．．．、１５に装着されたシミュレーション・プロ
セサ２は、ゲート０、１６、３２、．．．、ゲート１、
１７、３３、．．．、及びゲート１５、３１、４
７、．．．に対するブロック記述命令を、各々のブロッ
ク記述アレイ２２に連続的に格納し、同じ制御命令を、
ブロック記述アレイ２２の同じアドレスに格納する。

【００３１】ここでまた図１、図２、及び図３に戻る
が、ホスト・コンピュータ５は、マシン１によってシミ
ュレートされたモデル全体の同じ初期状態を、各シミュ
レーション・プロセサ２の現在状態アレイ２３にロード
する。実施例の場合、各シミュレーション・プロセサ２
の現在状態アレイ２３は、シミュレーションの間に、シ
ミュレートされたモデル全体の現在状態の完全なコピー
を維持する（後述）。ホスト・コンピュータはまた、同
じ関数データを、論理関数テーブル２４にロードする。

【００３２】シミュレーションには動作と停止の２つの
モードがある。動作モードでは、各シミュレーション・
プロセサ２がそのブロック記述アレイ２２を連続的にた
どり、ブロック記述アレイ２２に組み込まれるか、また
はホスト・コンピュータ５から送られ得るコマンドを受
け取るまで、各ゲートの次の状態を評価する。停止モー
ドでは、シミュレーションは行われず、現在状態アレイ
２３とブロック記述アレイ２２を含むロジック・シミュ
レーション・マシン１全体の状態は、ホスト・コンピュ
ータ５による検査と訂正に使用できる。

【００３３】動作モードのとき、このロジック・シミュ
レーション・マシン１では、１６のシミュレーション・
プロセサ２が１つのシミュレーション・モデルを処理
し、シミュレーションを高速化できる。並列構成の場
合、各シミュレーション・プロセサ２は１サイクルに１
ゲートを評価する。サイクルの終わりに、各シミュレー
ション・プロセサ２が、その結果を、データ・ライン３
Ａの割当ラインに並列に送出し、すべてのシミュレーシ
ョン・プロセサ２が、データ・ライン３Ａからの結果で
各々の現在状態アレイ２３を更新する。

【００３４】動作モードのサイクルごとに、シミュレー
ション・バス手段３に装着された各シミュレーション・
プロセサ２において、ブロック記述アレイ２２からホー
ルト・コマンドが検出されるか、またはホスト・コンピ
ュータ５がシミュレーションを停止するまで、以下のス
テップが同期して実行される。

【００３５】制御ロジック手段２７は、プログラム・カ
ウンタ２６を開始アドレスから順次にインクリメント
し、ブロック記述アレイ２２から命令を順次に出力す
る。ブロック記述アレイ２２が、プログラム・カウンタ
２６によってアドレスされると、アレイ２２は、対応す
るアドレスに格納された命令を出力する。命令のＯＰコ
ード・フィールドはラッチ６１によってラッチされる。
このＯＰコード・フィールドは、それがブロック記述命
令であるか、または制御命令であるかを示す。ブロック
記述命令であれば、ＯＰコード・フィールドには、評価
されたゲートの関数が記述される。フィールドＡ１ない
しＡ４は、評価されたゲートの４つの入力端子を指定
し、入力端子の現在状態が格納された現在状態アレイ２
３内のアドレスに対応する。

【００３６】アドレスＡ１ないしＡ４は、マルチプレク
サ６２を通してアレイ２３に引き渡される。評価された
ゲートに対する入力オペランドである４つの２ビットの
現在状態は、フィールドＡ１ないしＡ４によって指定さ
れたアドレスから同時にフェッチされる。これらの入力
オペランドは、論理関数テーブル２４における演算の前
に、ＯＰコードによって指示されていればオペランドが
反転されるように、オペランド反転ロジック手段６３に
送られる。

【００３７】評価されたゲートに対する入力オペランド
は論理関数テーブル２４に送られる。この情報は、ラッ
チ６１からの、ゲートの関数を記述したＯＰコード・フ
ィールドの関数ポインタとともに、論理関数テーブル２
４へのポインタとしてもｃる。論理関数テーブル２４
は、基本的にはルックアップ・テーブルであり、その入
力が現在与えられていれば、ゲートに対して正規の２ビ
ット出力値を生成する。

【００３８】論理関数テーブル２４の出力は、ＯＰコー
ドによって指示されていれば出力が反転されるように、
出力反転ロジック６６に送られる。出力反転ロジック手
段６６からの結果は、出力手段２５に供給され、マシン
１の現在状態アレイ２３をすべてその結果で更新するた
めに、データ・ライン３Ａの割当ラインに送出される。

【００３９】たとえば、図６のＡＮＤゲートは次のよう
に評価される。スロット０に装着されたシミュレーショ
ン・プロセサのプログラム・カウンタ２６が、アドレス
Ｚを生成して、ゲートのブロック記述命令をブロック記
述アレイ２２からフェッチする。ブロック記述命令のフ
ィールドＡ１ないしＡ４によって指示されたとおり、４
つのオペランドＨ（０、１）、Ｈ（０、１）、Ｌ（０、
０）、Ｌ（０、０）が、現在状態アレイ２３のアドレス
Ｖ、Ｗ、Ｘ、Ｙからフェッチされる。第１及び第２の入
力オペランドＨ（０、１）、Ｈ（０、１）は、ＯＰコー
ドによって、オペランド反転ロジック６３でＬ（０、
０）、Ｌ（０、０）に反転される。４つのＬ（０、０）
入力オペランド全部とＡＮＤ関数を指定する関数ポイン
タがテーブル２４に入力される。テーブル２４は結果の
Ｌ（０、０）を出力する。この結果は、出力反転ロジッ
ク手段６６においてＯＰコードによってＨ（０、１）に
反転される。出力Ｈ（０、１）は、出力手段２５に供給
され、すべてのシミュレーション・プロセサ２に転送さ
れて、各々の現在状態アレイ２３が更新される。

【００４０】先にも述べたように、スロット０、１、
２、．．．、１５のプロセサ２は、データ・ライン３Ａ
の割当ライン０と１、２と３、４と５、．．．、及び３
０と３１に２ビットの結果を送出する。これにより、こ
のサイクルで算出されたすべての結果がデータ・ライン
３Ａに並列に現れる。データ・ライン３Ａ上の結果は、
制御ロジック手段２７によって受け取られ、各シミュレ
ーション・サイクルの終わりに、各プロセサ２の現在状
態アレイ２３内の隣接した１６のアドレスに、シミュレ
ーション・サイクル数と当該構成のシミュレーション・
プロセサ数との積（この例では１６）によって指示され
たアドレスを先頭として書き戻される。たとえば、第１
シミュレーション・サイクルの終わりでは、すべてのシ
ミュレーション・プロセサの現在状態アレイ２３のアド
レス０ないし１５が、データ・ライン３Ａ上の結果で更
新される。第２シミュレーション・サイクルの終わりで
は、現在状態アレイ２３のアドレス１６ないし３１が、
ライン３Ａ上の結果で更新される。第３シミュレーショ
ン・サイクルの終わりではアドレス３２ないし４７とな
り、以下同様である。こうして、各シミュレーション・
プロセサ２の現在状態アレイ２３は、各シミュレーショ
ン・サイクルですべてのプロセサ２によって算出された
結果で更新され、マシン１で評価されたモデルの現在状
態の完全なコピーを維持する。ホスト・コンピュータ５
は、シミュレーションの間には、ブロードキャスト・コ
マンドによって、データ・ライン３Ａとホスト・インタ
フェース２１を通して、シミュレーションの後には、ス
ロット０に装着されたプロセサ２の現在状態アレイ２３
から、結果を受け取ることができる。

【００４１】シミュレーション・プロセサ２がブラン
チ、ブロードキャスト、ホールトなどの制御命令を実行
するとき、すべてのシミュレーション・プロセサ２にお
いて、同一の制御命令が同時に実行され、シミュレーシ
ョンの同期が正しくとられる。たとえばブランチは、１
度に、すべてのシミュレーション・プロセサ２にわたっ
て同一のものとして解釈される。

【００４２】このマシン１の場合、複数のシミュレーシ
ョン・プロセサ２が、シミュレーション・モデルを並列
に処理してシミュレーションを高速化するため、ほぼ直
線的な高速化が実現する。すなわち、シミュレーション
・プロセサは、その数が約２倍になれば、約２倍高速に
動作する。高速化に非直線性が生じる原因は、更新の必
要なことだけである。データを現在状態アレイに書き戻
すのにかなり時間がかかるからである。この例では１６
のシミュレーション・プロセサ２がシミュレーション・
バス手段３に接続されるが、シミュレーション・プロセ
サは、所要性能に応じて、１、２、４、６、８、１６か
ら成るグループから任意の個数を選択して、シミュレー
ション・バス手段３に接続することができる。シミュレ
ーション・プロセサ２の構成は、ホスト・コンピュータ
５から見てトランスペアレントに保たれ、最大構成を対
象に形成された同じモデルを、構成の変更とは無関係に
使用できる。これは、制御ロジック２７と構成ライン３
Ｃが、構成をシミュレーション・プロセサに通知して、
それら自体が構成変更に関わるからである。また、ホス
ト・コンピュータ５は、シミュレーション・プロセサ２
を占有した後、シミュレーション・バス手段３のスロッ
ト０に装着されたプロセサ２のホスト・インタフェース
２１を介して、ロジック・シミュレーション・マシン１
と通信する。そこで、シミュレーション・プロセサ２の
グループは、ホスト・コンピュータ５から見ると、複数
のタスク（シミュレーション・モデルの形成、このモデ
ルのシミュレータへのロード、シミュレーションの実
行、及び結果の検索と解析）に関係する１つのエンティ
ティとなる。

【００４３】もし１６のシミュレーション・プロセサで
はなく４つのシミュレーション・プロセサ２がシミュレ
ーション・バス手段３に接続されれば、４つのシミュレ
ーション・プロセサ２は、スロット０、１、２、３に装
着され、各々、構成ライン３Ｃから一意のデータを受け
取る。各シミュレーション・プロセサ２のブロック記述
アレイ２２に命令がロードされる際、各シミュレーショ
ン・プロセサ２は順に命令を受け取ってブロック記述ア
レイ２２に格納する（図１１）。

【００４４】この構成では１シミュレーション・サイク
ルで４つのゲートが評価される。４つのプロセサ２によ
って評価された４つのゲートの結果は、４サイクルの第
１サイクルの終わりでは、データ・ライン３Ａのライン
０ないし７に並列に送出され、４サイクルの第２サイク
ルの終わりでは、ライン８ないし１５に、４サイクルの
第３サイクルの終わりではライン１６ないし２３に、そ
して４サイクルの第４サイクルの終わりではライン２４
ないし３１に送出される。これは、制御ロジック２７か
ら、第１サイクルでは（０、０）を、第２サイクルでは
（０、１）を、第３サイクルでは（１、０）を、第４サ
イクルでは（１、１）を、図９の構成ライン３Ｃの最上
位ビット及び第２最上位ビットのラインに送出すること
によって行われる。第４サイクルの終わりでは、すべて
のデータ・ライン３Ａに結果が得られ、その結果は、現
在状態アレイ２３の隣接する１６のアドレスに、４サイ
クルの第１シミュレーション・サイクル数とシミュレー
ション・プロセサ数の積、すなわち４によって指示され
たアドレスを先頭にして書き戻される。つまり、４サイ
クルの終わりでは、すべてのデータ・ライン３Ａがプロ
セサ２からの結果で一杯となり、各シミュレーション・
プロセサ２の現在状態アレイ２３は、データ・ライン３
Ｂ上の結果で更新される。この構成では、同じ１６のゲ
ートを評価するのに４シミュレーション・サイクルが必
要で、図１、図２の構成では１シミュレーション・サイ
クルである。図１１のような４プロセサ構成では、各ブ
ロック記述アレイ２２の隣接した４つのアドレスに同一
の制御命令が４つ置かれる。プロセサ２の各制御ロジッ
ク手段２７は、４つの同一の制御命令のうち第１のブラ
ンチ制御命令またはホールト制御命令を実行し、他の３
つの同一かつ冗長な制御命令は無視する。４つのブラン
チ・コマンドまたはホールト・コマンドの内容が同じだ
からである。しかし、ブロードキャスト命令はすべてプ
ロセサ２によって実行される。これは、１６のブロード
キャスト・コマンドは各々、アレイ２３からホスト５に
データを転送するための、フィールドＡ１ないしＡ４の
オペランドが異なるからである。

【００４５】マシン１は、シミュレーション・プロセサ
数をソフトウェアに対してトランスペアレントにする。
つまり、アーキテクチャとしては１６のブロック記述命
令が常に同時に実行される。これには、実際にはシミュ
レーション・プロセサ数に応じて１、２、４、８、また
は１６のサイクルがかかるが、違いはソフトウェアから
は見えない。ホスト・コンピュータが、ロードその他の
ために、シミュレーション・プロセサのブロック記述ア
レイをアクセスするとき、ホスト・コンピュータが認識
するのは１組の命令にすぎない。シミュレーション・プ
ロセサのハードウェアは、ホストのアクセスを、複数の
カード上の異なるアレイへ向けることができるが、ホス
トはこれを認識しない。シミュレートされるロジック・
モデルが、最大構成のロジック・シミュレーション・マ
シンを対象に形成される場合、このモデルは、何ら変更
を加えることなく、より小規模な構成で動作する。この
考え方から、同じモデルを多くのハードウェア構成で使
用できる。ホストは、構成を認識する必要はなく、構成
にかかわらず、すべてのホスト・データをＩ／Ｏバスに
送信するだけでよい。この意味は大きい。それは特に、
この例のアーキテクチャによれば、ユーザが、所要性能
を得るために、ロジック・シミュレーション・マシンを
いつでも再構成できるからである。

【００４６】シミュレーション・プロセサ２は、シミュ
レーションの際に、通常はゲート・ロジックだけをシミ
ュレートするために用いられ、メモリやアレイのモデリ
ング、デバイス動作などの機能は、ホスト・コンピュー
タ５によって実行される。ただし図１、図２のマシン１
では、ホスト・コンピュータ５との間のデータはすべて
シミュレーション・バス手段３に送られ、ホストは、バ
ス３上のもう１つのデバイスでしかなくなる。これは、
シミュレーション・バス手段３に、シミュレーション・
プロセサ２と並列に装着されたハードウェアのアクセラ
レータまたは補助プロセサによって、シミュレーション
・バス３のトラフィックを模倣することによって、どの
ようなホスト機能も実行できることを意味する。トレー
ス収集、メモリやアレイのシミュレーション、及びデバ
イス動作が、ハードウェアのアクセラレータまたは補助
プロセサの対象となることは明らかである。このような
操作の場合は、ホストがシミュレーション・スループッ
トを減速し得る。実際に、こうしたホストの負担を軽減
するために、ユーザ・インタフェースを除くすべての機
能を補助プロセサに移植することもできる。

【００４７】この発明のＡＥＴ（全イベント・トレー
ス）ギャザラ４は、このような補助プロセサの一例であ
る。ＡＥＴは、シミュレーションの間にすべてのファシ
リティに生じたことの記録である。通常、従来の技術に
よるＡＥＴデータは、各シミュレーション・サイクルの
終わりに、ホスト・コンピュータ５が、トレースされる
すべてのノードを評価することによって収集される。こ
うした対象ノードだけをホストに送信するブロードキャ
スト・コマンドは効率的ではあるが、２つの制約が残
る。第１に、トレースされるノードは、変化しなかった
ものも含めてすべてホスト・コンピュータに送られる。
第２に、シミュレーション・サイクルごとにデータを評
価するのでホストにかなりの時間がかかる。ＡＥＴギャ
ザラ４は、ＡＥＴデータをシミュレーションと平行して
生成し、ホスト・タスクを軽減する。

【００４８】図１２により、この発明の第１実施例に従
ったＡＥＴギャザラ４について説明する。ＡＥＴギャザ
ラ４のコンポーネントはシミュレーション・プロセサ２
のものと同じで、シミュレーション・バス手段３をモニ
タすることによって、シミュレートされたモデル全体の
現在状態の完全なコピーを維持する現在状態アレイ４１
と、シミュレーション・プロセサ２と同期がとられるプ
ログラム・カウンタ４２である。ＡＥＴギャザラ４はこ
のほか、独自の制御ロジック手段４３と変化記録アレイ
４４を備え、シミュレートされたモデルの変化だけを格
納する。現在状態アレイ４１は、１つのアレイによって
構成され、シミュレーション・プロセサ２のように同じ
アレイを４個または８個持つ必要はない。現在状態アレ
イ４１は、プロセサ２の現在状態アレイ２３と同じよう
に、各シミュレーション・サイクルの終わりに、データ
・ライン３Ｂ上の算出結果で更新される。

【００４９】制御ロジック４３は、各シミュレーション
・サイクルの初めに、変化記録アレイ４４にマーカを置
いてサイクル開始点を指示する。シミュレーションが進
むと、制御ロジック４３は、シミュレーション・バス手
段３をモニタして、現在状態の完全なコピーを現在状態
アレイ４１に維持する。制御ロジック４３は、各ノード
・アドレスの新しい値をそれらが生成されたときに、現
在状態アレイ４１にある古い値と比較することによっ
て、ノードの変化を検出する。変化が検出されると、制
御ロジック４３は、ノード・アドレスと新しいノード値
を変化記録アレイ４４に格納する。

【００５０】図１３、図１４、図１５により、ＡＥＴギ
ャザラ４の動作について説明する。図１３は、ロジック
・シミュレーション・マシン１のシミュレーション・プ
ロセサ２によってシミュレートされる設計モデル（２ビ
ット・カウンタ）を示す。評価されるノードはＺ０、Ｚ
１、Ｚ２、Ｚ３の４つである。図１４は、各シミュレー
ション・サイクルの終わりでの現在状態アレイ４１内の
全ノードの状態を示す。このモデルのノードはすべて１
回評価されたものである。図１５は、３シミュレーショ
ン・サイクルの後の変化記録アレイ４４の内容を示す。
変化のあったノードと新しい値だけが変化記録アレイ４
４に格納される。

【００５１】どのファシリティのどのサブセットも、マ
スクとして用いられる別個の（シャドー）アレイのサイ
ズを現在状態アレイ４１と等しくしておくことによって
トレース可能である。ビットは、トレースされるノード
に対するシャドー・アレイに置かなければならない。図
１６は、シミュレーションの間に全ファシリティのどの
サブセットもトレースする、本発明の第２実施例に従っ
たＡＥＴギャザラ４を示す。ＡＥＴギャザラ４は、図１
２に示したものと同じコンポーネントを含むほか、全フ
ァシリティのどのサブセットもトレースできるように、
トレース対象のノードを示すビットを格納するための、
現在状態アレイ４１とサイズが同じシャドー・アレイ７
１を備える。シャドー・アレイ７１は、制御ロジック４
３が、現在状態アレイ４１に格納された現在状態と、シ
ミュレーション・バス３からの算出結果との変化を調べ
て、すべてのファシリティのサブセットについてのＡＥ
Ｔ記録を生成するときに、マスクとして用いられる。シ
ャドー・アレイは、プロセサ２の現在状態アレイ２３の
同一の４つのアレイの１つで構成してもよい。

【００５２】ＡＥＴギャザラ４は、受動的な補助プロセ
サであり、シミュレーション・バス手段３をモニタする
だけである。ギャザラ４がシミュレーションに影響を与
える唯一の機会は、シミュレーションを中止して、変化
記録アレイ４４をホストにダンプするときである。これ
はまずめったに起こらないし、ホストの転送幅がシミュ
レーションとＡＥＴダンプの両方を処理できるほどであ
れば回避できる。ＡＥＴギャザラ４は、最小の情報（変
化のみ）を記録するので、変化記録アレイ４４が充分に
大きく、トレース対象のファシリティの数が妥当であれ
ば、ＡＥＴダンプが必要になる前にほとんどのシミュレ
ーションを完了できる。ＡＥＴギャザラ４は、シミュレ
ーション・プロセサ及びホスト・コンピュータのタスク
を減速することなく、シミュレーション・バス手段３を
モニタすることによって、ＡＥＴを生成するほか、ＡＥ
Ｔギャザラ４により、どのノードがトレース対象である
かを示すマスクを格納するためにシャドー・アレイを使
用することで、ファシリティのどのサブセットも収集で
きる。

【００５３】図１、図２のロジック・シミュレーション
・マシンの場合、シミュレーション・バス手段に接続さ
れるシミュレーション・プロセサの数は２ⁿであり、最
大数は１６である。ただし、この発明のＡＥＴギャザラ
は、これがシミュレーションと平行してＡＥＴを収集す
るために、シミュレーション・バス手段上のデータをモ
ニタするように、任意の個数のシミュレーション・プロ
セサを含むロジック・シミュレーション・マシンに接続
できる。

【００５４】

【発明の効果】この発明によれば、シミュレーションを
減速することなく、ＡＥＴ（全イベント・トレース）記
録をシミュレーションと平行して生成するＡＥＴギャザ
ラを提供することができる。

【図面の簡単な説明】

【図１】本発明の実施例に従ったＡＥＴギャザラが接続
されるロジック・シミュレーション・マシンのＡ−Ａ線
より左側を示すブロック図である。

【図２】図１のロジック・シミュレーション・マシンの
Ａ−Ａ線より右側を示すブロック図である。

【図３】図１、図２のスロット０に装着されたシミュレ
ーション・プロセサのブロック図である。

【図４】図３のシミュレーション・プロセサのブロック
記述アレイの内容を示す図である。

【図５】図４のブロック記述アレイに格納された命令の
ＯＰコード・フィールドを示す図である。

【図６】ブロック記述命令と、図３に示したシミュレー
ション・プロセサの動作を説明するために簡略化したロ
ジック回路モデルのブロック図である。

【図７】図３のシミュレーション・プロセサの現在状態
アレイのブロック図である。

【図８】図３のシミュレーション・プロセサの一部を示
すブロック図である。

【図９】論理関数テーブルからの結果を、シミュレーシ
ョン・バスの割当データ・ラインに送出する、図３のシ
ミュレーション・プロセサの出力手段を示すブロック図
である。

【図１０】マシン動作を説明するために、図１、図２の
マシンのシミュレーション・プロセサのブロック記述ア
レイを簡略化した図である。

【図１１】ロジック・シミュレーション・マシンの別の
構成のブロック記述を簡略化した図である。

【図１２】シミュレーションの間にＡＥＴ（全イベント
・トレース）を生成するために、シミュレーション・バ
ス手段によってロジック・シミュレーション・マシン
に、シミュレーション・プロセサと並列に接続された、
この発明の実施例に従ったＡＥＴギャザラのブロック図
である。

【図１３】図１２のＡＥＴギャザラの動作を説明する、
図１、図２のマシンによってシミュレートされる２ビッ
ト・カウンタの図である。

【図１４】図１３のカウンタのノードの、シミュレーシ
ョン・サイクルごとの現在状態を説明するテーブルの図
である。

【図１５】図１２のＡＥＴギャザラの動作を説明する、
変化記録アレイの内容を示すテーブルの図である。

【図１６】この発明の第２実施例に従ったＡＥＴギャザ
ラのブロック図である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭59−117660（ＪＰ，Ａ) 特開平１−207838（ＪＰ，Ａ) 特開昭63−316140（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】パラレル・シミュレーションのための複数
のシミュレーション・プロセサと、該シミュレーション
・プロセサを相互に接続するためのシミュレーション・
バス手段と、を含み、シミュレーション・サイクル毎に
シミュレートされた現在状態を上記シミュレーション・
バス手段に並列に供給するための出力手段を上記複数の
シミュレーション・プロセサの各々が有する、ロジック
・シミュレーション・マシンにおいて、上記シミュレー
ション・バス手段に上記複数のシミュレーション・プロ
セサと並列に接続され、各シミュレーション・プロセサ
のシミュレート・サイクル毎にシミュレートされたモデ
ルの現在状態を上記シミュレーション・バス手段を通し
て並列に受け取り、受け取った該現在状態を格納するた
めの現在状態格納手段と、上記モデルの現在状態の変化
を格納するための変化記録手段と、上記現在状態格納手
段に格納された現在状態の変化を検出し、該変化を上記
変化記録手段に格納するために、シミュレートされた上
記モデルの現在状態を上記シミュレーション・バス手段
からモニタする制御手段と、を含む全イベント・トレー
ス・ギャザラ。
【請求項２】シミュレーションの間にすべてのファシリ
ティのサブセットをトレースするためにトレースすべき
ノードを指示するマスクを格納するための、サイズが上
記現在状態格納手段と等しいメモリ手段を、更に含む請
求項１記載の全イベント・トレース・ギャザラ。
【請求項３】複数のシミュレーション・プロセサと、該
シミュレーション・プロセサがシミュレートした現在状
態を送出するシミュレーション・バス手段と、現在状態
格納手段と、変化記録手段と、を含むロジック・シミュ
レーション・マシンにおいて、上記ロジック・シミュレ
ーション・マシンの各々によってシミュレートされたモ
デルの現在状態を上記シミュレーション・バス手段を通
して並列に受け取り、受け取った該現在状態を上記現在
状態格納手段に格納するステップと、上記現在状態格納
手段に格納された現在状態の変化を検出するために、シ
ミュレートされた上記モデルの現在状態をモニタするス
テップと、上記変化を上記変化記録手段に格納するステ
ップと、を含む、ロジック・シミュレーションの間に全
イベント・トレースを収集する方法。
【請求項４】上記ロジック・シミュレーション・マシン
に、サイズが上記現在状態格納手段と等しいメモリ手段
が含まれ、シミュレーションの間にすべてのファシリテ
ィのサブセットをトレースするために、トレースすべき
ノードを指示するマスク手段を、上記メモリ手段に格納
するステップ、を更に含む請求項３記載の全イベント・
トレースを収集する方法。
【請求項５】パラレル・シミュレーションのための複数
のシミュレーション・プロセサと、該シミュレーション
・プロセサを相互に接続するためのシミュレーション・
バス手段と、を含み、シミュレーション・サイクル毎に
シミュレートされた現在状態を上記シミュレーション・
バス手段に並列に供給するための出力手段を上記複数の
シミュレーション・プロセサの各々が有する、ロジック
・シミュレーション・マシンにおいて、上記シミュレー
ション・バス手段に上記複数のシミュレーション・プロ
セサと並列に接続され、各シミュレーション・プロセサ
のシミュレート・サイクル毎にシミュレートされたモデ
ルの現在状態を上記シミュレーション・バス手段を通し
て並列に受け取り、受け取った該現在状態を格納するた
めの現在状態格納手段と、上記モデルの現在状態の変化
を格納するための変化記録手段と、上記現在状態格納手
段に格納された現在状態の変化を検出し、該変化を上記
変化記録手段に格納するために、シミュレートされた上
記モデルの現在状態を上記シミュレーション・バス手段
からモニタする制御手段と、シミュレーションの間にす
べてのファシリティのサブセットをトレースするために
トレースすべきノードを指示するマスクを格納するため
の、サイズが上記現在状態格納手段と等しいメモリ手段
と、を含む全イベント・トレース・ギャザラ。