JPH0738382A - ディジタルフィルタ - Google Patents
ディジタルフィルタInfo
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- JPH0738382A JPH0738382A JP17831893A JP17831893A JPH0738382A JP H0738382 A JPH0738382 A JP H0738382A JP 17831893 A JP17831893 A JP 17831893A JP 17831893 A JP17831893 A JP 17831893A JP H0738382 A JPH0738382 A JP H0738382A
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- Japan
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- digital filter
- output
- adder
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- digital
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 回路規模の縮小化を図ることができるディジ
タルフィルタを提供する。 【構成】Ｉ、Ｑチャネルに設けられた４つのレベルを表
現する２ビットの２値入力信号Ｓ０が入力されると、そ
の上位ビットＳ０ａおよび下位ビットＳ０ｂがそれぞれ
２値ディジタルフィルタ１０ａ、１０ｂに出力される。
２値ディジタルフィルタ１０ａでは、上位ビットＳ０ａ
は直列的に接続された複数の遅延器２を順次、後段に向
かって出力される。マルチプレクサ３はＳ０ａまたは遅
延器２からの出力を入力し、入力した値に基づいて、偏
移値（ｃ01、ｃ00）とタップ係数（ｈ）との乗算結果を
選択的に出力する。マルチプレクサ３からの出力は、直
列的に接続された複数の加算器４を順次、後段に向かっ
て出力され、各加算器４にて他のマルチプレクサ３から
の出力との加算演算が行われる。そして、２値ディジタ
ルフィルタ１０ａ、１０ｂの出力Ｓ１０ａ、１０ｂが加
算器５にて加算され、フィルタリング結果Ｓ５が作成さ
れる。
タルフィルタを提供する。 【構成】Ｉ、Ｑチャネルに設けられた４つのレベルを表
現する２ビットの２値入力信号Ｓ０が入力されると、そ
の上位ビットＳ０ａおよび下位ビットＳ０ｂがそれぞれ
２値ディジタルフィルタ１０ａ、１０ｂに出力される。
２値ディジタルフィルタ１０ａでは、上位ビットＳ０ａ
は直列的に接続された複数の遅延器２を順次、後段に向
かって出力される。マルチプレクサ３はＳ０ａまたは遅
延器２からの出力を入力し、入力した値に基づいて、偏
移値（ｃ01、ｃ00）とタップ係数（ｈ）との乗算結果を
選択的に出力する。マルチプレクサ３からの出力は、直
列的に接続された複数の加算器４を順次、後段に向かっ
て出力され、各加算器４にて他のマルチプレクサ３から
の出力との加算演算が行われる。そして、２値ディジタ
ルフィルタ１０ａ、１０ｂの出力Ｓ１０ａ、１０ｂが加
算器５にて加算され、フィルタリング結果Ｓ５が作成さ
れる。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルＦＩＲ（Fi
nite Impulse Response)フィルタに関し、特に、ＰＳＫ
（Phase Shift Keying：位相変調）方式およびＱＡＭ
（Quadrature Amplitude Modulation ：直交振幅変調）
方式などの変調信号点が直交座標系に配置される変調方
式に用いられるディジタルＦＩＲフィルタに関する。
nite Impulse Response)フィルタに関し、特に、ＰＳＫ
（Phase Shift Keying：位相変調）方式およびＱＡＭ
（Quadrature Amplitude Modulation ：直交振幅変調）
方式などの変調信号点が直交座標系に配置される変調方
式に用いられるディジタルＦＩＲフィルタに関する。
【０００２】
【従来の技術】ディジタル信号を限定された帯域内で転
送するには、変調速度がＦｓの場合、Ｆｓ／２の周波数
に対して奇対称な低域通過特性となるように送信端から
受信端までの周波数特性を持てばよいことが知られてい
る。すなわち、図６に示すように、Ｆｓ／２の周波数を
基準としてエリア１０１およびエリア１０２において、
それらの通過特性が奇対称とされる。また、規定電力で
送信すると共に受信雑音電力を最小にするには、送信側
および受信側で等しい特性のフィルタを持てばよいこと
が知られている。
送するには、変調速度がＦｓの場合、Ｆｓ／２の周波数
に対して奇対称な低域通過特性となるように送信端から
受信端までの周波数特性を持てばよいことが知られてい
る。すなわち、図６に示すように、Ｆｓ／２の周波数を
基準としてエリア１０１およびエリア１０２において、
それらの通過特性が奇対称とされる。また、規定電力で
送信すると共に受信雑音電力を最小にするには、送信側
および受信側で等しい特性のフィルタを持てばよいこと
が知られている。
【０００３】従来、このようなフィルタはアナログフィ
ルタで構成されていたが、最近では特性の安定性を図る
ためにディジタルフィルタで構成されることが多い。デ
ィジタル送信信号をフィルタリングする場合には、通
常、直線位相特性を持つＦＩＲフィルタが使用される。
ルタで構成されていたが、最近では特性の安定性を図る
ためにディジタルフィルタで構成されることが多い。デ
ィジタル送信信号をフィルタリングする場合には、通
常、直線位相特性を持つＦＩＲフィルタが使用される。
【０００４】以下、８ＰＳＫ方式により変調されたディ
ジタル信号をフィルタリングするＦＩＲフィルタについ
て説明する。図７はＦＩＲフィルタの構成図であり、図
８は８ＰＳＫ方式における信号点の配置を説明するため
の図である。８ＰＳＫ方式では、たとれば、図８に示す
ように、Ｉチャネル（Ｉｃｈ）およびＱチャネル（Ｑｃ
ｈ）にそれぞれ±ｓｉｎ（π／８）、±ｃｏｓ（π／
８）の４つのレベルを設け、これらのレベルに基づい
て、８つの信号点を割り当てる。８ＰＳＫ方式による信
号は、上記信号点に関する情報を有する。
ジタル信号をフィルタリングするＦＩＲフィルタについ
て説明する。図７はＦＩＲフィルタの構成図であり、図
８は８ＰＳＫ方式における信号点の配置を説明するため
の図である。８ＰＳＫ方式では、たとれば、図８に示す
ように、Ｉチャネル（Ｉｃｈ）およびＱチャネル（Ｑｃ
ｈ）にそれぞれ±ｓｉｎ（π／８）、±ｃｏｓ（π／
８）の４つのレベルを設け、これらのレベルに基づい
て、８つの信号点を割り当てる。８ＰＳＫ方式による信
号は、上記信号点に関する情報を有する。
【０００５】８ＰＳＫ方式による入力信号をフィルタリ
ングするＦＩＲフィルタは、各チャネル毎に上記４つの
レベルを４ビットの２値化情報として表した入力信号Ｓ
１０１を入力し、図７に示すように、この４ビットの入
力信号Ｓ１０１を各ビット毎に対応する２値ディジタル
フィルタ１００ａ〜１００ｄにそれぞれ出力する。２値
ディジタルフィルタ１００ａでは、複数の遅延器１０４
が直列的に多段に接続されており、入力信号Ｓ１０１は
順々に後段の遅延器１０４に供給される。また、入力信
号Ｓ１０１および各遅延器１０４からの入力信号は、乗
算器１０５にそれぞれ供給され、所定のタップ係数（Ｃ
−ｎ、〜Ｃｎ）との乗算が行われ重み付けされる。乗算
器１０５にて重み付けされた入力信号は、直列的に多段
に接続された複数の加算器１０７のうち、対応する加算
器１０７に供給される。加算器１０７の加算結果は、順
々に後段の加算器１０７に供給され、各乗算器１０５か
らの重み付け出力の総和に相当する出力信号Ｓ１００ａ
が加算器１１０ａに供給される。
ングするＦＩＲフィルタは、各チャネル毎に上記４つの
レベルを４ビットの２値化情報として表した入力信号Ｓ
１０１を入力し、図７に示すように、この４ビットの入
力信号Ｓ１０１を各ビット毎に対応する２値ディジタル
フィルタ１００ａ〜１００ｄにそれぞれ出力する。２値
ディジタルフィルタ１００ａでは、複数の遅延器１０４
が直列的に多段に接続されており、入力信号Ｓ１０１は
順々に後段の遅延器１０４に供給される。また、入力信
号Ｓ１０１および各遅延器１０４からの入力信号は、乗
算器１０５にそれぞれ供給され、所定のタップ係数（Ｃ
−ｎ、〜Ｃｎ）との乗算が行われ重み付けされる。乗算
器１０５にて重み付けされた入力信号は、直列的に多段
に接続された複数の加算器１０７のうち、対応する加算
器１０７に供給される。加算器１０７の加算結果は、順
々に後段の加算器１０７に供給され、各乗算器１０５か
らの重み付け出力の総和に相当する出力信号Ｓ１００ａ
が加算器１１０ａに供給される。
【０００６】２値ディジタルフィルタ１００ｂ、１００
ｃ、１００ｄの構成は、タップ係数が異なること以外
は、上述した２値ディジタルフィルタ１００ａと同一で
ある。加算器１１０ａでは出力信号Ｓ１００ａと出力信
号Ｓ１００ｂとの加算が行われ、加算器１１０ｂでは加
算器１１０ａの加算結果と出力信号Ｓ１００ｃとの加算
が行われ、加算器１１０ｃでは加算器１１０ｂの加算結
果と出力信号Ｓ１００ｄとの加算が行われ、フィルタリ
ングされた出力信号Ｓ１１２が作成される。
ｃ、１００ｄの構成は、タップ係数が異なること以外
は、上述した２値ディジタルフィルタ１００ａと同一で
ある。加算器１１０ａでは出力信号Ｓ１００ａと出力信
号Ｓ１００ｂとの加算が行われ、加算器１１０ｂでは加
算器１１０ａの加算結果と出力信号Ｓ１００ｃとの加算
が行われ、加算器１１０ｃでは加算器１１０ｂの加算結
果と出力信号Ｓ１００ｄとの加算が行われ、フィルタリ
ングされた出力信号Ｓ１１２が作成される。
【０００７】
【発明が解決しようとする課題】しかし、上述したＦＩ
Ｒフィルタでは、各タップ毎に乗算器１０５を有してい
るため、タップ長に対応した数の乗算器１０６が必要と
なる。また、入力信号Ｓ１０１は、各チャネルに設けら
れた各レベルと１対１に対応したビットを有しているた
め、ビット数が多くなり、それに応じて２値ディジタル
フィルタの数も多くなる。従って、上述したＦＩＲフィ
ルタでは、回路規模が大きくなると共に、乗算回数の増
加に伴い処理時間も長くなるといった問題がある。この
ような問題は、ディジタルＦＩＲフィルタ以外のディジ
タルＱＡＭフィルタにおいても同様にある。
Ｒフィルタでは、各タップ毎に乗算器１０５を有してい
るため、タップ長に対応した数の乗算器１０６が必要と
なる。また、入力信号Ｓ１０１は、各チャネルに設けら
れた各レベルと１対１に対応したビットを有しているた
め、ビット数が多くなり、それに応じて２値ディジタル
フィルタの数も多くなる。従って、上述したＦＩＲフィ
ルタでは、回路規模が大きくなると共に、乗算回数の増
加に伴い処理時間も長くなるといった問題がある。この
ような問題は、ディジタルＦＩＲフィルタ以外のディジ
タルＱＡＭフィルタにおいても同様にある。
【０００８】本発明は、上述した従来技術の問題に鑑
み、回路規模を小さくすることが可能なディジタルフィ
ルタを提供することを目的とする。
み、回路規模を小さくすることが可能なディジタルフィ
ルタを提供することを目的とする。
【０００９】
【課題を解決するための手段】上述した従来技術の問題
を解決して上述した目的を達成するために本発明のディ
ジタルフィルタは、直交座標系に配置された変調信号点
を特定するビットの組からなるディジタルデータをフィ
ルタリングするディジタルフィルタであって、前記ビッ
トの組の各ビットと１対１に対応した複数のトランスバ
ーサル形のディジタルフィルタ部と、該ディジタルフィ
ルタ部の出力を加算する加算部とを有し、前記ディジタ
ルデータは前記変調信号点を表現可能な最小限のビット
長を有し、前記ディジタルフィルタ部のそれぞれは、そ
の出力と他のディジタルフィルタ部からの出力とを前記
加算部において加算した出力信号が前記複数の状態を表
すように予め定められたタップ係数に対する重み付けに
基づいて、前記ビットをフィルタリングする。
を解決して上述した目的を達成するために本発明のディ
ジタルフィルタは、直交座標系に配置された変調信号点
を特定するビットの組からなるディジタルデータをフィ
ルタリングするディジタルフィルタであって、前記ビッ
トの組の各ビットと１対１に対応した複数のトランスバ
ーサル形のディジタルフィルタ部と、該ディジタルフィ
ルタ部の出力を加算する加算部とを有し、前記ディジタ
ルデータは前記変調信号点を表現可能な最小限のビット
長を有し、前記ディジタルフィルタ部のそれぞれは、そ
の出力と他のディジタルフィルタ部からの出力とを前記
加算部において加算した出力信号が前記複数の状態を表
すように予め定められたタップ係数に対する重み付けに
基づいて、前記ビットをフィルタリングする。
【００１０】本発明のディジタルフィルタでは、ディジ
タルフィルタ部がディジタルデータの各ビットをフィル
タリングをする際に用いるタップ係数に対しての重み付
けを、他のディジタルフィルタ部が用いるタップ係数に
対しての重み付けと相互に関連を持たせて設定すること
で、直交座標系に配置された複数の変調信号点を最小限
のビット長で表現したディジタルデータをそのままフィ
ルタリング処理することが可能となる。その結果、ディ
ジタルフィルタ部の数を低減でき、回路規模の縮小化を
図ることができる。
タルフィルタ部がディジタルデータの各ビットをフィル
タリングをする際に用いるタップ係数に対しての重み付
けを、他のディジタルフィルタ部が用いるタップ係数に
対しての重み付けと相互に関連を持たせて設定すること
で、直交座標系に配置された複数の変調信号点を最小限
のビット長で表現したディジタルデータをそのままフィ
ルタリング処理することが可能となる。その結果、ディ
ジタルフィルタ部の数を低減でき、回路規模の縮小化を
図ることができる。
【００１１】
【作用】本発明のディジタルフィルタでは、ビットの組
からなるディジタルデータが入力されると、このディジ
タルデータは、各ビット毎に、それぞれ対応するディジ
タルフィルタ部に出力される。ディジタルフィルタ部の
それぞれに入力されたビットは、たとえば、タップ長に
応じた数の直列的に接続された単位時間遅延器に順次、
出力される。このとき、前記入力されたビット情報およ
び各単位時間遅延器から出力されたビットは、それぞれ
対応するタップ係数出力器に出力される。そして、タッ
プ係数出力器では、予め記憶された複数の前記重み付け
されたタップ係数のなかから、前記ビットに対応する重
み付けされたタップ係数が選択され、対応する前記加算
器に出力される。加算器における加算結果は、順次、後
段の加算器に出力され、最終段の加算器からの出力が前
記ビットについてのフィルタリング結果となる。そし
て、各ディジタルフィルタ部からの出力が加算部にて加
算され、加算部からの出力が前記ディジタルデータのフ
ィルタリング結果となる。
からなるディジタルデータが入力されると、このディジ
タルデータは、各ビット毎に、それぞれ対応するディジ
タルフィルタ部に出力される。ディジタルフィルタ部の
それぞれに入力されたビットは、たとえば、タップ長に
応じた数の直列的に接続された単位時間遅延器に順次、
出力される。このとき、前記入力されたビット情報およ
び各単位時間遅延器から出力されたビットは、それぞれ
対応するタップ係数出力器に出力される。そして、タッ
プ係数出力器では、予め記憶された複数の前記重み付け
されたタップ係数のなかから、前記ビットに対応する重
み付けされたタップ係数が選択され、対応する前記加算
器に出力される。加算器における加算結果は、順次、後
段の加算器に出力され、最終段の加算器からの出力が前
記ビットについてのフィルタリング結果となる。そし
て、各ディジタルフィルタ部からの出力が加算部にて加
算され、加算部からの出力が前記ディジタルデータのフ
ィルタリング結果となる。
【００１２】
【実施例】第１実施例について説明する。本実施例で
は、８ＰＳＫ方式により変調されたディジタル信号をフ
ィルタリングするトランスバーサル形のＦＩＲフィルタ
を一例として説明する。図１は本実施例のＦＩＲフィル
タ１の構成図であり、図２は図１に示すＦＩＲフィルタ
１が入力する２値入力信号Ｓ０が示す８ＰＳＫ方式の信
号点を説明するための図である。先ず、図１に示すＦＩ
Ｒフィルタ１が入力する２値入力信号Ｓ０について説明
する。２値入力信号Ｓ０は、８ＰＳＫ方式の信号点に関
する情報を示す信号である。８ＰＳＫ方式では、たとえ
ば、図２に示すようにＩチャネル（Ｉｃｈ）およびＱチ
ャネル（Ｑｃｈ）にそれぞれ±ｓｉｎ（π／８）、±ｃ
ｏｓ（π／８）の４つのレベルを設け、これらのレベル
に基づいて、８つの信号点を割り当てる。本実施例で
は、ＩチャネルおよびＱチャネルに設けられた４つのレ
ベルｂｋを、下記式（１）に基づいて、２ビットのレベ
ル情報（ａ０、ａ１）として表現する。ここで、「ａ
０」、「ａ１」は、「１」または「０」の２値化情報
（バイナリデータ）である。
は、８ＰＳＫ方式により変調されたディジタル信号をフ
ィルタリングするトランスバーサル形のＦＩＲフィルタ
を一例として説明する。図１は本実施例のＦＩＲフィル
タ１の構成図であり、図２は図１に示すＦＩＲフィルタ
１が入力する２値入力信号Ｓ０が示す８ＰＳＫ方式の信
号点を説明するための図である。先ず、図１に示すＦＩ
Ｒフィルタ１が入力する２値入力信号Ｓ０について説明
する。２値入力信号Ｓ０は、８ＰＳＫ方式の信号点に関
する情報を示す信号である。８ＰＳＫ方式では、たとえ
ば、図２に示すようにＩチャネル（Ｉｃｈ）およびＱチ
ャネル（Ｑｃｈ）にそれぞれ±ｓｉｎ（π／８）、±ｃ
ｏｓ（π／８）の４つのレベルを設け、これらのレベル
に基づいて、８つの信号点を割り当てる。本実施例で
は、ＩチャネルおよびＱチャネルに設けられた４つのレ
ベルｂｋを、下記式（１）に基づいて、２ビットのレベ
ル情報（ａ０、ａ１）として表現する。ここで、「ａ
０」、「ａ１」は、「１」または「０」の２値化情報
（バイナリデータ）である。
【００１３】 ｂｋ＝ｓｉｎ（π／８） −２1/2 ・ａ０・ｓｉｎ（３π／８） ＋２1/2 ・ａ１・ｓｉｎ（π／８） （１）
【００１４】すなわち、ＩチャネルおよびＱチャネルは
双方とも、レベル「ｃｏｓπ／８」をレベル情報（０、
１）、レベル「ｓｉｎ（π／８）」をレベル情報（０、
０）、レベル「−ｓｉｎπ／８」をレベル情報（１、
１）、および、レベル「−ｃｏｓ（π／８）」をレベル
情報（１、０）として表す。ここで、たとえば、レベル
情報（０、１）は、式１において「ａ０＝０」かつ「ａ
１＝１」である場合のレベルｂｋを示す。
双方とも、レベル「ｃｏｓπ／８」をレベル情報（０、
１）、レベル「ｓｉｎ（π／８）」をレベル情報（０、
０）、レベル「−ｓｉｎπ／８」をレベル情報（１、
１）、および、レベル「−ｃｏｓ（π／８）」をレベル
情報（１、０）として表す。ここで、たとえば、レベル
情報（０、１）は、式１において「ａ０＝０」かつ「ａ
１＝１」である場合のレベルｂｋを示す。
【００１５】このように本実施例では、各チャネルに設
けられた４つのレベルを、従来技術として述べた図７に
示すＦＩＲフィルタの場合のように４ビット情報として
表すのではなく、２ビット情報として表す。したがっ
て、図１に示す２値入力信号Ｓ０のビット長は２であ
る。
けられた４つのレベルを、従来技術として述べた図７に
示すＦＩＲフィルタの場合のように４ビット情報として
表すのではなく、２ビット情報として表す。したがっ
て、図１に示す２値入力信号Ｓ０のビット長は２であ
る。
【００１６】次に、ＦＩＲフィルタの構成について説明
する。図１に示すようにＦＩＲフィルタ１は主に、ディ
ジタルフィルタ部としての２値ディジタルフィルタ１０
ａ、１０ｂと加算器５とで構成される。ＦＩＲフィルタ
１は、上述した２ビットの２値入力信号Ｓ０を時系列的
に入力し、２ビットのうち上位ビットＳ０ａを２値ディ
ジタルフィルタ１０ａに出力し、下位ビットＳ０ｂを２
値ディジタルフィルタ１０ｂに出力する。２値ディジタ
ルフィルタ１０ａ、１０ｂはそれぞれ、上位ビットＳ０
ａおよび下位ビットＳ０ｂをフィルタリングし、上位ビ
ット出力Ｓ１０ａおよび下位ビット出力Ｓ１０ｂを加算
器５に出力する。加算器５では、上位ビット出力Ｓ１０
ａと下位ビット出力Ｓ１０ｂとの加算演算が行われ、加
算結果がＦＩＲフィルタ１の出力信号Ｓ５となる。
する。図１に示すようにＦＩＲフィルタ１は主に、ディ
ジタルフィルタ部としての２値ディジタルフィルタ１０
ａ、１０ｂと加算器５とで構成される。ＦＩＲフィルタ
１は、上述した２ビットの２値入力信号Ｓ０を時系列的
に入力し、２ビットのうち上位ビットＳ０ａを２値ディ
ジタルフィルタ１０ａに出力し、下位ビットＳ０ｂを２
値ディジタルフィルタ１０ｂに出力する。２値ディジタ
ルフィルタ１０ａ、１０ｂはそれぞれ、上位ビットＳ０
ａおよび下位ビットＳ０ｂをフィルタリングし、上位ビ
ット出力Ｓ１０ａおよび下位ビット出力Ｓ１０ｂを加算
器５に出力する。加算器５では、上位ビット出力Ｓ１０
ａと下位ビット出力Ｓ１０ｂとの加算演算が行われ、加
算結果がＦＩＲフィルタ１の出力信号Ｓ５となる。
【００１７】２値ディジタルフィルタ１０ａは、図１に
示すように、タップ数に対応する数のタップ係数出力器
としてのマルチプレクサ３と、（タップ数−１）に対応
する数の直列的に接続された遅延器２および加算器４と
で構成される。上位ビットＳ０ａは、各遅延器２にて所
定時間だけ遅延され、順次、後段の遅延器２に出力され
る。上位ビットＳ０ａおよび各遅延器２からの出力は、
それぞれ対応するマルチプレクサ３に供給される。
示すように、タップ数に対応する数のタップ係数出力器
としてのマルチプレクサ３と、（タップ数−１）に対応
する数の直列的に接続された遅延器２および加算器４と
で構成される。上位ビットＳ０ａは、各遅延器２にて所
定時間だけ遅延され、順次、後段の遅延器２に出力され
る。上位ビットＳ０ａおよび各遅延器２からの出力は、
それぞれ対応するマルチプレクサ３に供給される。
【００１８】第１段のマルチプレクサ３は、２値ディジ
タルフィルタ１０ａに対して割り当てられた偏移値
ｃ01、ｃ00とタップ位置に応じたタップ係数ｈ-mとの乗
算結果を示す（ｃ01・ｈ-m）および（ｃ00・ｈ-m）を予
め保持しており、上位ビットＳ０ａの値に応じて、上記
乗算結果を選択的に第１段の加算器４に出力する。「ｎ
＝１〜（２ｍ＋１）」とした場合には、第ｎ段のマルチ
プレクサ３は、２値ディジタルフィルタ１０ａに対して
割り当てられた偏移値ｃ01、ｃ00とタップ位置に応じた
タップ係数ｈ-m+n-1との乗算結果を示す（ｃ01・ｈ
-m+n-1）および（ｃ00・ｈ-m+n-1）を予め保持してお
り、上位ビットＳ０ａの値に応じて、上記乗算結果を選
択的に第ｎ−１段の加算器４に出力する。このとき、第
ｎ段のマルチプレクサ３は、たとえば、Ｓ０ａが「０」
のときには（ｃ00・ｈ-m+n-1）を選択し、Ｓ０ａが
「１」のときには（ｃ01・ｈ-m+n-1）を選択して対応す
る加算器４に出力する。尚、本明細書では、図１に示す
２値ディジタルフィルタ１０ａ内部において、入力側に
最初に位置する遅延器２、マルチプレクサ３および加算
器４を第１段の遅延器２、マルチプレクサ３および加算
器４と呼ぶ。
タルフィルタ１０ａに対して割り当てられた偏移値
ｃ01、ｃ00とタップ位置に応じたタップ係数ｈ-mとの乗
算結果を示す（ｃ01・ｈ-m）および（ｃ00・ｈ-m）を予
め保持しており、上位ビットＳ０ａの値に応じて、上記
乗算結果を選択的に第１段の加算器４に出力する。「ｎ
＝１〜（２ｍ＋１）」とした場合には、第ｎ段のマルチ
プレクサ３は、２値ディジタルフィルタ１０ａに対して
割り当てられた偏移値ｃ01、ｃ00とタップ位置に応じた
タップ係数ｈ-m+n-1との乗算結果を示す（ｃ01・ｈ
-m+n-1）および（ｃ00・ｈ-m+n-1）を予め保持してお
り、上位ビットＳ０ａの値に応じて、上記乗算結果を選
択的に第ｎ−１段の加算器４に出力する。このとき、第
ｎ段のマルチプレクサ３は、たとえば、Ｓ０ａが「０」
のときには（ｃ00・ｈ-m+n-1）を選択し、Ｓ０ａが
「１」のときには（ｃ01・ｈ-m+n-1）を選択して対応す
る加算器４に出力する。尚、本明細書では、図１に示す
２値ディジタルフィルタ１０ａ内部において、入力側に
最初に位置する遅延器２、マルチプレクサ３および加算
器４を第１段の遅延器２、マルチプレクサ３および加算
器４と呼ぶ。
【００１９】各マルチプレクサ３からの出力は、対応す
る加算器４に供給され、各加算器４における加算結果が
順次、後段の加算器４に供給され、最終段の加算器４の
加算結果が上位ビットＳ０ａのフィルタリング結果とし
て加算器５に出力される。
る加算器４に供給され、各加算器４における加算結果が
順次、後段の加算器４に供給され、最終段の加算器４の
加算結果が上位ビットＳ０ａのフィルタリング結果とし
て加算器５に出力される。
【００２０】２値ディジタルフィルタ１０ｂは、下位ビ
ットＳ０ｂについてフィルタリング処理を行うこと、お
よび、偏移値としてｃ11、ｃ10を用いること以外は、上
述した２値ディジタルフィルタ１０ａと同一である。２
値ディジタルフィルタ１０ｂにおいて第ｎ段のマルチプ
レクサ３は、たとえば、（ｃ11・ｈ-m+n-1）および（ｃ
10・ｈ-m+n-1）を予め保持しており、Ｓ０ｂが「０」の
ときには（ｃ10・ｈ-m+n-1）を選択し、Ｓ０ｂが「１」
のときには（ｃ11・ｈ-m+n-1）を選択して対応する加算
器４に出力する。
ットＳ０ｂについてフィルタリング処理を行うこと、お
よび、偏移値としてｃ11、ｃ10を用いること以外は、上
述した２値ディジタルフィルタ１０ａと同一である。２
値ディジタルフィルタ１０ｂにおいて第ｎ段のマルチプ
レクサ３は、たとえば、（ｃ11・ｈ-m+n-1）および（ｃ
10・ｈ-m+n-1）を予め保持しており、Ｓ０ｂが「０」の
ときには（ｃ10・ｈ-m+n-1）を選択し、Ｓ０ｂが「１」
のときには（ｃ11・ｈ-m+n-1）を選択して対応する加算
器４に出力する。
【００２１】このように、入力されるデータに対応する
データをマルチプレクサ３で選択することは、１ビット
のデータとタップ係数とを乗算することと等価であり、
マルチプレクサ３は実質的に乗算器と同じ機能を有す
る。
データをマルチプレクサ３で選択することは、１ビット
のデータとタップ係数とを乗算することと等価であり、
マルチプレクサ３は実質的に乗算器と同じ機能を有す
る。
【００２２】表１（Ａ）は２値ディジタルフィルタ１０
ａのマルチプレクサ３が予め保持する偏移値を示す表で
ある。
ａのマルチプレクサ３が予め保持する偏移値を示す表で
ある。
【００２３】
【表１】
【００２４】表１（Ａ）に示すように、２値ディジタル
フィルタ１０ａの各マルチプレクサ３は、上位ビットＳ
０ａが「１」の時の偏移値ｃ01として「ｓｉｎ（π／
８）−２1/2 ・ｓｉｎ（３π／８）」を用い、上位ビッ
トＳ０ａが「０」の時の偏移値ｃ00として「ｓｉｎ（π
／８）」を用いる。
フィルタ１０ａの各マルチプレクサ３は、上位ビットＳ
０ａが「１」の時の偏移値ｃ01として「ｓｉｎ（π／
８）−２1/2 ・ｓｉｎ（３π／８）」を用い、上位ビッ
トＳ０ａが「０」の時の偏移値ｃ00として「ｓｉｎ（π
／８）」を用いる。
【００２５】表１（Ｂ）は２値ディジタルフィルタ１０
ｂのマルチプレクサ３が予め保持する偏移値を示す表で
ある。表１（Ｂ）に示すように、２値ディジタルフィル
タ１０ｂの各マルチプレクサ３は、下位ビットＳ０ｂが
「１」の時の偏移値ｃ11として「２1/2 ・ｓｉｎ（π／
８）」を用い、下位ビットＳ０ｂが「０」の時の偏移値
ｃ10として「０」を用いる。
ｂのマルチプレクサ３が予め保持する偏移値を示す表で
ある。表１（Ｂ）に示すように、２値ディジタルフィル
タ１０ｂの各マルチプレクサ３は、下位ビットＳ０ｂが
「１」の時の偏移値ｃ11として「２1/2 ・ｓｉｎ（π／
８）」を用い、下位ビットＳ０ｂが「０」の時の偏移値
ｃ10として「０」を用いる。
【００２６】２値ディジタルフィルタ１０ａ、１０ｂの
マルチプレクサ３が予め保持する偏移値は、上述した表
１（Ａ）、表１（Ｂ）の他に、以下に示す表２（Ａ）、
表２（Ｂ）に示すような値でもよい。
マルチプレクサ３が予め保持する偏移値は、上述した表
１（Ａ）、表１（Ｂ）の他に、以下に示す表２（Ａ）、
表２（Ｂ）に示すような値でもよい。
【００２７】
【表２】
【００２８】表２（Ａ）は２値ディジタルフィルタ１０
ａのマルチプレクサ３が予め保持する偏移値を示す表で
ある。表２（Ａ）に示すように、２値ディジタルフィル
タ１０ａの各マルチプレクサ３は、上位ビットＳ０ａが
「１」の時の偏移値ｃ01として「−２1/2 ・ｓｉｎ（３
π／８）」を用い、上位ビットＳ０ａが「０」の時の偏
移値ｃ00として「０」を用いる。
ａのマルチプレクサ３が予め保持する偏移値を示す表で
ある。表２（Ａ）に示すように、２値ディジタルフィル
タ１０ａの各マルチプレクサ３は、上位ビットＳ０ａが
「１」の時の偏移値ｃ01として「−２1/2 ・ｓｉｎ（３
π／８）」を用い、上位ビットＳ０ａが「０」の時の偏
移値ｃ00として「０」を用いる。
【００２９】表２（Ｂ）は２値ディジタルフィルタ１０
ｂのマルチプレクサ３が予め保持する偏移値を示す表で
ある。表２（Ｂ）に示すように、２値ディジタルフィル
タ１０ｂの各マルチプレクサ３は、下位ビットＳ０ｂが
「１」の時の偏移値ｃ11として「ｓｉｎ（π／８）＋２
1/2 ・ｓｉｎ（π／８）」を用い、下位ビットＳ０ｂが
「０」の時の偏移値ｃ 10として「ｓｉｎ（π／８）」を
用いる。
ｂのマルチプレクサ３が予め保持する偏移値を示す表で
ある。表２（Ｂ）に示すように、２値ディジタルフィル
タ１０ｂの各マルチプレクサ３は、下位ビットＳ０ｂが
「１」の時の偏移値ｃ11として「ｓｉｎ（π／８）＋２
1/2 ・ｓｉｎ（π／８）」を用い、下位ビットＳ０ｂが
「０」の時の偏移値ｃ 10として「ｓｉｎ（π／８）」を
用いる。
【００３０】このように、２値ディジタルフィルタ１０
ａと２値ディジタルフィルタ１０ｂとで独自に偏移値を
設定することで、それぞれの２値ディジタルフィルタに
独自のインパルス応答特性を持たせることが可能とな
る。
ａと２値ディジタルフィルタ１０ｂとで独自に偏移値を
設定することで、それぞれの２値ディジタルフィルタに
独自のインパルス応答特性を持たせることが可能とな
る。
【００３１】上述したように、ＦＩＲフィルタ１では、
各チャネルに設けられた４つのレベルを２ビット情報と
して表すことで２値入力信号Ｓ０のビット長を２とし、
この２値入力信号Ｓ０を表１（Ａ）および表１（Ｂ）、
または、表２（Ａ）および表２（Ｂ）に示すような偏移
値を用いて、２値ディジタルフィルタ１０ａ、１０ｂで
フィルタリングする。その結果、従来のＦＩＲフィルタ
に比べて、各ビット情報のフィルタリングを行う２値デ
ィジタルフィルタの数を少なくすることができ、回路規
模の縮小化を図ることができる。さらに、ＦＩＲフィル
タ１では、マルチプレクサ３が偏移値とタップ係数との
乗算結果を予め保持しており、２値入力信号Ｓ０の値に
応じて、これらの乗算結果を選択的に加算器４に出力す
るため、従来のＦＩＲフィルタのように各タップ毎に乗
算器を持つ必要がなく、回路規模の縮小化および処理時
間の短縮化を図ることができる。
各チャネルに設けられた４つのレベルを２ビット情報と
して表すことで２値入力信号Ｓ０のビット長を２とし、
この２値入力信号Ｓ０を表１（Ａ）および表１（Ｂ）、
または、表２（Ａ）および表２（Ｂ）に示すような偏移
値を用いて、２値ディジタルフィルタ１０ａ、１０ｂで
フィルタリングする。その結果、従来のＦＩＲフィルタ
に比べて、各ビット情報のフィルタリングを行う２値デ
ィジタルフィルタの数を少なくすることができ、回路規
模の縮小化を図ることができる。さらに、ＦＩＲフィル
タ１では、マルチプレクサ３が偏移値とタップ係数との
乗算結果を予め保持しており、２値入力信号Ｓ０の値に
応じて、これらの乗算結果を選択的に加算器４に出力す
るため、従来のＦＩＲフィルタのように各タップ毎に乗
算器を持つ必要がなく、回路規模の縮小化および処理時
間の短縮化を図ることができる。
【００３２】第２実施例について説明する。本実施例の
トランスバーサル形のＦＩＲフィルタは、上述した第１
実施例のＦＩＲフィルタ１と機能的には同一であるが、
図１におけるマルチプレクサ３と加算器４とが有する機
能をＲＯＭによって実現したことを特徴とする。図３は
本実施例のＦＩＲフィルタ２１の構成図である。ＦＩＲ
フィルタ２１では、第１実施例と同様にビット長が２の
２値入力信号Ｓ０が入力されると、この２値入力信号Ｓ
０の上位ビットＳ０ａを２値ディジタルフィルタ２０ａ
に出力し、下位ビットＳ０ｂを２値ディジタルフィルタ
２０ｂに出力する。
トランスバーサル形のＦＩＲフィルタは、上述した第１
実施例のＦＩＲフィルタ１と機能的には同一であるが、
図１におけるマルチプレクサ３と加算器４とが有する機
能をＲＯＭによって実現したことを特徴とする。図３は
本実施例のＦＩＲフィルタ２１の構成図である。ＦＩＲ
フィルタ２１では、第１実施例と同様にビット長が２の
２値入力信号Ｓ０が入力されると、この２値入力信号Ｓ
０の上位ビットＳ０ａを２値ディジタルフィルタ２０ａ
に出力し、下位ビットＳ０ｂを２値ディジタルフィルタ
２０ｂに出力する。
【００３３】２値ディジタルフィルタ２０ａは、図１に
示す２値ディジタルフィルタ１０ａと同様に（タップ数
−１）に対応する数の直列的に接続された遅延器２を有
するが、上位ビットＳ０ａおよび各遅延器２から出力は
ＲＯＭ２２に供給される。ＲＯＭ２２は、たとえば、上
位ビットＳ０ａおよび各遅延器２からの出力の組み合わ
せと、この組み合わせに対応したフィルタリング結果を
示すデータをテーブル形式のデータとして記憶してい
る。上位ビットＳ０ａおよび各遅延器２からの出力がＲ
ＯＭ２２に入力されると、これらの組み合わせに基づい
て、これらの組み合わせに応じたフィルタリング結果を
示すデータが検索され、上位ビット出力Ｓ２０ａとして
加算器５に出力される。
示す２値ディジタルフィルタ１０ａと同様に（タップ数
−１）に対応する数の直列的に接続された遅延器２を有
するが、上位ビットＳ０ａおよび各遅延器２から出力は
ＲＯＭ２２に供給される。ＲＯＭ２２は、たとえば、上
位ビットＳ０ａおよび各遅延器２からの出力の組み合わ
せと、この組み合わせに対応したフィルタリング結果を
示すデータをテーブル形式のデータとして記憶してい
る。上位ビットＳ０ａおよび各遅延器２からの出力がＲ
ＯＭ２２に入力されると、これらの組み合わせに基づい
て、これらの組み合わせに応じたフィルタリング結果を
示すデータが検索され、上位ビット出力Ｓ２０ａとして
加算器５に出力される。
【００３４】２値ディジタルフィルタ２０ｂは、２値デ
ィジタルフィルタ２０ａと同一の構成を有し、下位ビッ
トＳ０ｂに対するフィルタリング結果を示す下位ビット
出力Ｓ２０ｂを加算器５に出力する。
ィジタルフィルタ２０ａと同一の構成を有し、下位ビッ
トＳ０ｂに対するフィルタリング結果を示す下位ビット
出力Ｓ２０ｂを加算器５に出力する。
【００３５】加算器５では、上位ビット出力Ｓ２０ａと
下位ビット出力Ｓ２０ｂとの加算演算が行われ、加算結
果がＦＩＲフィルタ２１の出力信号Ｓ５となる。
下位ビット出力Ｓ２０ｂとの加算演算が行われ、加算結
果がＦＩＲフィルタ２１の出力信号Ｓ５となる。
【００３６】上述した第１実施例および第２実施例で
は、８ＰＳＫ方式により変調されたディジタル信号をフ
ィルタリングするＦＩＲフィルタについて説明したが、
本発明のディジタルフィルタは、たとえば、１６ＱＡＭ
方式や３２ＱＡＭ方式や６４ＱＡＭ方式等により変調さ
れたディジタル信号をフィルタリングするＦＩＲフィル
タにも適用することができ、この場合にも同様の効果を
得ることができる。たとえば、１６ＱＡＭ方式において
は、図５に示すように、直交座標系に１６個の変調信号
点が配置され、各変調信号点は４ビットで表現される。
本発明のディジタルフィルタでは、１６ＱＡＭ方式によ
るディジタルデータをフィルタリングする場合にも、８
ＰＳＫ方式の場合と同様に回路規模の縮小化を図ること
ができる。
は、８ＰＳＫ方式により変調されたディジタル信号をフ
ィルタリングするＦＩＲフィルタについて説明したが、
本発明のディジタルフィルタは、たとえば、１６ＱＡＭ
方式や３２ＱＡＭ方式や６４ＱＡＭ方式等により変調さ
れたディジタル信号をフィルタリングするＦＩＲフィル
タにも適用することができ、この場合にも同様の効果を
得ることができる。たとえば、１６ＱＡＭ方式において
は、図５に示すように、直交座標系に１６個の変調信号
点が配置され、各変調信号点は４ビットで表現される。
本発明のディジタルフィルタでは、１６ＱＡＭ方式によ
るディジタルデータをフィルタリングする場合にも、８
ＰＳＫ方式の場合と同様に回路規模の縮小化を図ること
ができる。
【００３７】本実施例のＦＩＲフィルタは、一般的に、
各チャネルに設けられたレベルを表すのにｎビット必要
な場合には、図４に示すように、ビット長がｎの２値入
力信号Ｓ０を入力し、この２値入力信号Ｓ０の各ビット
情報を、それぞれ対応したｎ個の２値ディジタルフィル
タＡ１〜Ａｎでフィルタリングする構成となる。
各チャネルに設けられたレベルを表すのにｎビット必要
な場合には、図４に示すように、ビット長がｎの２値入
力信号Ｓ０を入力し、この２値入力信号Ｓ０の各ビット
情報を、それぞれ対応したｎ個の２値ディジタルフィル
タＡ１〜Ａｎでフィルタリングする構成となる。
【００３８】
【発明の効果】本発明のディジタルフィルタによれば、
回路規模の縮小化を図ることができる。また、本発明の
ディジタルフィルタによれば、乗算回数を低減させるこ
とができ、処理時間の短縮化を図ることができる。さら
に、本発明のディジタルフィルタによれば、各ディジタ
ルフィルタ部のインパルス応答特性を互いに異ならしめ
ることで、多様なインパルス応答特性を持つディジタル
フィルタを実現することができる。
回路規模の縮小化を図ることができる。また、本発明の
ディジタルフィルタによれば、乗算回数を低減させるこ
とができ、処理時間の短縮化を図ることができる。さら
に、本発明のディジタルフィルタによれば、各ディジタ
ルフィルタ部のインパルス応答特性を互いに異ならしめ
ることで、多様なインパルス応答特性を持つディジタル
フィルタを実現することができる。
【図１】本発明の第１実施例に係わるＦＩＲフィルタの
構成図である。
構成図である。
【図２】図１に示すＦＩＲフィルタが入力する２値入力
信号が示す８ＰＳＫ方式の信号点を説明するための図で
ある。
信号が示す８ＰＳＫ方式の信号点を説明するための図で
ある。
【図３】本発明の第２実施例に係わるＦＩＲフィルタの
構成図である。
構成図である。
【図４】ｎビットの２値入力信号を処理するＦＩＲフィ
ルタの構成図である。
ルタの構成図である。
【図５】１６ＱＡＭ方式の信号点を説明するための図で
ある。
ある。
【図６】フィルタの振幅特性を説明するための図であ
る。
る。
【図７】従来のＦＩＲフィルタを説明するための図であ
る。
る。
【図８】８ＰＳＫ方式の信号点を説明するための図であ
る。
る。
１・・・ＦＩＲフィルタ ２・・・遅延器 ３・・・マルチプレクサ ４、５・・・加算器 １０ａ、１０ｂ、２０ａ、２０ｂ、Ａ1 〜Ａn 、１００
ａ、１００ｂ、１００ｃ、１００ｄ・・・２値ディジタ
ルフィルタ ２２・・・ＲＯＭ
ａ、１００ｂ、１００ｃ、１００ｄ・・・２値ディジタ
ルフィルタ ２２・・・ＲＯＭ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 27/00 27/18 Ｃ 9297−5Ｋ
Claims (4)
- 【請求項１】直交座標系に配置された変調信号点を特定
するビットの組からなるディジタルデータをフィルタリ
ングするディジタルフィルタであって、 前記ビットの組の各ビットと１対１に対応した複数のト
ランスバーサル形のディジタルフィルタ部と、該ディジ
タルフィルタ部の出力を加算する加算部とを有し、 前記ディジタルデータは前記複数の全ての状態を表現可
能な最小限のビット長を有し、 前記ディジタルフィルタ部のそれぞれは、その出力と他
のディジタルフィルタ部からの出力とを前記加算部にお
いて加算した出力信号が前記変調信号点を特定するよう
に予め定められたタップ係数に対する重み付けに基づい
て、前記ビットをフィルタリングすることを特徴とする
ディジタルフィルタ。 - 【請求項２】前記トランスバーサル形のディジタルフィ
ルタ部のそれぞれは、 タップ長に応じた数の直列的に接続された単位時間遅延
器と、 該単位時間遅延器のそれぞれに対応して設けられた加算
器と、 予め記憶された複数の前記重み付けされたタップ係数の
なかから、前記ビットに対応した重み付けされたタップ
係数を選択して、対応する前記加算器に出力するタップ
係数出力器とを有することを特徴とする請求項１記載の
ディジタルフィルタ。 - 【請求項３】前記ディジタルフィルタ部の前記加算器と
前記タップ係数出力器とはＲＯＭを用いて構成された特
徴とする請求項２記載のディジタルフィルタ。 - 【請求項４】前記ディジタルデータの各ビットに対応し
た前記ディジタルフィルタ部は、互いに異なるインパル
ス応答特性を有することを特徴とする請求項１〜３いず
れか記載のディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17831893A JPH0738382A (ja) | 1993-07-19 | 1993-07-19 | ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17831893A JPH0738382A (ja) | 1993-07-19 | 1993-07-19 | ディジタルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738382A true JPH0738382A (ja) | 1995-02-07 |
Family
ID=16046391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17831893A Pending JPH0738382A (ja) | 1993-07-19 | 1993-07-19 | ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738382A (ja) |
-
1993
- 1993-07-19 JP JP17831893A patent/JPH0738382A/ja active Pending
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