JPH0738445A - 可変長さ符号復号化装置 - Google Patents
可変長さ符号復号化装置Info
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- JPH0738445A JPH0738445A JP6000054A JP5494A JPH0738445A JP H0738445 A JPH0738445 A JP H0738445A JP 6000054 A JP6000054 A JP 6000054A JP 5494 A JP5494 A JP 5494A JP H0738445 A JPH0738445 A JP H0738445A
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- Japan
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- unit
- signal
- buffer
- control signal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code
- H03M7/42—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory
- H03M7/425—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code using table look-up for the coding or decoding process, e.g. using read-only memory for the decoding process only
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/90—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using coding techniques not provided for in groups H04N19/10-H04N19/85, e.g. fractals
- H04N19/91—Entropy coding, e.g. variable length coding [VLC] or arithmetic coding
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- Signal Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】
【目的】 復号器構成要素などで発生する遅延時間を減
少させることによって高速の復号化をすることができる
可変長さ符号復号化装置を提供する。 【構成】 インタフェース部と、バッファ制御信号、バ
レルシフタ制御信号、キャリ信号およびクロック信号を
出力する制御部と、ルックアップテーブルメモリ部とを
含む可変長さ符号復号化装置であって、前記インタフェ
ース部が、バッファ制御信号に応じて、ユニットビット
ストリームを同時に出力するバッファ４０と、前記キャ
リ信号に応じてユニットビットストリームを同時にラッ
チし、クロック信号に応じて出力する第１ラッチ回路４
１と、キャリ信号に応じてユニットビットストリームを
同時にラッチし、クロック信号に応じて出力する第２ラ
ッチ回路４２と、バレルシフタ制御信号に応じて入力ユ
ニットビットストリームを前記ルックアップテーブルメ
モリ６００へ提供するバレルシフタ４３を含む。
少させることによって高速の復号化をすることができる
可変長さ符号復号化装置を提供する。 【構成】 インタフェース部と、バッファ制御信号、バ
レルシフタ制御信号、キャリ信号およびクロック信号を
出力する制御部と、ルックアップテーブルメモリ部とを
含む可変長さ符号復号化装置であって、前記インタフェ
ース部が、バッファ制御信号に応じて、ユニットビット
ストリームを同時に出力するバッファ４０と、前記キャ
リ信号に応じてユニットビットストリームを同時にラッ
チし、クロック信号に応じて出力する第１ラッチ回路４
１と、キャリ信号に応じてユニットビットストリームを
同時にラッチし、クロック信号に応じて出力する第２ラ
ッチ回路４２と、バレルシフタ制御信号に応じて入力ユ
ニットビットストリームを前記ルックアップテーブルメ
モリ６００へ提供するバレルシフタ４３を含む。
Description
【０００１】
【産業上の利用分野】本発明は可変長さ符号(Variable
length code)復号化装置に関するもので、さらに詳しく
は、復号化過程において復号器の構成要素動作によって
発生される時間遅延を減少させることによって高速の復
号化過程が行われ得る、改善された可変長さ符号復号化
装置に関するものである。
length code)復号化装置に関するもので、さらに詳しく
は、復号化過程において復号器の構成要素動作によって
発生される時間遅延を減少させることによって高速の復
号化過程が行われ得る、改善された可変長さ符号復号化
装置に関するものである。
【０００２】
【従来の技術】通常、可変長さ(Variable-Length:VL)符
号化は、多様な無損失データ圧縮のために用いられてい
る。可変長さ符号化は、データの統計値に基づいて固定
の長さのデータを可変長さデータに変換するもので、情
報源データに含まれた各符号語の発生頻度にしたがっ
て、発生頻度が大きい符号語は、短い長さの符号語に変
換し、発生頻度が少ない符号語は長い符号語で表示する
方法である。このばあい、平均語長さは、情報源データ
の平均語長さよりさらに小さくなって、データ圧縮が行
われ得るようにする。公知のデータ統計値に対して最小
冗長性を有する可変長さ符号化を具現するには、通常ホ
フマン(Huffman) 符号が用いられる。
号化は、多様な無損失データ圧縮のために用いられてい
る。可変長さ符号化は、データの統計値に基づいて固定
の長さのデータを可変長さデータに変換するもので、情
報源データに含まれた各符号語の発生頻度にしたがっ
て、発生頻度が大きい符号語は、短い長さの符号語に変
換し、発生頻度が少ない符号語は長い符号語で表示する
方法である。このばあい、平均語長さは、情報源データ
の平均語長さよりさらに小さくなって、データ圧縮が行
われ得るようにする。公知のデータ統計値に対して最小
冗長性を有する可変長さ符号化を具現するには、通常ホ
フマン(Huffman) 符号が用いられる。
【０００３】一般に、符号化過程はテーブルをアドレシ
ングするのに入力データを用いるテーブルルックアップ
により具現することができ、符号語(cord word) および
語長さはテーブル内容として記憶される。しかし、復号
化過程は非常に複雑である。即ち、可変長さ特性によっ
て各々の符号語は受信されたビットストリームから分割
されたのち、情報源符号語に復号化される。このため、
通常可変長さ符号復号器の設計は可変長さ符号器の設計
よりむずかしい。
ングするのに入力データを用いるテーブルルックアップ
により具現することができ、符号語(cord word) および
語長さはテーブル内容として記憶される。しかし、復号
化過程は非常に複雑である。即ち、可変長さ特性によっ
て各々の符号語は受信されたビットストリームから分割
されたのち、情報源符号語に復号化される。このため、
通常可変長さ符号復号器の設計は可変長さ符号器の設計
よりむずかしい。
【０００４】かかる可変長さ符号復号化のために、多様
な方法が提案された。かかる方法の一つでは、トリー検
索アゴリズムが主に用いられ、トリー検索アゴリズムを
用いた復号器は、トリーに対応する論理回路と符号トリ
ーに対してトリー運行(treetraversal)を行う制御回路
を含む。しかし、かかる接近方法は非常に速度が遅く、
各復号器シンボルに対して符号トリーを通じてビット単
位検索が要求される。したがって、トリー検索に基づい
た復号器は出力データ速度に比べて数倍の速度で動作し
なければならないという問題があった。
な方法が提案された。かかる方法の一つでは、トリー検
索アゴリズムが主に用いられ、トリー検索アゴリズムを
用いた復号器は、トリーに対応する論理回路と符号トリ
ーに対してトリー運行(treetraversal)を行う制御回路
を含む。しかし、かかる接近方法は非常に速度が遅く、
各復号器シンボルに対して符号トリーを通じてビット単
位検索が要求される。したがって、トリー検索に基づい
た復号器は出力データ速度に比べて数倍の速度で動作し
なければならないという問題があった。
【０００５】前述した問題点を改善するために、ビット
ストリームを並列処理する可変長さ符号器が提示され
た。この並列処理方式の可変長さ復号化の内容は次の通
りである。
ストリームを並列処理する可変長さ符号器が提示され
た。この並列処理方式の可変長さ復号化の内容は次の通
りである。
【０００６】符号化されたデータをセグメント（segmen
t ）に分割し、各セグメントの間に意味のない特定語を
挿入する。前記特定語は、符号語復号化過程においてあ
る意味ももたなく、ただし、セグメント間の境界を表示
することだけである。かかる並列処理方式の復号器は、
多数のセグメントを同時に復号化し得る。
t ）に分割し、各セグメントの間に意味のない特定語を
挿入する。前記特定語は、符号語復号化過程においてあ
る意味ももたなく、ただし、セグメント間の境界を表示
することだけである。かかる並列処理方式の復号器は、
多数のセグメントを同時に復号化し得る。
【０００７】しかし、前記並列処理方式の復号器は幾つ
かの問題点を有している。
かの問題点を有している。
【０００８】第１に、複雑なハードウェアが要求され
る。第２に、符号器が特定語を挿入し得るシステムを備
えなければならない。このとき、特定語の挿入は圧縮効
率を減少させることになる。
る。第２に、符号器が特定語を挿入し得るシステムを備
えなければならない。このとき、特定語の挿入は圧縮効
率を減少させることになる。
【０００９】また、従来可変長さ符号復号化装置の代表
的な問題は、入力される符号語の長さをあらかじめ把握
することができないということである。したがって、も
し入力される符号語長さをあらかじめ知ることができれ
ば、復号化を比較的始め易くなる。
的な問題は、入力される符号語の長さをあらかじめ把握
することができないということである。したがって、も
し入力される符号語長さをあらかじめ知ることができれ
ば、復号化を比較的始め易くなる。
【００１０】かかる観点に基づいた復号化装置がミング
チングサン(Ming-Ting Sun) らによって提示された「ア
ン エントロピー コーディング システム フォー
ディジタル エイチ ディー ティー ブィー アプリ
ケーションズ（An Entropy Coding System for Digital
HDTV Applications）」アイ イー イー イー トラ
ンザクションズ オン サーキッツ アンド システム
ズ フォー ビデオテクノロジー（IEEE Transactions
on Circuts and Systems for Video Technology)、１第
１号（1991年、３月）に記載されている。
チングサン(Ming-Ting Sun) らによって提示された「ア
ン エントロピー コーディング システム フォー
ディジタル エイチ ディー ティー ブィー アプリ
ケーションズ（An Entropy Coding System for Digital
HDTV Applications）」アイ イー イー イー トラ
ンザクションズ オン サーキッツ アンド システム
ズ フォー ビデオテクノロジー（IEEE Transactions
on Circuts and Systems for Video Technology)、１第
１号（1991年、３月）に記載されている。
【００１１】図２に示された通り、前記論文に記載され
ている可変長さ符号復号化装置は、バッファ１０、第１
および第２ラッチ２０、３０およびバレルシフタ４０を
有するインタフェース回路１００、符号語テーブル２
１、符号語長さテーブル２２および復号語(decoded wor
d)テーブル２３を有するルックアップテーブルメモリ２
００、第３および第４ラッチ３２および３３、AND ゲー
ト３４およびクロックを有する制御部３００から構成さ
れる。
ている可変長さ符号復号化装置は、バッファ１０、第１
および第２ラッチ２０、３０およびバレルシフタ４０を
有するインタフェース回路１００、符号語テーブル２
１、符号語長さテーブル２２および復号語(decoded wor
d)テーブル２３を有するルックアップテーブルメモリ２
００、第３および第４ラッチ３２および３３、AND ゲー
ト３４およびクロックを有する制御部３００から構成さ
れる。
【００１２】さらに詳しく説明すれば、下記の通りであ
る。種々の制御信号に応じて、インタフェース回路１０
０は入力される可変長さ符号ビットストリームを格納
し、前記ビットストリーム中の、あらかじめ設定された
ビット数のユニットビットストリームを同時に出力す
る。ルックアップテーブルメモリ２００は、前記インタ
フェース回路１００から提供されるユニットビットスト
リームを復号化して、復号化されたシンボルおよび前記
シンボルに対応する符号語長さを出力する。制御部３０
０においては、ルックアップテーブルメモリ２００から
提供される符号語長さを累積し、ルックアップテーブル
メモリ２００でのユニットビットストリームの復号化が
完了されるとき、キャリ信号を発生する。累積された符
号語長さおよびキャリ信号は、第３および第４ラッチ３
２および３３に各々ラッチされる。第３ラッチ３２にラ
ッチされた累積された符号語長さはバレルシフタ４０に
バレルシフタ制御信号として提供される。このとき、第
４ラッチ３３にラッチされたキャリ信号は、AND ゲート
３４へ提供され、AND ゲート３４は、キャリ信号とクロ
ック信号を受けてキャリ信号をクロック信号と同期させ
る。同期されたキャリ信号は、バッファ、第１および第
２ラッチ１０および３０へリード信号として提供され
る。
る。種々の制御信号に応じて、インタフェース回路１０
０は入力される可変長さ符号ビットストリームを格納
し、前記ビットストリーム中の、あらかじめ設定された
ビット数のユニットビットストリームを同時に出力す
る。ルックアップテーブルメモリ２００は、前記インタ
フェース回路１００から提供されるユニットビットスト
リームを復号化して、復号化されたシンボルおよび前記
シンボルに対応する符号語長さを出力する。制御部３０
０においては、ルックアップテーブルメモリ２００から
提供される符号語長さを累積し、ルックアップテーブル
メモリ２００でのユニットビットストリームの復号化が
完了されるとき、キャリ信号を発生する。累積された符
号語長さおよびキャリ信号は、第３および第４ラッチ３
２および３３に各々ラッチされる。第３ラッチ３２にラ
ッチされた累積された符号語長さはバレルシフタ４０に
バレルシフタ制御信号として提供される。このとき、第
４ラッチ３３にラッチされたキャリ信号は、AND ゲート
３４へ提供され、AND ゲート３４は、キャリ信号とクロ
ック信号を受けてキャリ信号をクロック信号と同期させ
る。同期されたキャリ信号は、バッファ、第１および第
２ラッチ１０および３０へリード信号として提供され
る。
【００１３】しかし、前記可変長さ符号復号器は、種々
の構成要素などの動作遅延の問題がある。即ち、AND ゲ
ート３４を通じて提供されたリード信号に応じて、バッ
ファ１０と第１および第２ラッチ２０および３０は、同
時にイネーブル状態になる。このとき、ラッチ２０には
バッファ１０から現在処理するユニットビットストリー
ムが提供されるので、バッファ１０からラッチ２０への
ビットストリーム伝送による時間インタバルによるラッ
チの動作遅延が発生する。
の構成要素などの動作遅延の問題がある。即ち、AND ゲ
ート３４を通じて提供されたリード信号に応じて、バッ
ファ１０と第１および第２ラッチ２０および３０は、同
時にイネーブル状態になる。このとき、ラッチ２０には
バッファ１０から現在処理するユニットビットストリー
ムが提供されるので、バッファ１０からラッチ２０への
ビットストリーム伝送による時間インタバルによるラッ
チの動作遅延が発生する。
【００１４】図２に示したように、キャリ信号および累
積された符号語長さは各々第３および第４ラッチ３２お
よび３３から同時に出力される。しかし、バレルシフタ
制御信号はバレルシフタ４０へ直接提供される反面、キ
ャリ信号はAND ゲート３４を経て第１および第２ラッチ
２０および３０へ提供される。バレルシフタ４０は、前
記２個のラッチ２０および３０から現在処理するビット
ストリームが提供してもらうので、AND ゲートを通じる
キャリ信号伝送による動作遅延はバレルシフタの動作遅
延をもたらす。
積された符号語長さは各々第３および第４ラッチ３２お
よび３３から同時に出力される。しかし、バレルシフタ
制御信号はバレルシフタ４０へ直接提供される反面、キ
ャリ信号はAND ゲート３４を経て第１および第２ラッチ
２０および３０へ提供される。バレルシフタ４０は、前
記２個のラッチ２０および３０から現在処理するビット
ストリームが提供してもらうので、AND ゲートを通じる
キャリ信号伝送による動作遅延はバレルシフタの動作遅
延をもたらす。
【００１５】結局、前述した遅延などは、入力ビットス
トリームを種々の構成要素などにより順次に処理する可
変長さ符号復号器の動作速度向上を阻害するという問題
がある。
トリームを種々の構成要素などにより順次に処理する可
変長さ符号復号器の動作速度向上を阻害するという問題
がある。
【００１６】
【発明が解決しようとする課題】本発明はかかる問題点
を解決するためのもので、本発明の目的は復号器の構成
要素などの動作遅延を除去して可変長さ符号の復号化を
高速に行い得るようにすることである。
を解決するためのもので、本発明の目的は復号器の構成
要素などの動作遅延を除去して可変長さ符号の復号化を
高速に行い得るようにすることである。
【００１７】
【課題を解決するための手段】前記目的を達成するため
の本発明の一つの特徴によると、入力される可変長さ符
号ビットストリームを格納し、前記ビットストリームの
うち、あらかじめ設定されたビット数のユニットビット
ストリームを同時に出力するインタフェース部と、バッ
ファ制御信号、バレルシフタ制御信号、キャリ信号およ
びクロック信号を出力する制御部と、前記インタフェー
ス部および前記制御部と連結されており、前記インタフ
ェース部から提供された前記ユニットビットストリーム
を復号化して復号化されたシンボルおよび前記シンボル
に対応する符号語長さを出力するルックアップテーブル
メモリ部とを含む可変長さ符号復号化装置であって、前
記インタフェース部が、前記入力ビットストリームを一
時的に格納し、前記バッファ制御信号に応じて、あらか
じめ設定されたビット数のユニットビットストリームを
同時に出力するバッファと、前記キャリ信号に応じて、
前記バッファから提供されたユニットビットストリーム
を同時にラッチし、前記クロック信号に応じてユニット
ビットストリームを同時に出力する第１ラッチ回路と、
前記キャリ信号に応じて、前記第１ラッチ回路から提供
されるユニットビットストリームを同時にラッチし、前
記クロック信号に応じてユニットビットストリームを同
時に出力する第２ラッチ回路と、前記バレルシフタ制御
信号に応じて、前記第１および第２ラッチ回路からのユ
ニットビットストリームを同時に入力し、前記入力ユニ
ットビットストリームを前記ルックアップテーブルメモ
リ部へ提供するバレルシフタを含む可変長さ符号復号化
装置である。
の本発明の一つの特徴によると、入力される可変長さ符
号ビットストリームを格納し、前記ビットストリームの
うち、あらかじめ設定されたビット数のユニットビット
ストリームを同時に出力するインタフェース部と、バッ
ファ制御信号、バレルシフタ制御信号、キャリ信号およ
びクロック信号を出力する制御部と、前記インタフェー
ス部および前記制御部と連結されており、前記インタフ
ェース部から提供された前記ユニットビットストリーム
を復号化して復号化されたシンボルおよび前記シンボル
に対応する符号語長さを出力するルックアップテーブル
メモリ部とを含む可変長さ符号復号化装置であって、前
記インタフェース部が、前記入力ビットストリームを一
時的に格納し、前記バッファ制御信号に応じて、あらか
じめ設定されたビット数のユニットビットストリームを
同時に出力するバッファと、前記キャリ信号に応じて、
前記バッファから提供されたユニットビットストリーム
を同時にラッチし、前記クロック信号に応じてユニット
ビットストリームを同時に出力する第１ラッチ回路と、
前記キャリ信号に応じて、前記第１ラッチ回路から提供
されるユニットビットストリームを同時にラッチし、前
記クロック信号に応じてユニットビットストリームを同
時に出力する第２ラッチ回路と、前記バレルシフタ制御
信号に応じて、前記第１および第２ラッチ回路からのユ
ニットビットストリームを同時に入力し、前記入力ユニ
ットビットストリームを前記ルックアップテーブルメモ
リ部へ提供するバレルシフタを含む可変長さ符号復号化
装置である。
【００１８】
【実施例】以下、本発明の一実施例を添付図面を参照し
ながら詳しく説明する。
ながら詳しく説明する。
【００１９】図１は、本発明による可変長さ符号復号化
装置のブロック図であって、インタフェース回路４０
０、制御信号５００およびルックアップテーブルメモリ
６００から構成される。
装置のブロック図であって、インタフェース回路４０
０、制御信号５００およびルックアップテーブルメモリ
６００から構成される。
【００２０】これをさらに詳しく説明すれば、前記イン
タフェース回路４００は、入力される可変長さ符号ビッ
トストリームを格納し、前記ビットストリームのうち、
あらかじめ設定されたビット数のユニットビットストリ
ームを同時に出力する。
タフェース回路４００は、入力される可変長さ符号ビッ
トストリームを格納し、前記ビットストリームのうち、
あらかじめ設定されたビット数のユニットビットストリ
ームを同時に出力する。
【００２１】前記インタフェース回路４００は、バッフ
ァ４０、第１および第２ラッチ４１および４２、バレル
シフタ４３、ORゲートおよびバッファ状態制御ロジック
回路４５から構成される。前記制御回路５００は、累算
器５１、第３ラッチ５２、AND ゲート５３およびクロッ
クから構成される。また、前記ルックアップテーブルメ
モリ６００は符号語テーブル６１、符号語長さテーブル
６２および符号語テーブル６３から構成される。
ァ４０、第１および第２ラッチ４１および４２、バレル
シフタ４３、ORゲートおよびバッファ状態制御ロジック
回路４５から構成される。前記制御回路５００は、累算
器５１、第３ラッチ５２、AND ゲート５３およびクロッ
クから構成される。また、前記ルックアップテーブルメ
モリ６００は符号語テーブル６１、符号語長さテーブル
６２および符号語テーブル６３から構成される。
【００２２】前記インタフェース回路４００において、
バッファ４０は入力ビットストリームを一時的に格納す
る。バッファ状態制御ロジック回路４５は、始めにバッ
ファ４０に格納されるビットストリームの数を検出し、
格納されたビット数があらかじめ設定された数以上にな
るとき、ロジック信号“１”をただ１回出力する。
バッファ４０は入力ビットストリームを一時的に格納す
る。バッファ状態制御ロジック回路４５は、始めにバッ
ファ４０に格納されるビットストリームの数を検出し、
格納されたビット数があらかじめ設定された数以上にな
るとき、ロジック信号“１”をただ１回出力する。
【００２３】バッファ状態制御ロジック回路からのロジ
ック信号“１”は、ORゲート４４を通じてバッファ４０
へ伝達される。ついで、バッファ４０はあらかじめ設定
されたビット数( 例：16ビット) のユニットビットスト
リームを同時に出力する。このとき、ラッチ４１はまだ
リードイネーブル状態でないので、バッファ４０から提
供されたビットストリームはバッファ４０と第１ラッチ
４１との間のデータバス上に存在することになる。
ック信号“１”は、ORゲート４４を通じてバッファ４０
へ伝達される。ついで、バッファ４０はあらかじめ設定
されたビット数( 例：16ビット) のユニットビットスト
リームを同時に出力する。このとき、ラッチ４１はまだ
リードイネーブル状態でないので、バッファ４０から提
供されたビットストリームはバッファ４０と第１ラッチ
４１との間のデータバス上に存在することになる。
【００２４】累算器５１からのキャリ信号は、第１およ
び第２ラッチ４１および４２にリードイネーブル信号と
して、AND ゲート５３へ提供される。AND ゲート５３
は、前記キャリ信号およびクロック信号を入力して、キ
ャリ信号をクロック信号に同期させる。同期されたキャ
リ信号は、バッファ制御信号としてORゲート４４へ提供
される。ORゲート４４はバッファ状態制御ロジック回路
４５からのロジック信号およびバッファ制御信号をバッ
ファ４０へ伝達する。
び第２ラッチ４１および４２にリードイネーブル信号と
して、AND ゲート５３へ提供される。AND ゲート５３
は、前記キャリ信号およびクロック信号を入力して、キ
ャリ信号をクロック信号に同期させる。同期されたキャ
リ信号は、バッファ制御信号としてORゲート４４へ提供
される。ORゲート４４はバッファ状態制御ロジック回路
４５からのロジック信号およびバッファ制御信号をバッ
ファ４０へ伝達する。
【００２５】前記リードイネーブル信号に応じて、ラッ
チ４１は前記データバス上に存在するユニットビットス
トリームを同時にラッチする。ついで、ORゲート４４を
通じて伝達されたバッファ制御信号に応じて、バッファ
４０はユニットビットストリームを出力し、このユニッ
トビットストリームは、バッファ４０とラッチ４１との
間のデータバス上に存在することになる。かかる過程が
繰り返されながら、第１ラッチ４１が処理する次のユニ
ットビットストリームは常にバッファ４０と第１ラッチ
４１との間のデータバス上にあるようになる。
チ４１は前記データバス上に存在するユニットビットス
トリームを同時にラッチする。ついで、ORゲート４４を
通じて伝達されたバッファ制御信号に応じて、バッファ
４０はユニットビットストリームを出力し、このユニッ
トビットストリームは、バッファ４０とラッチ４１との
間のデータバス上に存在することになる。かかる過程が
繰り返されながら、第１ラッチ４１が処理する次のユニ
ットビットストリームは常にバッファ４０と第１ラッチ
４１との間のデータバス上にあるようになる。
【００２６】第１ラッチ４１は、出力イネーブル信号で
あるクロック信号が印加されると、ユニットビットスト
リームを第２ラッチ４２およびバレルシフタ４３へ出力
する。累算器５１からのキャリ信号であるリードイネー
ブル信号に応じて、第２ラッチ４２は第１ラッチ４１か
ら提供されたユニットビットストリームを同時にラッチ
する。第１ラッチ４１でと同じように、第２ラッチ４２
は出力イネーブル信号に応じてバレルシフタ４３へユニ
ットビットストリームを同時に出力する。
あるクロック信号が印加されると、ユニットビットスト
リームを第２ラッチ４２およびバレルシフタ４３へ出力
する。累算器５１からのキャリ信号であるリードイネー
ブル信号に応じて、第２ラッチ４２は第１ラッチ４１か
ら提供されたユニットビットストリームを同時にラッチ
する。第１ラッチ４１でと同じように、第２ラッチ４２
は出力イネーブル信号に応じてバレルシフタ４３へユニ
ットビットストリームを同時に出力する。
【００２７】図１に示した通り、第１および第２ラッチ
４１および４２とバレルシフタ４３を制御するための制
御信号は、図２に示した従来の可変長さ符号復号化装置
とは異なり、直接的に提供される。即ち、キャリ信号は
AND ゲート５３を経ることなく、直接的にラッチ４１お
よび４２へ提供される。したがって、従来装置におい
て、二つのラッチ４１、４２によりもたらされたバレル
シフタ動作遅延は、それ以上発生しない。
４１および４２とバレルシフタ４３を制御するための制
御信号は、図２に示した従来の可変長さ符号復号化装置
とは異なり、直接的に提供される。即ち、キャリ信号は
AND ゲート５３を経ることなく、直接的にラッチ４１お
よび４２へ提供される。したがって、従来装置におい
て、二つのラッチ４１、４２によりもたらされたバレル
シフタ動作遅延は、それ以上発生しない。
【００２８】一方、バレルシフタ４３のウィンドウの長
さは、ユニットビットストリームのビット数と同じであ
り、ウィンドウの位置も移動可能である。バレルシフタ
４３から出力されたユニットビットストリームは、ルッ
クアップテーブルメモリ６００へ提供される。ミングチ
ングサンらにより提示された前述の論文に記載された通
り、ルックアップテーブルメモリ６００はプログラム可
能ロジックアレー(Programmable Logic Arrays; 以下
“PLAs”と称する) として具現され得る。PLA によるル
ックアップテーブルメモリ６００は、AND-プラン６１、
長さOR- プラン６２および復号OR- プラン６３を有す
る。AND-プラン６１は、ルックアップテーブルメモリ６
００へ入力されるビットに意味ある符号語の存在を検出
する。OR- プラン６２は各符号語の長さが記録されたテ
ーブルを有しているので、前記AND プラン６１から検出
された各符号語の長さを出力する。復号OR- プラン６３
は、各符号語に対応するシンボルデータが記録されたテ
ーブルを有しているので、前記AND ープラン６１で検出
された各符号語に対応する復号シンボルを出力する。下
記の表１は、ルックアップテーブルメモリでの復号動作
をより詳しく説明している。
さは、ユニットビットストリームのビット数と同じであ
り、ウィンドウの位置も移動可能である。バレルシフタ
４３から出力されたユニットビットストリームは、ルッ
クアップテーブルメモリ６００へ提供される。ミングチ
ングサンらにより提示された前述の論文に記載された通
り、ルックアップテーブルメモリ６００はプログラム可
能ロジックアレー(Programmable Logic Arrays; 以下
“PLAs”と称する) として具現され得る。PLA によるル
ックアップテーブルメモリ６００は、AND-プラン６１、
長さOR- プラン６２および復号OR- プラン６３を有す
る。AND-プラン６１は、ルックアップテーブルメモリ６
００へ入力されるビットに意味ある符号語の存在を検出
する。OR- プラン６２は各符号語の長さが記録されたテ
ーブルを有しているので、前記AND プラン６１から検出
された各符号語の長さを出力する。復号OR- プラン６３
は、各符号語に対応するシンボルデータが記録されたテ
ーブルを有しているので、前記AND ープラン６１で検出
された各符号語に対応する復号シンボルを出力する。下
記の表１は、ルックアップテーブルメモリでの復号動作
をより詳しく説明している。
【００２９】
【表１】
【００３０】累算器５１に提供された符号語長さは累算
され、この累算された符号語長さは第３ラッチ５２によ
りラッチされる。クロック信号に応じて、第３ラッチ５
２はラッチしていた累積された符号語長さをバレルシフ
タ４３へバレルシフタ制御信号として提供する。このと
き、バレルシフタ４３のウィンドウは、符号語の累算長
さに当たる位置へ移動する。したがって、符号化したの
ち、符号語は常にバレルシフタ４３から出力される第１
ビットから始める。
され、この累算された符号語長さは第３ラッチ５２によ
りラッチされる。クロック信号に応じて、第３ラッチ５
２はラッチしていた累積された符号語長さをバレルシフ
タ４３へバレルシフタ制御信号として提供する。このと
き、バレルシフタ４３のウィンドウは、符号語の累算長
さに当たる位置へ移動する。したがって、符号化したの
ち、符号語は常にバレルシフタ４３から出力される第１
ビットから始める。
【００３１】符号語累積長さが、ユニットビットストリ
ームのビット数以上になるとき、累算器５１はキャリ信
号を発生する。AND ゲート５３はキャリ信号とクロック
信号を受けてキャリ信号をクロック信号に同期させる。
同期されたキャリ信号は、バッファ制御信号として、OR
ゲート４１へ提供される。また、キャリ信号は第１およ
び第２ラッチ４１および４２へリードイネーブル信号と
して直接提供される。
ームのビット数以上になるとき、累算器５１はキャリ信
号を発生する。AND ゲート５３はキャリ信号とクロック
信号を受けてキャリ信号をクロック信号に同期させる。
同期されたキャリ信号は、バッファ制御信号として、OR
ゲート４１へ提供される。また、キャリ信号は第１およ
び第２ラッチ４１および４２へリードイネーブル信号と
して直接提供される。
【００３２】このようにして、キャリ信号発生後、時間
遅延なく新しいユニットビットストリームが第１ラッチ
４１および第２ラッチ４２へすぐラッチされる。
遅延なく新しいユニットビットストリームが第１ラッチ
４１および第２ラッチ４２へすぐラッチされる。
【００３３】
【発明の効果】結果的に、本発明による可変長さ符号復
号化装置は、構成要素動作過程において発生する動作遅
延を除去して動作速度を効果的に増進させる。
号化装置は、構成要素動作過程において発生する動作遅
延を除去して動作速度を効果的に増進させる。
【図１】本発明による可変長さ符号復号装置を示したブ
ロック図である。
ロック図である。
【図２】従来の可変長さ符号復号化装置を示したブロッ
ク図である。
ク図である。
１００、４００ インタフェース回路 ２００、６００ ルックアップテーブルメモリ ３００、５００ 制御回路 １０、４０ バッファ １１、１２、３２ ラッチ ３３、４１、４２ ラッチ ５２ ラッチ ３１、５１ 累算器 １３、４３ バレルシフタ ３４、５３ AND ゲート ４４ ORゲート ４５ バッファ状態制御ロジック回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/24
Claims (3)
- 【請求項１】 入力される可変長さ符号ビットストリー
ムを格納し、前記ビットストリームのうち、あらかじめ
設定されたビット数のユニットビットストリームを同時
に出力するインタフェース部と、バッファ制御信号、バ
レルシフタ制御信号、キャリ信号およびクロック信号を
出力する制御部と、前記インタフェース部および前記制
御部と連結されており、前記インタフェース部から提供
された前記ユニットビットストリームを復号化して復号
化されたシンボルおよび前記シンボルに対応する符号語
長さを出力するルックアップテーブルメモリ部とを含む
可変長さ符号復号化装置であって、 前記インタフェース部が、 前記入力ビットストリームを一時的に格納し、前記バッ
ファ制御信号に応じて、あらかじめ設定されたビット数
のユニットビットストリームを同時に出力するバッファ
と、 前記キャリ信号に応じて、前記バッファから提供
されたユニットビットストリームを同時にラッチし、前
記クロック信号に応じてユニットビットストリームを同
時に出力する第１ラッチ回路と、 前記キャリ信号に応じて、前記第１ラッチ回路から提供
されるユニットビットストリームを同時にラッチし、前
記クロック信号に応じてユニットビットストリームを同
時に出力する第２ラッチ回路と、 前記バレルシフタ制御信号に応じて、前記第１および第
２ラッチ回路からのユニットビットストリームを同時に
入力し、前記入力ユニットビットストリームを前記ルッ
クアップテーブルメモリ部へ提供するバレルシフタを含
むことを特徴とする可変長さ符号復号化装置。 - 【請求項２】 前記インタフェース部は、 前記バッファに貯蔵されたビット数を初期に検出して、
貯蔵されたビット数があらかじめ設定された値以上にな
るとき、第１信号をただ一回出力するバッファ状態制御
ロジック部と、 前記第１制御信号およびバッファ制御信号を前記バッフ
ァへ提供するための接続論理手段をさらに含むことを特
徴とする請求項１記載の可変長さ符号復号化装置。 - 【請求項３】 前記制御部は、 前記ルックアップテーブルメモリ部から提供される符号
語を累積し、前記ルックアップテーブルメモリ部で前記
入力ユニットビットストリームの復号化が完了されると
きごとにキャリ信号を出力する累算部と、 クロック信号を出力するクロックと、 前記累積された符号語長さデータをラッチし、クロック
信号に応じて前記累積された符号語長さデータを、前記
ルックアップテーブルメモリ手段から新しい符号語長さ
データが提供されるまで、バレルシフタ制御信号として
提供するラッチ部と、 前記キャリ信号と前記クロック信号を受けて、前記キャ
リ信号をクロック信号と同期させて同期されたキャリ信
号をバッファ制御信号として提供する同期ロジック手段
を含むことを特徴とする請求項１記載の可変長さ符号復
号化装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92-27252 | 1992-12-31 | ||
| KR1019920027252A KR960003452B1 (ko) | 1992-12-31 | 1992-12-31 | 가변길이부호 복호장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738445A true JPH0738445A (ja) | 1995-02-07 |
Family
ID=19348402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6000054A Pending JPH0738445A (ja) | 1992-12-31 | 1994-01-04 | 可変長さ符号復号化装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5432512A (ja) |
| JP (1) | JPH0738445A (ja) |
| KR (1) | KR960003452B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5642437A (en) * | 1992-02-22 | 1997-06-24 | Texas Instruments Incorporated | System decoder circuit with temporary bit storage and method of operation |
| JPH06350854A (ja) * | 1993-06-10 | 1994-12-22 | Matsushita Electric Ind Co Ltd | 画像圧縮符号化装置 |
| KR0124191B1 (ko) * | 1994-01-18 | 1998-10-01 | 배순훈 | 가변길이 코드 디코딩장치 |
| KR0152032B1 (ko) * | 1994-05-06 | 1998-10-15 | 김광호 | 영상신호를 위한 가변장복호기 |
| KR0152038B1 (ko) * | 1994-10-17 | 1998-10-15 | 김광호 | 상대 주소를 이용한 가변장 복호화 장치 |
| US5757295A (en) * | 1995-12-28 | 1998-05-26 | Philips Electronics North America Corporation | Variable length decoder with enhanced throughput due to parallel processing of contiguous code words of identical type |
| US5696507A (en) * | 1996-05-31 | 1997-12-09 | Daewoo Electronics Co., Inc. | Method and apparatus for decoding variable length code |
| JPH11512271A (ja) * | 1996-06-28 | 1999-10-19 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | ２語ビット流分節式高性能可変長復号器および関連復号方法 |
| US6040790A (en) * | 1998-05-29 | 2000-03-21 | Xerox Corporation | Method of building an adaptive huffman codeword tree |
| CN101673392B (zh) * | 2008-09-12 | 2012-06-06 | 慧国(上海)软件科技有限公司 | 影像译码装置及方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4899149A (en) * | 1986-02-28 | 1990-02-06 | Gary Kahan | Method of and apparatus for decoding Huffman or variable-length coees |
| US4853696A (en) * | 1987-04-13 | 1989-08-01 | University Of Central Florida | Code converter for data compression/decompression |
| US5173695A (en) * | 1990-06-29 | 1992-12-22 | Bell Communications Research, Inc. | High-speed flexible variable-length-code decoder |
| JPH04257939A (ja) * | 1991-02-13 | 1992-09-14 | Tokyo Electric Co Ltd | データ処理装置 |
| US5343195A (en) * | 1992-12-18 | 1994-08-30 | Thomson Consumer Electronics, Inc. | Variable length codeword decoding apparatus |
-
1992
- 1992-12-31 KR KR1019920027252A patent/KR960003452B1/ko not_active Expired - Fee Related
-
1993
- 1993-12-30 US US08/176,084 patent/US5432512A/en not_active Expired - Fee Related
-
1994
- 1994-01-04 JP JP6000054A patent/JPH0738445A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR940017121A (ko) | 1994-07-25 |
| KR960003452B1 (ko) | 1996-03-13 |
| US5432512A (en) | 1995-07-11 |
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