JPH0738649B2 - 調歩同期式デ−タ変換回路 - Google Patents
調歩同期式デ−タ変換回路Info
- Publication number
- JPH0738649B2 JPH0738649B2 JP61001632A JP163286A JPH0738649B2 JP H0738649 B2 JPH0738649 B2 JP H0738649B2 JP 61001632 A JP61001632 A JP 61001632A JP 163286 A JP163286 A JP 163286A JP H0738649 B2 JPH0738649 B2 JP H0738649B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- bit rate
- conversion circuit
- stop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は調歩同期式データ変換回路、特に調歩同期式デ
ータを同期式データ通信回線により伝送するための調歩
同期式データ変換回路に関する。
ータを同期式データ通信回線により伝送するための調歩
同期式データ変換回路に関する。
従来、調歩同期式データを、これと同期していない同期
式データ通信回線で伝送する場合には、多点サンプリン
グデータ伝送方式が用いられている。しかし多点サンプ
リング伝送方式では、符号ひずみを小さくするために、
回線のビットレートを調歩データのビットレートよりも
十分高くせねばならず、伝送効率が低いという難点を有
する。この難点を解決するために、調歩データのビット
レートを回線のビットレートの公称値と同一にして、調
歩データの先頭ワードのスタートビット検出時に調歩デ
ータのサンプルタイミングの位相制御を行い、このあと
調歩データのビットレートでサンプリグしたデータ値を
回線のビットレートで送信するようにし、受信側でも同
様のサンプリングを行うようにした調歩同期式データ変
換回路が提案されている（例えば特 昭 −
号明細書に記載された回路。） 〔発明が解決しようとする問題点〕 上述した従来の調歩同期式データ変換回路では、調歩デ
ータおよび回線の両ビットレートは同一の公称値をもつ
が非同期の関係にあるので、スタートビット検出時のサ
ンプリングタイミングの位相制御のあと送信時間が経過
するにつれて、両ビットレート間の誤差の累積に起因す
る位相ずれの増大を生じる。この結果、受信側では、送
信側で入力した調歩データの途中でビットが欠落したり
余分なビットが挿入されたデータを受信する。このビッ
ト欠落あるいは挿入を避けるには、予め調歩データを長
さを制限しておく必要がある。
式データ通信回線で伝送する場合には、多点サンプリン
グデータ伝送方式が用いられている。しかし多点サンプ
リング伝送方式では、符号ひずみを小さくするために、
回線のビットレートを調歩データのビットレートよりも
十分高くせねばならず、伝送効率が低いという難点を有
する。この難点を解決するために、調歩データのビット
レートを回線のビットレートの公称値と同一にして、調
歩データの先頭ワードのスタートビット検出時に調歩デ
ータのサンプルタイミングの位相制御を行い、このあと
調歩データのビットレートでサンプリグしたデータ値を
回線のビットレートで送信するようにし、受信側でも同
様のサンプリングを行うようにした調歩同期式データ変
換回路が提案されている（例えば特 昭 −
号明細書に記載された回路。） 〔発明が解決しようとする問題点〕 上述した従来の調歩同期式データ変換回路では、調歩デ
ータおよび回線の両ビットレートは同一の公称値をもつ
が非同期の関係にあるので、スタートビット検出時のサ
ンプリングタイミングの位相制御のあと送信時間が経過
するにつれて、両ビットレート間の誤差の累積に起因す
る位相ずれの増大を生じる。この結果、受信側では、送
信側で入力した調歩データの途中でビットが欠落したり
余分なビットが挿入されたデータを受信する。このビッ
ト欠落あるいは挿入を避けるには、予め調歩データを長
さを制限しておく必要がある。
すなわち、従来の調歩同期式データ変換回路には、調歩
データおよび回線での両ビットレートを同一の公称値に
設定せねばならないという制約がある上に、伝送可能な
データ長にも上限があるという問題点がある。
データおよび回線での両ビットレートを同一の公称値に
設定せねばならないという制約がある上に、伝送可能な
データ長にも上限があるという問題点がある。
本発明の目的は、上述の問題点を解決し調歩同期式デー
タをそのビットレートよりも高い所望の回線ビットレー
トで伝送でき且つ伝送可能なデータ長に制約の無い調歩
同期式データ変換回路を提供することにある。
タをそのビットレートよりも高い所望の回線ビットレー
トで伝送でき且つ伝送可能なデータ長に制約の無い調歩
同期式データ変換回路を提供することにある。
本発明の回路は、前端および後端にそれぞれスタートビ
ットおよびストップビットをもつワードから成る所定の
第１のビットレートの調歩同期式データを受けて該調歩
同期式データを少くとも１つの所定個数の前記ワード毎
に区切ったデータ区分毎に前記第１のビットレートより
も高い所定の第２ビットレートをもつ回線データに変換
し且つ該変換で生じる空きビットに予め定めたスタッフ
用ビットを挿入して送出する第１の変換回路と、前記回
線データを受信しこれに含まれている前記スタッフ用ビ
ットを除去し且つ前記回線データに含まれている前記デ
ータ区分の前線端の前記スタートビットの時間間隔の長
短に応じて前記データ区分の最後端の前記ストップビッ
トのみの時間幅を可変させて前記第１のビットレートと
実質的に等しいビットレートの前記調歩同期式データの
再生し送出する第２の変換回路とを、備えている。
ットおよびストップビットをもつワードから成る所定の
第１のビットレートの調歩同期式データを受けて該調歩
同期式データを少くとも１つの所定個数の前記ワード毎
に区切ったデータ区分毎に前記第１のビットレートより
も高い所定の第２ビットレートをもつ回線データに変換
し且つ該変換で生じる空きビットに予め定めたスタッフ
用ビットを挿入して送出する第１の変換回路と、前記回
線データを受信しこれに含まれている前記スタッフ用ビ
ットを除去し且つ前記回線データに含まれている前記デ
ータ区分の前線端の前記スタートビットの時間間隔の長
短に応じて前記データ区分の最後端の前記ストップビッ
トのみの時間幅を可変させて前記第１のビットレートと
実質的に等しいビットレートの前記調歩同期式データの
再生し送出する第２の変換回路とを、備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図であり、第
２図はその動作を説明するためのタイミング図である。
第１図において、変換回路１、送信入力制御回路３、お
よび送信出力制御回路は送信部を構成し、調歩同期式デ
ータであるデータ（１）を回線ビットレートのデータ
（２）に変換して、回線を介し受信部へ送る。変換回路
２、受信入力制御回路５、および受信出力制御回路６は
受信部を構成し、送信部から回線を介して送られてるデ
ータ（２）を調歩同期式データであるデータ（３）に再
変換して送出する。
２図はその動作を説明するためのタイミング図である。
第１図において、変換回路１、送信入力制御回路３、お
よび送信出力制御回路は送信部を構成し、調歩同期式デ
ータであるデータ（１）を回線ビットレートのデータ
（２）に変換して、回線を介し受信部へ送る。変換回路
２、受信入力制御回路５、および受信出力制御回路６は
受信部を構成し、送信部から回線を介して送られてるデ
ータ（２）を調歩同期式データであるデータ（３）に再
変換して送出する。
データ（１）は、ｍビットから成るキャラクタの先頭に
スタートビット（ST）をまたその後尾にストップビット
（SP）を付加したワードの系列であり、所定のビットレ
ートで送られてくる。第２図にはｍ＝８の場合を例示す
る。データ（１）は、変換回路１のフリップフロップ
（FF）10−１ないし10−ｍに送られると共に、送信入力
制御回路３へ送られる。送信入力制御回路３は、データ
（１）のSTを検出すると、FF10−１ないし10−ｍのそれ
ぞれがキャラクタビットb1ないしbmを読取るタイミング
（送信入力タイミング）を示す信号φ１ないしφｍを発
生すると共に、データ（１）のSTの前縁から予め定めた
時間τ１だけ経過した時にパルスが立上るトリガー信号
を発生する。FF10−１ないし10−ｍはそれぞれ、信号φ
１ないしφｍのパルス立上り時におけるデータ（１）の
信号すなわちキャラクタビットb1ないしbmを読取り、次
に信号φ１ないしφｍのパルス立上りが現われるまで保
持しながら、マルチプレクサ11に送る。一方、送信出力
制御回路４は、回線ビットレートをもつクロック信号の
パルスを計数することにより、マルチプレクサ11の入力
信号群のうちから一つずつを選択し送出させるための選
択データ（D1）を発生する。回線ビットレートは、デー
タ（１）のビットレートよりも高く設定してある。選択
データ（D1）の値は、トリガー信号のパルス立上り後の
最初のクロックパルスで値「０」にリセットされたあ
と、クロックパルス毎に一つずつ歩進し、値が「ｍ＋
１」（第２図の場合は値「９」）に達したあとでは歩進
を中止する。なお時間τ１は、D1の値「ｍ」への歩進が
信号φｍの読取りタイミングよりも後になるように設定
しておけば良い。マルチプレクサ11には、FF10−１ない
し10−ｍの送出信号のほかに、スタートビット（ST）お
よびストップビット（SP）を示す信号を入力してある。
マルチプレクサ11は、D1の値が「０」の場合にはSTを選
択して送出し、値「１」ないし「ｍ」の場合にはそれぞ
れFF10−１ないし10−ｍから受けている信号を送出し、
また値「ｍ＋１」の場合にはSPを送出する。従って、マ
ルチプレクサ11が送出するデータ（２）は、そのビット
レートすなわち回線ビットレートがデータ（１）のビッ
トレートよりも高い場合には、１ワード分のデータのあ
とにSPをスタップ挿入したフレーム形式になる。
スタートビット（ST）をまたその後尾にストップビット
（SP）を付加したワードの系列であり、所定のビットレ
ートで送られてくる。第２図にはｍ＝８の場合を例示す
る。データ（１）は、変換回路１のフリップフロップ
（FF）10−１ないし10−ｍに送られると共に、送信入力
制御回路３へ送られる。送信入力制御回路３は、データ
（１）のSTを検出すると、FF10−１ないし10−ｍのそれ
ぞれがキャラクタビットb1ないしbmを読取るタイミング
（送信入力タイミング）を示す信号φ１ないしφｍを発
生すると共に、データ（１）のSTの前縁から予め定めた
時間τ１だけ経過した時にパルスが立上るトリガー信号
を発生する。FF10−１ないし10−ｍはそれぞれ、信号φ
１ないしφｍのパルス立上り時におけるデータ（１）の
信号すなわちキャラクタビットb1ないしbmを読取り、次
に信号φ１ないしφｍのパルス立上りが現われるまで保
持しながら、マルチプレクサ11に送る。一方、送信出力
制御回路４は、回線ビットレートをもつクロック信号の
パルスを計数することにより、マルチプレクサ11の入力
信号群のうちから一つずつを選択し送出させるための選
択データ（D1）を発生する。回線ビットレートは、デー
タ（１）のビットレートよりも高く設定してある。選択
データ（D1）の値は、トリガー信号のパルス立上り後の
最初のクロックパルスで値「０」にリセットされたあ
と、クロックパルス毎に一つずつ歩進し、値が「ｍ＋
１」（第２図の場合は値「９」）に達したあとでは歩進
を中止する。なお時間τ１は、D1の値「ｍ」への歩進が
信号φｍの読取りタイミングよりも後になるように設定
しておけば良い。マルチプレクサ11には、FF10−１ない
し10−ｍの送出信号のほかに、スタートビット（ST）お
よびストップビット（SP）を示す信号を入力してある。
マルチプレクサ11は、D1の値が「０」の場合にはSTを選
択して送出し、値「１」ないし「ｍ」の場合にはそれぞ
れFF10−１ないし10−ｍから受けている信号を送出し、
また値「ｍ＋１」の場合にはSPを送出する。従って、マ
ルチプレクサ11が送出するデータ（２）は、そのビット
レートすなわち回線ビットレートがデータ（１）のビッ
トレートよりも高い場合には、１ワード分のデータのあ
とにSPをスタップ挿入したフレーム形式になる。
受信部の変換回路２は、送信部の変換回路１と同じ回路
構成を有する。受信入力制御回路５は、送信部から送ら
れてくるデータ（２）を受信してタイミング抽出を行
い、STを検出するとキャラクタビットb1ないしbmを読取
るタイミング（受信入力タイミング）を示す信号θ１な
いしθｍを発生すると共に、SPからSTへの変化タイミン
グを示すリセット信号を発生する。一方、受信出力制御
回路６は、データ（１）と同じ公称値のビットレートを
もつクロック信号のパルスを計数することにより、選択
データ（D2）を発生する。選択データ（D2）の値は、デ
ータ（２）のSTの前縁から予め定められた時間τ２だけ
経過した時に値「０」にリセットされたあと、クロック
パルス毎に一つずつ歩進してゆき、値「ｍ＋１」に達し
たあとでは歩進を中止する。なお時間τ２は、D2の値
「１」への歩進が信号θ１の読取りタイミングよりもあ
とになるよう設定しておく。この選択データ（D2）に応
じ変換回路２が送出するデータ（３）は、D2の値が
「０」の時にはSTで、値「１」ないし「ｍ」の時にそれ
ぞれキャラクタビットb1ないしbmであり、また値「ｍ＋
１」の時にSPになる。
構成を有する。受信入力制御回路５は、送信部から送ら
れてくるデータ（２）を受信してタイミング抽出を行
い、STを検出するとキャラクタビットb1ないしbmを読取
るタイミング（受信入力タイミング）を示す信号θ１な
いしθｍを発生すると共に、SPからSTへの変化タイミン
グを示すリセット信号を発生する。一方、受信出力制御
回路６は、データ（１）と同じ公称値のビットレートを
もつクロック信号のパルスを計数することにより、選択
データ（D2）を発生する。選択データ（D2）の値は、デ
ータ（２）のSTの前縁から予め定められた時間τ２だけ
経過した時に値「０」にリセットされたあと、クロック
パルス毎に一つずつ歩進してゆき、値「ｍ＋１」に達し
たあとでは歩進を中止する。なお時間τ２は、D2の値
「１」への歩進が信号θ１の読取りタイミングよりもあ
とになるよう設定しておく。この選択データ（D2）に応
じ変換回路２が送出するデータ（３）は、D2の値が
「０」の時にはSTで、値「１」ないし「ｍ」の時にそれ
ぞれキャラクタビットb1ないしbmであり、また値「ｍ＋
１」の時にSPになる。
データ（２）の各フレームのビット数、すなわち各STか
らその次のST直前までのビット数は、データ（１）およ
びデータ（２）の両タイミングが非同期関係にあるた
め、中心値に対して１ビットの増減を生じる。これに対
して、データ（３）では、STおよびキャラクタビットb1
ないしbmはおのおの、データ（１）と同じ公称値のビッ
トレートをもつクロックパルスに同期したタイミングで
現れ、SPの時間幅だけが各ワードで不揃いになる。この
点をもう少し詳細に説明すると、データ（２）とリセッ
ト信号は同期しているが、データ（２）と選択デーた
（D2）とは同期していない。このため、リセット信号が
立上る時刻は、選択データ（D2）の各ビットの立上りま
たは立下りとは一致しない。すなわち、リセット信号の
立上りからτ２後に選択データ（D2）の値「９」（スト
ップビット対応）が終了するため、リセット信号が値
「９」と同時に立上った場合にはストップビットの幅は
τ２となり、値「９」の終了間際にリセット信号が立上
ればストップビットの幅は（１ビット＋τ２）となり、
不揃いとなる。またデータ（１）およびデータ（３）の
各ビットレートは、公称値は同一であるが、実際の動作
時には両者間に若干の誤差が存在する。この誤差の影響
も、データ（３）の各ワード毎にSPだけの時間幅の増減
で吸収され、STおよびキャラクタビットb1ないしbmの符
号ひずみを劣化させずに済む。
らその次のST直前までのビット数は、データ（１）およ
びデータ（２）の両タイミングが非同期関係にあるた
め、中心値に対して１ビットの増減を生じる。これに対
して、データ（３）では、STおよびキャラクタビットb1
ないしbmはおのおの、データ（１）と同じ公称値のビッ
トレートをもつクロックパルスに同期したタイミングで
現れ、SPの時間幅だけが各ワードで不揃いになる。この
点をもう少し詳細に説明すると、データ（２）とリセッ
ト信号は同期しているが、データ（２）と選択デーた
（D2）とは同期していない。このため、リセット信号が
立上る時刻は、選択データ（D2）の各ビットの立上りま
たは立下りとは一致しない。すなわち、リセット信号の
立上りからτ２後に選択データ（D2）の値「９」（スト
ップビット対応）が終了するため、リセット信号が値
「９」と同時に立上った場合にはストップビットの幅は
τ２となり、値「９」の終了間際にリセット信号が立上
ればストップビットの幅は（１ビット＋τ２）となり、
不揃いとなる。またデータ（１）およびデータ（３）の
各ビットレートは、公称値は同一であるが、実際の動作
時には両者間に若干の誤差が存在する。この誤差の影響
も、データ（３）の各ワード毎にSPだけの時間幅の増減
で吸収され、STおよびキャラクタビットb1ないしbmの符
号ひずみを劣化させずに済む。
以上に説明したごとく、送信部で調歩同期式データのワ
ード間にスタッフ用のビット（SP）を挿入してより高速
の同期式データに変換して送信し、また受信部でスタッ
フビット（SP）を除去して調歩同期式データを再生する
と共に再生後の各ワードのストップビット（SP）のみ時
間幅を可変にすることにより、調歩同期式データをそれ
より高速な所望のビットレートで回線伝送でき、且つ送
信部および受信部の各調歩データのビットレート相互間
の誤差が累積するのを各ワード毎に解消して、伝送可能
データ長の制約を受けずに回線伝送を続行できる。
ード間にスタッフ用のビット（SP）を挿入してより高速
の同期式データに変換して送信し、また受信部でスタッ
フビット（SP）を除去して調歩同期式データを再生する
と共に再生後の各ワードのストップビット（SP）のみ時
間幅を可変にすることにより、調歩同期式データをそれ
より高速な所望のビットレートで回線伝送でき、且つ送
信部および受信部の各調歩データのビットレート相互間
の誤差が累積するのを各ワード毎に解消して、伝送可能
データ長の制約を受けずに回線伝送を続行できる。
なお本実施例には、１ワード毎にスタッフおよびデスタ
ッフを行い、受信部の再生データにおいて各ワードのス
トップビットの時間幅を可変にする場合を示したが、予
め定めた個数の複数のワードずつ区切ってフレームと
し、１フレーム毎にスタッフおよびデスタッフを行い、
再生データの各フレーム最後尾のストップビットの時間
幅だけを可変にするように変更することは容易であり、
本実施例と同様な効果を得られることは明らかである。
ッフを行い、受信部の再生データにおいて各ワードのス
トップビットの時間幅を可変にする場合を示したが、予
め定めた個数の複数のワードずつ区切ってフレームと
し、１フレーム毎にスタッフおよびデスタッフを行い、
再生データの各フレーム最後尾のストップビットの時間
幅だけを可変にするように変更することは容易であり、
本実施例と同様な効果を得られることは明らかである。
以上説明したように本発明には、調歩同期式データをそ
れよりも高速な所望のビットレートで回線伝送可能で且
つ伝送可能データ長に制約の無い調歩同期式データ変換
回路を実現できるという効果がある。
れよりも高速な所望のビットレートで回線伝送可能で且
つ伝送可能データ長に制約の無い調歩同期式データ変換
回路を実現できるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例の動作を説明するためのタイミング図
である。 1,2……変換回路、10−１ないし10−ｍ……フリップフ
ロップ（FF）、11……マルチプレクサ、３……送信入力
制御回路、４……送信出力制御回路、５……受信入力制
御回路、６……受信出力制御回路。
本発明の一実施例の動作を説明するためのタイミング図
である。 1,2……変換回路、10−１ないし10−ｍ……フリップフ
ロップ（FF）、11……マルチプレクサ、３……送信入力
制御回路、４……送信出力制御回路、５……受信入力制
御回路、６……受信出力制御回路。
Claims (1)
- 【請求項１】前端および後端にそれぞれスタートビット
およびストップビットをもつワードから成る所定の第１
のビットレートの調歩同期式データを受けて該調歩同期
式データを少くとも１つの所定個数の前記ワード毎に区
切ったデータ区分毎に前記第１のビットレートよりも高
い所定の第２のビットレートをもつ回線データに変換し
且つ該変換で生じる空きビットに予め定めたスタッフ用
ビットを挿入して送出する第１の変換回路と、前記回線
データを受信しこれに含まれている前記スタッフ用ビッ
トを除去し前記ストップビットの時間幅を可変させて前
記第１のビットレートと実質的に等しいビットレートの
前記調歩同期式データを再生し送出する第２の変換回路
とを、備えたことを特徴とする調歩同期式データ変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61001632A JPH0738649B2 (ja) | 1986-01-07 | 1986-01-07 | 調歩同期式デ−タ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61001632A JPH0738649B2 (ja) | 1986-01-07 | 1986-01-07 | 調歩同期式デ−タ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62159555A JPS62159555A (ja) | 1987-07-15 |
| JPH0738649B2 true JPH0738649B2 (ja) | 1995-04-26 |
Family
ID=11506904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61001632A Expired - Lifetime JPH0738649B2 (ja) | 1986-01-07 | 1986-01-07 | 調歩同期式デ−タ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738649B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58198937A (ja) * | 1982-05-17 | 1983-11-19 | Fujitsu Ltd | デイジタルデ−タ伝送の同期補正方式 |
-
1986
- 1986-01-07 JP JP61001632A patent/JPH0738649B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62159555A (ja) | 1987-07-15 |
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