JPH0738814A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH0738814A JPH0738814A JP5180483A JP18048393A JPH0738814A JP H0738814 A JPH0738814 A JP H0738814A JP 5180483 A JP5180483 A JP 5180483A JP 18048393 A JP18048393 A JP 18048393A JP H0738814 A JPH0738814 A JP H0738814A
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Abstract
(57)【要約】
【目的】 本発明は固体撮像装置に関し、複数系統の画
素信号間のオフセット誤差及びゲイン誤差を補償しモニ
タ画面の品質を向上させることを目的とする。 【構成】 信号供給回路（３４4 ）は、複数の読み出し
回路の全てに同一の信号を供給する。補正信号発生回路
（４７）は、上記複数の読み出し回路夫々から読み出さ
れる画素信号のうち、上記信号供給回路から供給された
信号のレベル差から上記レベル差をなくすような補正信
号を発生する。補正回路（４５）は、補正信号で上記複
数の読み出し回路夫々から読み出される画素信号のレベ
ルを補正する。
素信号間のオフセット誤差及びゲイン誤差を補償しモニ
タ画面の品質を向上させることを目的とする。 【構成】 信号供給回路（３４4 ）は、複数の読み出し
回路の全てに同一の信号を供給する。補正信号発生回路
（４７）は、上記複数の読み出し回路夫々から読み出さ
れる画素信号のうち、上記信号供給回路から供給された
信号のレベル差から上記レベル差をなくすような補正信
号を発生する。補正回路（４５）は、補正信号で上記複
数の読み出し回路夫々から読み出される画素信号のレベ
ルを補正する。
Description
【０００１】
【産業上の利用分野】本発明は固体撮像装置に関し、複
数の読み出し回路を持つ複数出力の固体撮像装置に関す
る。
数の読み出し回路を持つ複数出力の固体撮像装置に関す
る。
【０００２】半導体基板上に複数の受光素子を二次元配
置した光電変換素子部と、光電変換された信号を読み出
すための回路部を持つ固体撮像素子は近年、画素数を増
やし高解像度化が図られている。多画素化にともない、
信号読み出し速度が速くなり、周辺回路の速度の制限や
雑音の増大が問題となるため、出力を多数に分割し、信
号読み出し速度を低く抑えた固体撮像装置が提案されて
いる。
置した光電変換素子部と、光電変換された信号を読み出
すための回路部を持つ固体撮像素子は近年、画素数を増
やし高解像度化が図られている。多画素化にともない、
信号読み出し速度が速くなり、周辺回路の速度の制限や
雑音の増大が問題となるため、出力を多数に分割し、信
号読み出し速度を低く抑えた固体撮像装置が提案されて
いる。
【０００３】
【従来の技術】図５は従来の固体撮像素子の一例の回路
図を示す。この例では４×４画素のＭＯＳ型素子で２出
力型のものを用いて説明する。同図中、フォトダイオー
ドで構成された画素１０11〜１０44のうち、垂直走査回
路１１に接続されたライン選択線１２1 〜１２4 がオン
となり、ライン選択ゲート１３が導通したラインの４つ
の画素の出力信号は垂直信号伝送線１４1 〜１４4 に送
出される。水平走査回路１５1 ，１５2 夫々は画素選択
線１６1 と１６2 ，１７1 と１７2 を順次オンとして画
素選択ゲート１８1 と１８2 ，１９1 と１９2 を順次導
通させ、プリアンプ２０1 ，２０2 夫々より画素信号を
読み出させる。つまり、プリアンプ２０は左側２列の画
素の画素信号を読み出し、これと同時にプリアンプ２０
2 は右側２列の画素の画素信号を読み出し、これによっ
て信号読み出し速度をプリアンプが１個の場合の１／２
に低減できる。
図を示す。この例では４×４画素のＭＯＳ型素子で２出
力型のものを用いて説明する。同図中、フォトダイオー
ドで構成された画素１０11〜１０44のうち、垂直走査回
路１１に接続されたライン選択線１２1 〜１２4 がオン
となり、ライン選択ゲート１３が導通したラインの４つ
の画素の出力信号は垂直信号伝送線１４1 〜１４4 に送
出される。水平走査回路１５1 ，１５2 夫々は画素選択
線１６1 と１６2 ，１７1 と１７2 を順次オンとして画
素選択ゲート１８1 と１８2 ，１９1 と１９2 を順次導
通させ、プリアンプ２０1 ，２０2 夫々より画素信号を
読み出させる。つまり、プリアンプ２０は左側２列の画
素の画素信号を読み出し、これと同時にプリアンプ２０
2 は右側２列の画素の画素信号を読み出し、これによっ
て信号読み出し速度をプリアンプが１個の場合の１／２
に低減できる。
【０００４】上記のプリアンプ２０1 ，２０2 夫々の出
力する画素信号は図６に示す信号伝送ケーブル２１1 ，
２１2 夫々を通して信号処理回路内のバッファアンプ２
３1，２３2 に供給され、Ａ／Ｄコンバータ２５1 ，２
５2 でディジタル化された後、画像回路２６で１画面の
モニタ画面として配置され、端子２７より表示用として
出力される。
力する画素信号は図６に示す信号伝送ケーブル２１1 ，
２１2 夫々を通して信号処理回路内のバッファアンプ２
３1，２３2 に供給され、Ａ／Ｄコンバータ２５1 ，２
５2 でディジタル化された後、画像回路２６で１画面の
モニタ画面として配置され、端子２７より表示用として
出力される。
【０００５】
【発明が解決しようとする課題】このように、プリアン
プ２０1 ，２０2 夫々から画素信号を出力する２出力型
であるため、外部から加わる雑音や温度変動により２系
統の画素信号間にオフセット誤差及びゲイン誤差を生
じ、モニタ画面の品質が低下するという問題があった。
プ２０1 ，２０2 夫々から画素信号を出力する２出力型
であるため、外部から加わる雑音や温度変動により２系
統の画素信号間にオフセット誤差及びゲイン誤差を生
じ、モニタ画面の品質が低下するという問題があった。
【０００６】本発明は上記の点に鑑みなされたもので、
複数系統の画素信号間のオフセット誤差及びゲイン誤差
を補償しモニタ画面の品質を向上させる固体撮像装置を
提供することを目的とする。
複数系統の画素信号間のオフセット誤差及びゲイン誤差
を補償しモニタ画面の品質を向上させる固体撮像装置を
提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の固体撮像装置
は、画素アレイの複数の垂直信号伝送線を複数の読み出
し回路に分割して接続し、上記複数の読み出し回路で同
時に画素信号の時系列的な読み出しを行う固体撮像装置
において、上記複数の読み出し回路の全てに同一の信号
を供給する信号供給回路と、上記複数の読み出し回路夫
々から読み出される画素信号のうち、上記信号供給回路
から供給された信号のレベル差から上記レベル差をなく
すような補正信号を発生する補正信号発生回路と、上記
補正信号で上記複数の読み出し回路夫々から読み出され
る画素信号のレベルを補正する補正回路とを有する。
は、画素アレイの複数の垂直信号伝送線を複数の読み出
し回路に分割して接続し、上記複数の読み出し回路で同
時に画素信号の時系列的な読み出しを行う固体撮像装置
において、上記複数の読み出し回路の全てに同一の信号
を供給する信号供給回路と、上記複数の読み出し回路夫
々から読み出される画素信号のうち、上記信号供給回路
から供給された信号のレベル差から上記レベル差をなく
すような補正信号を発生する補正信号発生回路と、上記
補正信号で上記複数の読み出し回路夫々から読み出され
る画素信号のレベルを補正する補正回路とを有する。
【０００８】
【作用】本発明においては、複数の読み出し回路の出力
する画素信号のうち同一の信号のレベル差から補正信号
を発生して各読み出し回路の出力する画素信号のレベル
を補正するため、信号伝送ケーブル等を含む各読み出し
回路のオフセット誤差及びゲイン誤差を補正できる。
する画素信号のうち同一の信号のレベル差から補正信号
を発生して各読み出し回路の出力する画素信号のレベル
を補正するため、信号伝送ケーブル等を含む各読み出し
回路のオフセット誤差及びゲイン誤差を補正できる。
【０００９】
【実施例】図１は本発明装置の固体撮像素子部分の第１
実施例の回路図を示す。同図中、３０は水平方向７画素
×垂直方向ｎ画素の画素アレイである。画素アレイ３０
のうち、垂直走査回路３１で選択されたラインの７つの
画素の出力信号は垂直信号伝送線３４1 〜３４7 に送出
される。垂直信号伝送線３４1 〜３４4 夫々は水平走査
回路３５1 に接続された画素選択線３６1 〜３６4 でス
イッチング制御される画素選択ゲート３８1 〜３８4 を
介してプリアンプ４０1 に接続され、更に、垂直信号伝
送線３４4 〜３４7 夫々は水平走査回路３５2 に接続さ
れた画素選択線３７1 〜３７4 でスイッチング制御され
る画素選択ゲート３９1 〜３９4 を介してプリアンプ４
０2 に接続されている。つまり垂直信号伝送線３４4 は
画素選択ゲート３８4 ，３９4 夫々を介してプリアンプ
４０1 ，４０2 夫々に接続されている。
実施例の回路図を示す。同図中、３０は水平方向７画素
×垂直方向ｎ画素の画素アレイである。画素アレイ３０
のうち、垂直走査回路３１で選択されたラインの７つの
画素の出力信号は垂直信号伝送線３４1 〜３４7 に送出
される。垂直信号伝送線３４1 〜３４4 夫々は水平走査
回路３５1 に接続された画素選択線３６1 〜３６4 でス
イッチング制御される画素選択ゲート３８1 〜３８4 を
介してプリアンプ４０1 に接続され、更に、垂直信号伝
送線３４4 〜３４7 夫々は水平走査回路３５2 に接続さ
れた画素選択線３７1 〜３７4 でスイッチング制御され
る画素選択ゲート３９1 〜３９4 を介してプリアンプ４
０2 に接続されている。つまり垂直信号伝送線３４4 は
画素選択ゲート３８4 ，３９4 夫々を介してプリアンプ
４０1 ，４０2 夫々に接続されている。
【００１０】水平走査回路３５1 ，３５2 夫々は端子４
１より入来する制御クロックに同期して図中矢印方向に
走査し画素選択線３６1 と３７1 、３６2 と３７2 、３
６3と３７3 、３６4 と３７4 を順次オンとしてプリア
ンプ４０1 ，４０2 から同時に画素信号を出力させる。
１より入来する制御クロックに同期して図中矢印方向に
走査し画素選択線３６1 と３７1 、３６2 と３７2 、３
６3と３７3 、３６4 と３７4 を順次オンとしてプリア
ンプ４０1 ，４０2 から同時に画素信号を出力させる。
【００１１】上記の水平走査回路３５1 ，３５2 、画素
選択線３６1 〜３６4 ，３７1 〜３７4 、画素選択ゲー
ト３８1 〜３８4 、３９1 〜３９4 、プリアンプ４
０1 ，４０2 で読み出し回路を構成している。また、垂
直信号伝送線３４4 が即ち信号供給回路とされている上
記のプリアンプ４０1 ，４０2 夫々の出力する画素信号
は図２に示す信号伝送ケーブル４２1 ，４２2 夫々を通
して信号処理回路内のバッファアンプ４３1，４３2 に
供給される。バッファアンプ４３1 出力はＡ／Ｄコンバ
ータ４４1 に供給されバッファアンプ４３2 出力はレベ
ルシフト回路４５でレベルシフトされた後Ａ／Ｄコンバ
ータ４４2 に供給される。
選択線３６1 〜３６4 ，３７1 〜３７4 、画素選択ゲー
ト３８1 〜３８4 、３９1 〜３９4 、プリアンプ４
０1 ，４０2 で読み出し回路を構成している。また、垂
直信号伝送線３４4 が即ち信号供給回路とされている上
記のプリアンプ４０1 ，４０2 夫々の出力する画素信号
は図２に示す信号伝送ケーブル４２1 ，４２2 夫々を通
して信号処理回路内のバッファアンプ４３1，４３2 に
供給される。バッファアンプ４３1 出力はＡ／Ｄコンバ
ータ４４1 に供給されバッファアンプ４３2 出力はレベ
ルシフト回路４５でレベルシフトされた後Ａ／Ｄコンバ
ータ４４2 に供給される。
【００１２】Ａ／Ｄコンバータ４４1 ，４４2 夫々の出
力するディジタル画素信号は端子４６1 ，４６2 夫々か
ら後続の画像回路に供給されると共に、補正信号発生回
路４７の端子Ａ，Ｂ夫々に供給される。制御回路４８は
制御クロックを生成して端子４１から水平走査回路３５
1 ，３５2 夫々に供給し、またサンプリングパルスを生
成してＡ／Ｄコンバータ４４1 ，４４2 夫々に供給し、
また、画素選択線３６ 4 と３７4 をオンするタイミング
を指示するタイミング信号を補正信号発生回路４７に供
給する。補正信号発生回路４７は上記タイミング信号の
入来時に端子Ａの値から端子Ｂの値を減算し、差Ａ−Ｂ
に対応するレベルの補正信号を次のタイミング信号が入
来するまで保持して出力する。この補正信号は補正回路
であるレベルシフト回路４５に供給され、バッファアン
プ４３2 出力が差Ｂ−Ａに対応してレベルシフトされ
る。
力するディジタル画素信号は端子４６1 ，４６2 夫々か
ら後続の画像回路に供給されると共に、補正信号発生回
路４７の端子Ａ，Ｂ夫々に供給される。制御回路４８は
制御クロックを生成して端子４１から水平走査回路３５
1 ，３５2 夫々に供給し、またサンプリングパルスを生
成してＡ／Ｄコンバータ４４1 ，４４2 夫々に供給し、
また、画素選択線３６ 4 と３７4 をオンするタイミング
を指示するタイミング信号を補正信号発生回路４７に供
給する。補正信号発生回路４７は上記タイミング信号の
入来時に端子Ａの値から端子Ｂの値を減算し、差Ａ−Ｂ
に対応するレベルの補正信号を次のタイミング信号が入
来するまで保持して出力する。この補正信号は補正回路
であるレベルシフト回路４５に供給され、バッファアン
プ４３2 出力が差Ｂ−Ａに対応してレベルシフトされ
る。
【００１３】ここで、バッファアンプ４３1 ，４３2 夫
々の出力信号レベルが図３（Ａ）に実線Ｉ，IIで示す如
き場合、時点ｔ0 で画素選択ゲート３８4 ，３９4 が導
通して同一画素の画素信号であるにも拘らず、オフセッ
ト誤差及びゲイン誤差によって両信号はレベルがＶA ，
ＶB と異なる。この時点ｔ0 で補正信号発生回路４７は
同図（Ｂ）に示すレベルの補正信号を発生する。このた
め、次のラインではバッファアンプ４３2 の出力信号レ
ベルがＶB −ＶA だけ加算補正されて、次の選択ゲート
３８4 ，３９4 が導通する時点ｔ1 では両信号のレベル
はＶC で略同一となる。
々の出力信号レベルが図３（Ａ）に実線Ｉ，IIで示す如
き場合、時点ｔ0 で画素選択ゲート３８4 ，３９4 が導
通して同一画素の画素信号であるにも拘らず、オフセッ
ト誤差及びゲイン誤差によって両信号はレベルがＶA ，
ＶB と異なる。この時点ｔ0 で補正信号発生回路４７は
同図（Ｂ）に示すレベルの補正信号を発生する。このた
め、次のラインではバッファアンプ４３2 の出力信号レ
ベルがＶB −ＶA だけ加算補正されて、次の選択ゲート
３８4 ，３９4 が導通する時点ｔ1 では両信号のレベル
はＶC で略同一となる。
【００１４】図４は本発明装置の固体撮像素子部分の第
２実施例の回路図を示す。同図中、図１と同一部分には
同一符号を付す。図４中、５０は水平方向６画素×垂直
方向ｎ画素の画素アレイである。画素アレイ５０のう
ち、垂直走査回路３１で選択されたラインの６つの画素
の出力信号は垂直信号伝送線３４1 〜３４6 に送出され
る。垂直信号伝送線３４1 〜３４3 夫々は水平走査回路
３５1 に接続された画素選択線３６1 〜３６4 でスイッ
チング制御される画素選択ゲート３８1 〜３８4のうち
のゲート３８2 〜３８4 を介してプリアンプ４０1 に接
続され、更に、垂直信号伝送線３４4 〜３４6 夫々は水
平走査回路３５2 に接続された画素選択線３７1 〜３７
4 でスイッチング制御される画素選択ゲート３９1 〜３
９4 のうちのゲート３９2 〜３９4 を介してプリアンプ
４０2 に接続されている。また、電圧Ｖref の基準電圧
源５１が画素選択ゲート３８1 ，３９1 夫々を介してプ
リアンプ４０1 ，４０2 に夫々接続されている。
２実施例の回路図を示す。同図中、図１と同一部分には
同一符号を付す。図４中、５０は水平方向６画素×垂直
方向ｎ画素の画素アレイである。画素アレイ５０のう
ち、垂直走査回路３１で選択されたラインの６つの画素
の出力信号は垂直信号伝送線３４1 〜３４6 に送出され
る。垂直信号伝送線３４1 〜３４3 夫々は水平走査回路
３５1 に接続された画素選択線３６1 〜３６4 でスイッ
チング制御される画素選択ゲート３８1 〜３８4のうち
のゲート３８2 〜３８4 を介してプリアンプ４０1 に接
続され、更に、垂直信号伝送線３４4 〜３４6 夫々は水
平走査回路３５2 に接続された画素選択線３７1 〜３７
4 でスイッチング制御される画素選択ゲート３９1 〜３
９4 のうちのゲート３９2 〜３９4 を介してプリアンプ
４０2 に接続されている。また、電圧Ｖref の基準電圧
源５１が画素選択ゲート３８1 ，３９1 夫々を介してプ
リアンプ４０1 ，４０2 に夫々接続されている。
【００１５】水平走査回路３５1 ，３５2 夫々は端子４
１より入来する制御クロックに同期して画素選択線３６
1 と３７1 、３６2 と３７2 、３６3 と３７3 、３６4
と３７4 を順次オンとしてプリアンプ４０1 ，４０2 か
ら同時に画素信号を出力させるとき、画素選択線３６1
と３７1 のオン時に基準電圧Ｖref が疑似画素信号とし
て読み出される。
１より入来する制御クロックに同期して画素選択線３６
1 と３７1 、３６2 と３７2 、３６3 と３７3 、３６4
と３７4 を順次オンとしてプリアンプ４０1 ，４０2 か
ら同時に画素信号を出力させるとき、画素選択線３６1
と３７1 のオン時に基準電圧Ｖref が疑似画素信号とし
て読み出される。
【００１６】この場合、図２の制御回路４８で画素選択
線３６1 と３７1 をオンするタイミングを指示するタイ
ミング信号を生成するようにして、このタイミング信号
を補正信号発生回路４７に供給することにより、第１実
施例と同様にバッファアンプ４３1 ，４３2 夫々の出力
信号レベルを上記画素選択線３６1 と３７1 のオン時点
で略同一とすることができる。
線３６1 と３７1 をオンするタイミングを指示するタイ
ミング信号を生成するようにして、このタイミング信号
を補正信号発生回路４７に供給することにより、第１実
施例と同様にバッファアンプ４３1 ，４３2 夫々の出力
信号レベルを上記画素選択線３６1 と３７1 のオン時点
で略同一とすることができる。
【００１７】なお、補正信号はＡ／Ｄコンバータ４
４1 ，４４2 入力前のアナログ信号から生成しても良
く、また補正信号発生回路４７でディジタル値の補正信
号を発生してＡ／Ｄコンバータ４４2 出力に加算して端
子４６2 から出力しても良く、更に補正信号発生回路４
７出力をバッファアンプ４３2 出力から減算する代り
に、バッファアンプ４３1 出力に加算しても良く、上記
実施例に限定されない。
４1 ，４４2 入力前のアナログ信号から生成しても良
く、また補正信号発生回路４７でディジタル値の補正信
号を発生してＡ／Ｄコンバータ４４2 出力に加算して端
子４６2 から出力しても良く、更に補正信号発生回路４
７出力をバッファアンプ４３2 出力から減算する代り
に、バッファアンプ４３1 出力に加算しても良く、上記
実施例に限定されない。
【００１８】
【発明の効果】上述の如く、本発明の固体撮像装置によ
れば、複数系統の画素信号間のオフセット誤差及びゲイ
ン誤差を補償しモニタ画面の品質を向上させることがで
き、実用上きわめて有用である。
れば、複数系統の画素信号間のオフセット誤差及びゲイ
ン誤差を補償しモニタ画面の品質を向上させることがで
き、実用上きわめて有用である。
【図１】本発明装置の固体撮像素子の回路図である。
【図２】本発明装置の信号処理回路の回路図である。
【図３】本発明を説明するための信号波形図である。
【図４】本発明装置の固体撮像素子の回路図である。
【図５】従来装置の固体撮像素子の回路図である。
【図６】従来装置の信号処理回路の回路図である。
３０，５０ 画素アレイ ３１ 垂直走査回路 ３４1 〜３４7 垂直信号伝送線 ３５1 ，３５2 水平走査回路 ３６1 〜３６4 ，３７1 〜３７4 画素選択線 ３８1 〜３８4 ，３９1 〜３９4 画素選択ゲート ４０1 ，４０2 プリアンプ ４２1 ，４２2 信号伝送ケーブル ４３1 ，４３2 バッファアンプ ４４1 ，４４2 Ａ／Ｄコンバータ ４５ レベルシフト回路 ４７ 補正信号発生回路
Claims (3)
- 【請求項１】 画素アレイ（３０）の複数の垂直信号伝
送線（３４1 〜３４ 7 ）を複数の読み出し回路（３
５1 ，３５2 〜４０1 ，４０2 ）に分割して接続し、上
記複数の読み出し回路で同時に画素信号の時系列的な読
み出しを行う固体撮像装置において、 上記複数の読み出し回路の全てに同一の信号を供給する
信号供給回路（３４4）と、 上記複数の読み出し回路夫々から読み出される画素信号
のうち、上記信号供給回路から供給された信号のレベル
差から上記レベル差をなくすような補正信号を発生する
補正信号発生回路（４７）と、 上記補正信号で上記複数の読み出し回路夫々から読み出
される画素信号のレベルを補正する補正回路（４５）と
を有することを特徴とする固体撮像装置。 - 【請求項２】 上記信号供給回路は、１本の垂直信号伝
送線を全ての水平走査回路に接続して構成したことを特
徴とする請求項１記載の固体撮像装置。 - 【請求項３】 上記信号供給回路は基準電圧源であるこ
とを特徴とする請求項１記載の固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5180483A JPH0738814A (ja) | 1993-07-21 | 1993-07-21 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5180483A JPH0738814A (ja) | 1993-07-21 | 1993-07-21 | 固体撮像装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738814A true JPH0738814A (ja) | 1995-02-07 |
Family
ID=16084020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5180483A Withdrawn JPH0738814A (ja) | 1993-07-21 | 1993-07-21 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738814A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002069626A1 (en) * | 2001-02-23 | 2002-09-06 | Sony Corporation | Image signal processing device of image sensor |
| US7050098B2 (en) | 2001-03-29 | 2006-05-23 | Canon Kabushiki Kaisha | Signal processing apparatus and method, and image sensing apparatus having a plurality of image sensing regions per image frame |
| US7053941B1 (en) | 1999-08-19 | 2006-05-30 | Canon Kabushiki Kaisha | Image input apparatus |
| US7106370B2 (en) | 2000-10-12 | 2006-09-12 | Canon Kabushiki Kaisha | Signal difference correction of picture signals read from multiple readout type image sensing device |
| JP2009273166A (ja) * | 2003-04-28 | 2009-11-19 | Olympus Corp | 撮像素子 |
| JP2014030274A (ja) * | 2008-02-14 | 2014-02-13 | Sony Corp | 撮像素子 |
-
1993
- 1993-07-21 JP JP5180483A patent/JPH0738814A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7053941B1 (en) | 1999-08-19 | 2006-05-30 | Canon Kabushiki Kaisha | Image input apparatus |
| US7542081B2 (en) | 1999-08-19 | 2009-06-02 | Canon Kabushiki Kaisha | Image input apparatus |
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