JPH074008B2

JPH074008B2 - 表示装置

Info

Publication number: JPH074008B2
Application number: JP61191720A
Authority: JP
Inventors: 善一郎原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1986-08-18
Filing date: 1986-08-18
Publication date: 1995-01-18
Anticipated expiration: 2010-01-18
Also published as: JPS6348083A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、発光素子を多数配列して構成され、屋外競技
場等を中心として利用されている大画面の表示装置に関
するものである。

〔従来の技術〕

この種の大画面の表示装置は、従来CRTあるいは電球を
使用した単画素発光素子を多数配列することによつて表
示部が構成されるのが一般的であり、カラー表示が行わ
れる表示装置は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）３種類
の単画素発光素子を規則的に配列したもの、あるいはR,
G,B3色を含む単画素発光素子を多数配列したものがあつ
た。これらの表示装置は複数の発光素子と、これらを駆
動する電子回路でユニツト構成され、このようなユニツ
トを多数配列した表示装置と、表示を制御する制御装
置、および電源装置で構成されるものであり、第11図は
このような従来の表示装置の一例を示す構成図である。
図において、30はこの表示装置のスクリーン、３はこの
スクリーン30の構成要素としてのユニツト、６は複数の
ユニツト３を収容してスクリーン30を構成している筺体
であり、13は電源、29はスクリーン30の各ユニツト３を
制御する表示制御部である。また、第12図はこの表示制
御部29の構成を示すブロツク図で、図において、26は入
力されたビデオ信号をデイジタル化して所定の表示デー
タに変換するアナログ・デイジタル変換器（以下、A/D
変換器という）。15はデイジタル化された表示データを
格納するフレームメモリ、16はフレームメモリ15に接続
されたオン・オフ判定部、27はこのオン・オフ判定部に
接続され、スクリーン30の列選択を行なう列選択回路、
28はスクリーン30の行選択を行なう行選択回路、18はこ
の行選択回路28と前記フレームメモリ15のアドレス制御
を行なうアドレス制御部、22はこのアドレス制御部18と
前記A/D変換器26のタイミング制御を行なうタイミング
制御部、32は複数個が格子状に配列されて前記ユニツト
３を形成する単画素発光素子である。

次に動作について説明する。この表示装置に入力された
ビデオ信号はA/D変換器26によつてデイジタル化され、
所定の表示データに変換されてフレームメモリ15に格納
される。フレームメモリ15に格納されたデータは単画素
発光素子32に対応したアドレスに従つて読み出され、逐
次オン，オフ信号に変換され、列選択回路27及び行選択
回路28によつて指定される単画素発光素子32に供給され
る。各単画素発光素子32はそれぞれ記憶機能を備えてお
り、単画素発光素子32に供給されたオン・オフ信号は再
度信号が供給されるまで保持される。フレームメモリ15
の内容は各フイールドが複数回読み出され、それぞれ所
定のオン・オフ信号に変換して表示され、１フイールド
内のオン時間の累積値がその単画素発光素子32が表示す
べきビデオ信号の振幅に比例したものとなる。一方、ス
クリーン30はユニツト３の配列のし方によつて種々のサ
イズが構成可能であり、制御装置29は種々のスクリーン
サイズを制御できる。

〔発明が解決しようとする問題点〕

従来の表示装置は以上のように構成されているので、大
画面化、あるいは高解像度化のため画素数が増えた場合
や、表示品質向上のため各画素の持つデータ量が増えた
場合等には、所要時間内のフレームメモリの読み出し回
数が増え、フレームメモリのアクセスタイムが間に合わ
なくなる等の問題点があつた。

この発明は上記のような問題点を解消するためになされ
たもので、メモリを複数に分割して並列にアクセスする
ことで制御の効率化をはかつた表示装置を得ることを目
的とする。

〔問題点を解決するための手段〕

この発明に係る表示装置は、フレームメモリをモジユー
ル毎に画面相応に分割して配置し、このモジユールを二
次元的に多数配列することによつて大画面の表示装置を
構成して、各モジユールに固有のアドレスを割付けると
ともに、各モジユールを共通の信号線に接続し、この共
通の信号線を介して表示データとこの表示データを表示
すべきモジユールのアドレスデータとを伝送するもので
ある。

〔作用〕

この発明における各モジユールは、共通の信号線を介し
て伝送されてくる表示データの中から、対応付けられた
アドレスデータに基づいて当該モジユールに宛てられた
表示データを選択して受信し、一旦各モジユールのフレ
ームメモリに格納して各モジユール毎に表示の制御を行
ない、これによつて制御の効率化をはかる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例の要部を示すブロツク図、第２
図はその全体構成を示す説明図でである。図において、
１は発光素子で、発光部２が複数個マトリクス状に配列
されたものである。３はその発光素子１を複数個マトリ
クス状に配列して構成したユニツト、４はそのユニツト
３を複数個マトリクス状に配列したモジユールであり、
５はそのモジユール４を縦に複数個配列したモジユール
群である。各モジユール４は共通の信号線14に接続され
ており、30はこのようなモジユール群５を筺体６内に複
数個横に配列して構成されたスクリーンである。また、
14は前記各モジユール群５内において、各モジユール４
の信号入力部を接続している共通の信号線、24はこの共
通の信号線14に接続されて信号の波形整形を行なうバツ
フア、25は信号線14の信号波形が乱れるのを防止する終
端部である。また、26は入力されるビデオ信号をデイジ
タル化して所定の表示データに変換するA/D変換器、21
はモジユール群５対応に設けられてA/D変換器26からの
デイジタル信号による表示データを一旦蓄積して速度変
換を行ない、前記表示データにアドレスデータを付加し
て所定のモジユール群へ個別に伝送するとともに、前記
表示データ及びアドレスデータ受信のための２種のタイ
ミング信号を作成するバツフアメモリ、22はこのA/D変
換器26とバツフアメモリ21に接続されたタイミング発生
部、20はこれらによつて構成される信号供給手段であ
る。

前記各モジユール４にはそれぞれ固有のアドレスが割付
けられ、第３図に示すように、マトリツクス状に配列さ
れた複数個のユニツト３と、これらのユニツト３を制御
する制御回路31、及び電源13によつて構成されている。
また、第４図は前記制御回路31の構成を示すブロツク図
で、図において、15は当該モジユール４の画面相応に分
割されたフレームメモリ、43はそのアドレスセレクタ、
16はこのフレームメモリ15に接続されたオン・オフ判定
部、19はこのオン・オフ判定部16に接続されてユニツト
３の選択を行なうユニツト選択ゲート、18はアドレスセ
レクタ43、オン・オフ判定部16、及びユニツト選択ゲー
ト19に接続されたアドレス制御部、17はこのアドレス制
御部18、ユニツト選択ゲート、及びアドレスセレクタ43
に接続されたタイミング制御部であり、33はアドレス設
定用スイツチ、40はアドレスラツチ部、41はこのアドレ
スラツチ部40にて分離されたアドレスとアドレス設定用
スイツチ33で設定されたモジユール固有のアドレスと比
較するコンパレータ、45はこのコンパレータ41の出力で
開閉されるゲート、42はアドレスカウンタである。

この制御回路31は、第５図に示すように、電源13ととも
にモジユール４を形成するユニツト群の背後に配置さ
れ、共通の信号線14によつて縦方向に接続されている。
また、これら共通の信号線14へ信号を供給する信号供給
手段20は、各電源13へ電源を分配する電源分配手段33と
ともに、スクリーン30を構成する筺体６内に収容され、
表示装置をよりコンパクトなものとしている。

前記発光素子１は例えば液晶、螢光表示管等のドツトマ
トリツクス型表示素子であり、互いに直交する２種類の
制御電極を組合せて制御することによつて表示を制御す
る。以下、螢光表示管を例にとり説明を進める。第６図
はこのような螢光表示管の内部構造を示す概略断面図で
ある。図において、９は熱電子を放出するカソード、８
は電子を加速するグリツド、７は螢光物質の塗布された
陽極であり、10は陽極７に電圧を印加するための配線、
11は排気口、12は外部接続のための電極である。この螢
光表示管は陽極７にカソード９からの熱電子が衝突する
ことによつて、陽極７の表面に塗布された螢光物質が発
光するものであり、陽極７は、電極10から印加される電
圧によつて制御される。第７図は表示を制御する制御電
極の構成を示す説明図であり、グリツト８はY₁〜Y₄の４
本が行方向に共通に、また陽極７はX₁〜X₄の４本が列方
向に共通に接続され、マトリクスが構成されており、直
交する両制御電極の交点に対応して配置された発光部２
の表示が制御される。フルカラーの表示装置を構成する
場合は、R,G,Bの３種類の螢光物質を、陽極に規則的に
塗布したものを使用する。時にR,G,Bの発光部２の数が
R:G:B＝1:2:1であり、第７図に示すような画素配列とし
た場合は解像度において有利なカラー表示装置が得られ
る。

ユニツト３は第２図に示すように、このような螢光表示
管等による複数画素の発光素子１と、シフトレジスタ、
ラツチ等を含むその駆動回路を基板上に配列して構成さ
れる。ここで発光素子１の制御電極を前述の如くマトリ
クス構成としたことによつて、発光素子１の外部に引出
される電極12の数が削減できるとともに駆動回路等ユニ
ツト３の構成要素が削減され、ユニツト３のコンパクト
化がはかれる。

次に動作について説明する。高速でサンプリングされた
ビデオ信号は、信号供給手段20に入力されてそのA/D変
換器26によつてデイジタル化され、各モジユール群５に
対応付けられたバツフアメモリ21内に一旦格納される。
このバツフアメモリ21に高速で書き込まれた信号は、表
示データとして低速で読み出され、転送すべきモジユー
ル４を指定するアドレスデータ、及び表示データとアド
レスデータの受信タイミングを与えるそれぞれのタイミ
ング信号を付加して対応するモジユール群５へ個別に送
出される。各モジユール群５はこのアドレスデータと時
分割多重された表示データをバツフア24で受け、共通の
信号線14を介して各モジユール４へ転送する。この場
合、バツフア24で受けた表示データは前述の如くバツフ
アメモリ21で速度変換されて低速となつているため、共
通の信号線14にフラツトケーブルの使用が可能となる。
この共通の信号線14はデータ信号線と２種のタイミング
信号線で構成されており、第８図上段にはそのデータ信
号線上を時分割多重されて伝送されるアドレスデータと
表示データが示され、中段には前記タイミング信号線の
一方によつて伝送されるアドレスデータの受信タイミン
グを与えるためのタイミング信号（以下、ALE信号とい
う）が、下段には前記タイミング信号線の他方によつて
伝送される表示データの受信タイミングを与えるための
タイミング信号（以下、DWTという）が示されている。

各モジユール４はこの共通の信号線14からのデータ及び
タイミング信号を制御回路31で受け取る。制御回路31は
アドレスラツチ部40においてALE信号に基づいてアドレ
スデータを分離してコンパレータ41へ送る。コンパレー
タ41はこのアドレスデータとアドレス設定用スイツチ33
にて当該モジユール４に固有に設定されたアドレスとの
一致検出を行ない、一致した場合にのみゲート45を開
く。ゲート45が開かれるとDWT信号がこのゲート45を介
してフレームメモリ15へ送られ、そのアドレスデータに
続く一連の表示データがフレームメモリ15に一旦書込ま
れる。アドレスカウンタ42は前記DWT信号によつて逐次
カウントアツプしてフレームメモリ15の表示データ書き
込みアドレスを更新し、これをアドレスセレクタ43へ送
る。

このようにして、受信されて、一旦フレームメモリ15に
書き込まれた表示データはアドレス制御部18の制御によ
つて所定時間内に所要回数読み出され、逐次オン，オフ
信号に変換されてユニツト選択ゲート19に送られ、所定
のユニツト３に宛て送出される。各ユニツト３ではシフ
トレジスタによつて対応する画素毎にその表示データを
配列して表示の制御を行なうもので、各発光素子１の各
発光部２はこれによつて所定の輝度で発光する。

第９図はその発光素子１としての螢光表示管に与える信
号のタイムチヤートである。４本のグリツド８にはY₁〜
Y₄でそれぞれ異なるタイミングの走査信号が周期的に入
力され、陽極７にはX₁〜X₄のそれぞれに前記走査信号に
同期して所定の表示データが入力され、その交差の発光
部２を発光させる。このようなマトリツクス型の発光素
子１は、各発光部２の表示を個別に制御することはでき
ないが、走査信号に従つて行毎に時分割で制御され、走
査の高速化によつて連続した表示を実現している。ま
た、中間階調の表示は、陽極７にビデオ信号の振幅に比
例した時間幅の信号を入力することによつて発光部２の
輝度を変化させることで実現している。

このように、ビデオ信号はモジユール４毎に処理され、
スクリーン30全体としてはまとまつた１つの映像が表示
されているが、個々のモジユール４は前記映像の一部を
表示するだけで表示機能としては限られているが、表示
装置として必要な制御回路31、電源13等を含んでおり、
それ単体でも表示装置として機能するものであり、従つ
て、このようなモジユール４の集合体であるスクリーン
30は、モジユール４を単純化することによつてその構成
を単純なものとすることができる。

なお、上記実施例では、最初にアドレスデータを送り、
続いて一連の表示データを送る場合について示したが、
第10図に示すようにアドレスデータと表示データを交互
に送つてALE信号とDWT信号とで分離するようにしてもよ
く、この場合、第４図に示す制御回路31中のアドレスカ
ウンタ42は不用となる。

〔発明の効果〕

以上のように、この発明によれば、画面相応に分割され
たフレームメモリを含むモジユールを二次的に配列して
大画面のスクリーンを形成し、各モジュールに固有のア
ドレスを割付けるとともに各モジュールを共通の信号線
に接続し、この共通の信号線を介して表示データとアド
レスデータを伝送するように構成したので、各モジュー
ルはそれぞれ個別に表示の制御を実行できる結果、制御
の能率化がはかれ、大画面化、高解像度化等によるデー
タ量の増大に容易に対応できる効果があり、また、表示
データとアドレスデータを共通の信号線で伝送でき、信
号線の本数を削減できる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による表示装置の要部を示
すブロツク図、第２図はその全体構成を示す説明図、第
３図はモジユールの構成を示すブロツク図、第４図はそ
の制御回路の構成を示すブロツク図、第５図は前記表示
装置の構造を示す一部切欠斜視図、第６図は発光素子の
一例としての螢光表示管の構造を示す概略断面図、第７
図はその制御電極の構成を示す説明図、第８図及び第10
図は共通の信号線におけるデータ伝送タイミングを示す
タイムチヤート、第９図は発光素子に与えられる信号の
タイムチヤート、第11図は従来の表示装置を示す全体構
成図、第12図はその表示制御部の構成を示すブロツク図
である。１は発光素子、２は発光部、３はユニツト、４はモジユ
ール、５はモジユール群、６は筺体、13は電源、14は共
通の信号線、15はフレームメモリ、21はバツフアメモ
リ、30はスクリーン、31は制御回路、33はアドレス設定
用スイツチ、40はアドレスラツチ部、41はコンパレー
タ。なお、図中、同一符号は同一、又は相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】二次元的に配列された複数の表示素子と、
その制御回路及び電源を有するモジュールを、二次元的
に複数配列して構成された表示装置において、前記各モ
ジュールにそれぞれ固有のアドレスを割付けるととも
に、その前記制御回路の各々に画面相応に分割されたフ
レームメモリを配して、これら各モジュールの信号入力
部を共通の信号線に接続し、該共通の信号線はデータ信
号線と２種類のタイミング信号線を有し、前記データ信
号線には表示データとアドレスデータとを時分割多重し
て伝送させ、前記２種類のタイミング信号線の一方には
前記アドレスデータ受信のためのタイミング信号を、他
方には前記表示データ受信のためのタイミング信号を伝
送させ、前記各モジュールはこれら２種類のタイミング
信号に基づいて、前記データ信号線を伝送される前記表
示データとアドレスデータとの分離を行なうことを特徴
とする表示装置。
【請求項２】前記共通の信号線は、最初に先頭アドレス
データを送り、続いて一連の表示データを送るととも
に、先頭アドレスによって指定された各モジュールにお
いて、先頭アドレス以降のアドレスをタイミング信号を
もとに自動生成し、所定のアドレスに前記表示データを
格納することを特徴とする特許請求の範囲第１項に記載
の表示装置。
【請求項３】前記共通の信号線は、アドレスデータと表
示データを交互に送って２種類のタイミング信号によっ
てそれぞれを分離するようにしたことを特徴とする特許
請求の範囲第１項又は第２項に記載の表示装置。