JPH0740431B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0740431B2 JPH0740431B2 JP62020716A JP2071687A JPH0740431B2 JP H0740431 B2 JPH0740431 B2 JP H0740431B2 JP 62020716 A JP62020716 A JP 62020716A JP 2071687 A JP2071687 A JP 2071687A JP H0740431 B2 JPH0740431 B2 JP H0740431B2
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- Japan
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- bit line
- pair
- memory device
- semiconductor memory
- bit
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置のメモリアレイにおける配
線構造の改良に関し、特に、ダイナミック型の半導体記
憶装置における上記配線構造の改良に関するものであ
る。
線構造の改良に関し、特に、ダイナミック型の半導体記
憶装置における上記配線構造の改良に関するものであ
る。
［従来の技術］ 従来のダイナミック型半導体記憶装置を例にとって、そ
の構成および高集積化における問題点について述べる。
の構成および高集積化における問題点について述べる。
第３図は、従来のダイナミック型半導体記憶装置のメモ
リアレイ部の回路図を示す。
リアレイ部の回路図を示す。
高集積化したダイナミック型半導体記憶装置では、コラ
ムデコーダ１の配列を少なくするために、複数のメモリ
セルアレイブロック＃1,＃２でコラムデコーダ１を共用
する方式が採用されている。この方式の場合、コラムデ
コーダ１のデコード出力CS0,CS1,…をメモリセルアレイ
ブロック＃２へも供給しなければならず、そのために、
メモリセルアレイブロック＃１内にはコラムデコーダ出
力線２が配列されている。
ムデコーダ１の配列を少なくするために、複数のメモリ
セルアレイブロック＃1,＃２でコラムデコーダ１を共用
する方式が採用されている。この方式の場合、コラムデ
コーダ１のデコード出力CS0,CS1,…をメモリセルアレイ
ブロック＃２へも供給しなければならず、そのために、
メモリセルアレイブロック＃１内にはコラムデコーダ出
力線２が配列されている。
また、メモリセルアレイブロック＃１に配列された複数
のビット線対BL0と▲▼,BL1と▲▼，…
は、それぞれ、コラム選択ゲートT0と▲▼,T1と▲
▼，…を介してデータ入出力線対I/O,▲▼に
接続され、メモリセルアレイブロック＃２に配列された
複数のビット線対BL0′と▲▼,BL1′と▲
▼，…は、それぞれ、コラム選択ゲート対T0′と▲
▼,T1′と▲▼，…を介して、データ入出
力線対I/O′と▲▼に接続されている。
のビット線対BL0と▲▼,BL1と▲▼，…
は、それぞれ、コラム選択ゲートT0と▲▼,T1と▲
▼，…を介してデータ入出力線対I/O,▲▼に
接続され、メモリセルアレイブロック＃２に配列された
複数のビット線対BL0′と▲▼,BL1′と▲
▼，…は、それぞれ、コラム選択ゲート対T0′と▲
▼,T1′と▲▼，…を介して、データ入出
力線対I/O′と▲▼に接続されている。
第４図は、従来のダイナミック型半導体記憶装置のメモ
リアレイの他の回路図である。第４図において、第３図
と同一または相当部分には、同一番号が付されている。
リアレイの他の回路図である。第４図において、第３図
と同一または相当部分には、同一番号が付されている。
第４図では、コラムデコーダ出力CS0,CS1,…は、それぞ
れ、メモリセルアレイブロック＃１内の２組のビット線
対およびメモリセルアレイブロック＃２内の２組のビッ
ト線対に共通的に与えられるようになっている。このよ
うな構成にすれば、コラムデコーダ１の配列ピッチを第
３図の場合の倍にすることができ、コラムデコーダ１の
ための配列面積を縮小できて有利である。第４図のよう
な回路は、たとえば、多ビット同時入出力方式等に適し
ている。
れ、メモリセルアレイブロック＃１内の２組のビット線
対およびメモリセルアレイブロック＃２内の２組のビッ
ト線対に共通的に与えられるようになっている。このよ
うな構成にすれば、コラムデコーダ１の配列ピッチを第
３図の場合の倍にすることができ、コラムデコーダ１の
ための配列面積を縮小できて有利である。第４図のよう
な回路は、たとえば、多ビット同時入出力方式等に適し
ている。
［発明が解決しようとする問題点］ ところが、第３図や第４図に示す回路構成の従来の半導
体記憶装置では、次のような問題点があった。具体的
に、第４図の回路を参照して説明をする。
体記憶装置では、次のような問題点があった。具体的
に、第４図の回路を参照して説明をする。
たとえば、第４図におけるビット線対BL1,▲▼の
浮遊容量に注目すると、ビット線対BL1,▲▼には
第４図に示すように浮遊容量が結合していることがわか
る。
浮遊容量に注目すると、ビット線対BL1,▲▼には
第４図に示すように浮遊容量が結合していることがわか
る。
ここに、C0は各ビット線BL1,▲▼が接地電位との
間に持つ容量、C1は対となるビット線間の容量、C2はビ
ット線とそのビット線に隣接して配列されたコラムデコ
ーダ出力線２との間の容量、C3は対となる一方のビット
線と他の対となる一方のビット線との最も近い間のビッ
ト線同士で生じる容量である。
間に持つ容量、C1は対となるビット線間の容量、C2はビ
ット線とそのビット線に隣接して配列されたコラムデコ
ーダ出力線２との間の容量、C3は対となる一方のビット
線と他の対となる一方のビット線との最も近い間のビッ
ト線同士で生じる容量である。
以上のように、ビット線対BL1,▲▼は、他の配線
との間に種々の浮遊容量を有するので、ビット線対BL1,
▲▼の浮遊容量CBL1,▲▼は、それぞ
れ、 CBL1＝C0＋C2＋C1 …（１） となる。ここで、容量C2とC3とが、C2≠C3であれば、上
記浮遊容量は、 となって、対をなすビット線BL1と▲▼との間の
浮遊容量に差が生じ、ビット線対BL1,▲▼からの
信号読出時の動作余裕が著しく低下する。
との間に種々の浮遊容量を有するので、ビット線対BL1,
▲▼の浮遊容量CBL1,▲▼は、それぞ
れ、 CBL1＝C0＋C2＋C1 …（１） となる。ここで、容量C2とC3とが、C2≠C3であれば、上
記浮遊容量は、 となって、対をなすビット線BL1と▲▼との間の
浮遊容量に差が生じ、ビット線対BL1,▲▼からの
信号読出時の動作余裕が著しく低下する。
このような状況は、他のすべてのビット線対についても
生じる。
生じる。
また、第４図の回路のものに限らず第３図に示す従来の
半導体記憶装置においても、特に、ビット線とコラム選
択線が異なる配線層で形成される場合には、マスクずれ
等により、コラム選択線がビット線の中点に通るとは限
らず、同様なアンバランスを生ずる。
半導体記憶装置においても、特に、ビット線とコラム選
択線が異なる配線層で形成される場合には、マスクずれ
等により、コラム選択線がビット線の中点に通るとは限
らず、同様なアンバランスを生ずる。
そこで、この発明は、上記のような問題点を解消するた
めになされたもので、ビット線対間の浮遊容量のアンバ
ランスをなくすとともに、ビット線の浮遊容量の最大値
を抑え、ビット線対からの信号読出時の動作余裕を増し
て誤動作を少なくした、信頼性の高い半導体記憶装置を
得ることを目的とする。
めになされたもので、ビット線対間の浮遊容量のアンバ
ランスをなくすとともに、ビット線の浮遊容量の最大値
を抑え、ビット線対からの信号読出時の動作余裕を増し
て誤動作を少なくした、信頼性の高い半導体記憶装置を
得ることを目的とする。
［問題点を解決するための手段］ この発明に係る半導体記憶装置は、対をなすビット線の
配置位置が入替わるように、各ビット線対を任意の場所
で立体的に交差させたものである。
配置位置が入替わるように、各ビット線対を任意の場所
で立体的に交差させたものである。
［作用］ この発明におけるビット線対は、任意の適当な場所で立
体的に交差されているので、ビット線対間の浮遊容量の
アンバランスが互いに打ち消されている。
体的に交差されているので、ビット線対間の浮遊容量の
アンバランスが互いに打ち消されている。
［発明の実施例］ 以下、この発明の一実施例を図について説明する。
第１図は、この発明の一実施例にかかる半導体記憶装置
のメモリアレイ部の回路図である。第１図は、第４図で
説明した従来の半導体記憶装置を改良したものである。
第１図において、第４図の各部と同一または相当部分に
は同一番号が付されている。
のメモリアレイ部の回路図である。第１図は、第４図で
説明した従来の半導体記憶装置を改良したものである。
第１図において、第４図の各部と同一または相当部分に
は同一番号が付されている。
第１図の回路の特徴は、各ビット線対BL0と▲▼,
BL1と▲▼,BL2と▲▼,BL0′と▲
▼,BL1′と▲▼，…が、それぞれ、長さ方向中
央部において立体交差され、該立体交差の左右両側でビ
ット線の位置が入替わっていることである。
BL1と▲▼,BL2と▲▼,BL0′と▲
▼,BL1′と▲▼，…が、それぞれ、長さ方向中
央部において立体交差され、該立体交差の左右両側でビ
ット線の位置が入替わっていることである。
このような構成にしたので、ビット線の浮遊容量は次の
ようになる。すなわち、ビット線対BL1,▲▼の浮
遊容量CBL1,▲▼を例にとると、 CBL1＝C0＋C1＋C2/2＋C3/2 …（３） となる。つまり、浮遊容量は、 となって、両者が等しくなっていることがわかる。
ようになる。すなわち、ビット線対BL1,▲▼の浮
遊容量CBL1,▲▼を例にとると、 CBL1＝C0＋C1＋C2/2＋C3/2 …（３） となる。つまり、浮遊容量は、 となって、両者が等しくなっていることがわかる。
また、実際上は、あるビット線対と隣接するビット線対
との間の最も近いビット線同士の距離に比べて、あるビ
ット線とコラムデコーダ出力線２との間の距離の方が小
さくなっており、したがって、容量C2と容量C3とを比較
すると、C2＞C3である。このことから、ビット線の浮遊
容量の最大値は、従来回路の場合は、上記式（１）であ
ったが、この発明の実施例では、式（３）または（４）
となって、式（１）の浮遊容量よりも小さくなっている
ことが理解できる。
との間の最も近いビット線同士の距離に比べて、あるビ
ット線とコラムデコーダ出力線２との間の距離の方が小
さくなっており、したがって、容量C2と容量C3とを比較
すると、C2＞C3である。このことから、ビット線の浮遊
容量の最大値は、従来回路の場合は、上記式（１）であ
ったが、この発明の実施例では、式（３）または（４）
となって、式（１）の浮遊容量よりも小さくなっている
ことが理解できる。
よって、ビット線対を構成する２本のビット線の浮遊容
量が等しく、かつ、その浮遊容量最大値が低く抑えられ
るから、ビット線からの信号読出時の動作余裕が大幅に
向上し、誤動作が防止できる。
量が等しく、かつ、その浮遊容量最大値が低く抑えられ
るから、ビット線からの信号読出時の動作余裕が大幅に
向上し、誤動作が防止できる。
第２図は、この発明の他の実施例に係る半導体記憶装置
のメモリアレイ部の回路図である。第２図の回路では、
第１図の回路に加えて、さらに、各ビット線対の開放端
部に立体交差が施されている。
のメモリアレイ部の回路図である。第２図の回路では、
第１図の回路に加えて、さらに、各ビット線対の開放端
部に立体交差が施されている。
このようにした場合、次のようなメリットがある。一般
に、ビット線を立体交差させる場合、交差部において、
少なくとも一方のビット線は他の配線層を通さなければ
ならない。他の配線層がビット線の配線層と異なる材料
の配線層の場合は、立体交差部においてビット線の容量
バランスが失われるおそれがある。
に、ビット線を立体交差させる場合、交差部において、
少なくとも一方のビット線は他の配線層を通さなければ
ならない。他の配線層がビット線の配線層と異なる材料
の配線層の場合は、立体交差部においてビット線の容量
バランスが失われるおそれがある。
たとえば、立体交差部において、交差用の接続線として
ビット線BL1はアルミニウム配線層が用いられ、ビット
線▲▼はポリシリコン配線層が用いられているよ
うな場合である。
ビット線BL1はアルミニウム配線層が用いられ、ビット
線▲▼はポリシリコン配線層が用いられているよ
うな場合である。
第２図に示す実施例では、上記の場合に生じる立体交差
部におけるビット線の容量アンバランスを打ち消される
ようにされている。
部におけるビット線の容量アンバランスを打ち消される
ようにされている。
より具体的にいえば、第２図の構成であれば、ビット線
中央部の交差には、ビット線BL1はアルミニウム配線
層、ビット線▲▼はポリシリコン配線層が利用さ
れ、ビット線開放端部の交差部では、ビット線BL1はポ
リシリコン配線層、ビット線▲▼はアルミニウム
配線層が利用されているから、ビット線中央部の交差で
生じた容量のアンバランスは、ビット線開放端部の交差
で生じた容量のアンバランスによって打消されているこ
とになる。
中央部の交差には、ビット線BL1はアルミニウム配線
層、ビット線▲▼はポリシリコン配線層が利用さ
れ、ビット線開放端部の交差部では、ビット線BL1はポ
リシリコン配線層、ビット線▲▼はアルミニウム
配線層が利用されているから、ビット線中央部の交差で
生じた容量のアンバランスは、ビット線開放端部の交差
で生じた容量のアンバランスによって打消されているこ
とになる。
よって、ビット線対を構成する各ビット線の浮遊容量
は、完全に等しいものになる。
は、完全に等しいものになる。
上記２つの実施例は、第４図を参照して説明した従来の
半導体記憶装置を改良したものであったが、第３図を参
照して説明した半導体記憶装置においても、この発明の
技術的思想を利用して同様の改良が施せ、その結果上記
実施例と同様な効果が得られることはもちろんである。
半導体記憶装置を改良したものであったが、第３図を参
照して説明した半導体記憶装置においても、この発明の
技術的思想を利用して同様の改良が施せ、その結果上記
実施例と同様な効果が得られることはもちろんである。
また、上記各実施例において、コラムデコーダ１から延
びるコラムデコーダ出力線２は、各ビット線と同一の配
線層に形成されている場合であっても、あるいは異なる
配線層に形成されている場合であっても構わない。
びるコラムデコーダ出力線２は、各ビット線と同一の配
線層に形成されている場合であっても、あるいは異なる
配線層に形成されている場合であっても構わない。
また、上記実施例の説明では、メモリセルアレイブロッ
クは、＃１と＃２との２つの場合を取上げたが、メモリ
セルアレイブロックがさらに多くのブロックに分割され
ており、それらブロックに共通的なコラムデコーダが設
けられている場合であってもよい。
クは、＃１と＃２との２つの場合を取上げたが、メモリ
セルアレイブロックがさらに多くのブロックに分割され
ており、それらブロックに共通的なコラムデコーダが設
けられている場合であってもよい。
また、上記説明では、ビット線対の立体交差の数は１箇
所または２箇所としたが、必要に応じて、さらに多くの
立体交差を形成してもよい。
所または２箇所としたが、必要に応じて、さらに多くの
立体交差を形成してもよい。
さらにまた、平行に配列された複数のビット線対間に適
当な間隔でコラムデコーダ出力線２が配列されている場
合のみならず、ビット線対の浮遊容量のアンバランスを
発生させる要因として、他の信号線、たとえば母データ
線やアドレス線等が、ビット線の配列間に盛込まれてい
る場合にも、この発明を適用して、ビット線の浮遊容量
のアンバランスを防ぐことができる。
当な間隔でコラムデコーダ出力線２が配列されている場
合のみならず、ビット線対の浮遊容量のアンバランスを
発生させる要因として、他の信号線、たとえば母データ
線やアドレス線等が、ビット線の配列間に盛込まれてい
る場合にも、この発明を適用して、ビット線の浮遊容量
のアンバランスを防ぐことができる。
［発明の効果］ 以上のように、この発明は、対をなすビット線の配置位
置が入替わるように、各ビット線対を任意の場所で一体
的に交差したので、対をなすビット線相互の浮遊容量が
等しくでき、ビット線対からの信号の読出動作の余裕を
向上させて、信頼性の高い半導体記憶装置を得ることが
できる。
置が入替わるように、各ビット線対を任意の場所で一体
的に交差したので、対をなすビット線相互の浮遊容量が
等しくでき、ビット線対からの信号の読出動作の余裕を
向上させて、信頼性の高い半導体記憶装置を得ることが
できる。
第１図は、この発明の一実施例に係る半導体記憶装置の
メモリアレイ部の回路図である。第２図は、この発明の
他の実施例に係る半導体記憶装置のメモリアレイ部の回
路図である。第３図および第４図は、従来の半導体記憶
装置のメモリアレイ部の回路図である。 図において、１はコラムデコーダ、２はコラムデコーダ
出力線、BL,▲▼はビット線を示す。
メモリアレイ部の回路図である。第２図は、この発明の
他の実施例に係る半導体記憶装置のメモリアレイ部の回
路図である。第３図および第４図は、従来の半導体記憶
装置のメモリアレイ部の回路図である。 図において、１はコラムデコーダ、２はコラムデコーダ
出力線、BL,▲▼はビット線を示す。
Claims (5)
- 【請求項１】平行に配列された複数のビット線対と、 前記複数のビット線対にそれぞれ接続された情報電荷蓄
積用のメモリセルと、 前記複数のビット線対のうちの所定の対と対との間に配
列され、各ビット線対を選択的に能動化するためのコラ
ム信号線とを備え、 前記各ビット線対は、対をなすビット線の配置位置が入
替わるように、任意の場所で立体的に交差されているこ
とを特徴とする、半導体記憶装置。 - 【請求項２】前記コラム信号線は、複数のビット線対ご
とに１本配置されてなることを特徴とする、特許請求の
範囲第１項に記載の半導体記憶装置。 - 【請求項３】平行に配列された複数のビット線対と、 前記複数のビット線対にそれぞれ接続された情報電荷蓄
積用のメモリセルと、 前記複数のビット線対のうちの所定の対と対との間に配
列された信号供給線とを備え、 前記各ビット線対は、その一方端が開放端となってお
り、 前記各ビット線対は、対をなすビット線の配置位置が入
替わるように、任意の場所で立体的に交差されており、
かつ 前記立体交差は、少なくとも、各ビット線対の長さ方向
の中央部および開放端付近に形成されていることを特徴
とする、半導体記憶装置。 - 【請求項４】平行に配列された複数のビット線対と、 前記複数のビット線対にそれぞれ接続された情報電荷蓄
積用のメモリセルと、 前記複数のビット線対のうちの所定の対と対との間に配
列された信号供給線とを備え、 前記各ビット線対は、対をなすビット線の配置位置が入
替わるように、任意の場所で立体的に交差されており、
かつ 各ビット線対の交差は、対をなす各々のビット線が浮遊
容量をバランスするように配置されることを特徴とす
る、半導体記憶装置。 - 【請求項５】前記立体交差は、少なくとも、各ビット線
対の長さ方向の中央部で形成されていることを特徴とす
る、特許請求の範囲第４項の記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020716A JPH0740431B2 (ja) | 1987-01-30 | 1987-01-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020716A JPH0740431B2 (ja) | 1987-01-30 | 1987-01-30 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8131334A Division JP2879772B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63188889A JPS63188889A (ja) | 1988-08-04 |
| JPH0740431B2 true JPH0740431B2 (ja) | 1995-05-01 |
Family
ID=12034885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62020716A Expired - Fee Related JPH0740431B2 (ja) | 1987-01-30 | 1987-01-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740431B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130886A (en) * | 1980-03-14 | 1981-10-14 | Nec Corp | Semiconductor memory device |
| JPS5738397U (ja) * | 1980-08-15 | 1982-03-01 | ||
| JPS57198592A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Semiconductor memory device |
| JPS63153792A (ja) * | 1986-12-17 | 1988-06-27 | Sharp Corp | 半導体メモリ装置 |
-
1987
- 1987-01-30 JP JP62020716A patent/JPH0740431B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63188889A (ja) | 1988-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |