JPH0740658B2 - アドレス発生回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデイジタル信号処理プロセツサのアドレス発生
回路に関するものである。

（従来の技術） デイジタル信号処理でよく用いられるフイルタリングで
は入力データを１サンプリング時間毎にシフトする必要
がある。しかし、実際にメモリ上でシフトしていたので
は時間がかかるため、実際のデータは動かさず、ポイン
タ（DP）を動かすことで実現される。これは仮想シフト
と呼ばれる。第２図は仮想シフトの概念を説明する図で
ある。

第２図に示す仮想シフトの例として、（１）式に示す４
次のFIRフイルタで説明する。

第２図に示したように時刻ｔでデータｘ（ｔ）からｘ
（ｔ−３）までがメモリ上にあり、ポインタ（DP）がｘ
（ｔ）を示していたとする。この状態から、（１）式の
出力ｙ（ｔ）を計算するためにｘ（ｔ）からｘ（ｔ−
１）、ｘ（ｔ−２）、（ｘ−３）を順次アクセスするに
は、ポインタ（DP）を１ずつデクリメントすることによ
つて実現できる。そして、時刻（ｔ＋１）では、ポイン
タ（DP）を“＋4"して、新たな入力データｘ（ｔ＋１）
を格納する。よつて、時刻ｔで用いたｘ（ｔ）、ｘ（ｔ
−１）、ｘ（ｔ−２）、ｘ（ｔ−３）はメモリ上では動
かさず、ｘ（ｔ＋１）を指しているポインタを１ずつデ
クリメントして順次アクセスすればよい。このようにメ
モリ上でデータを動かさずポインタを用いて、シフト操
作を実現することを仮想シフトという。

従来、デイジタル信号処理プロセツサのアドレス発生回
路としては、富士通MB8764汎用デイジタル信号処理用LS
Iユーザー・マニユアル（昭和59年４月発行）に記載さ
れているような、インデツクス修飾を用いたもの（以
下、従来例１と称する）、及び、インターナシヨナル
カンフアレンス オン アコーステイクス スピーチ
アンド シグナルプロセツシング‘85予稿集「アーキテ
クチヤ アンド アプリケーシヨンズ オブ ア セカ
ンドジエネレーシヨン デイジタル シグナルプロセツ
サ」（International Conference on Acoustics,Speech
and Signal Procesesing '85Architecture and Applic
ations of a Second−Generation Digital Signal Proc
essor）（昭和60年４月発行）に記載されているテキサ
スインスツルメンツTMS32020のようにレジスタフアイル
による間接アドレツシングを用いたもの（以下、従来例
２と称する）が知られている。

（発明が解決しようとする問題点） デイジタル信号処理プロセツサは乗算したものを累算す
る、いわゆる積和演算を効率よく実現できるような構成
になつていて、そのため、最近のプロセツサはRAMを２
つ持つていたり、２ポートRAM構成になつているものが
多い。また、LSI化技術の進歩に伴い、より多くのRAMを
持つたプロセツサが開発されようとしている。このよう
な状況において、従来のアドレス発生回路には、以下に
述べるような欠点があつた。

従来例１に揚げた、富士通MB8764はカウンタ値とインス
トラクシヨンのリテラルフイールドで指定する値との和
で実効アドレスを生成する、いわゆるインデツクス修飾
を採用した。このため、（１）式を計算する時には、時
刻ｔの計算をする間はポインタを動かさず、ｘ（ｔ−
１）は（ポインタ−１）で、すなわちカウンタにｘ
（ｔ）のアドレスを持たせ、ｘ（ｔ−１）はインストラ
クシヨンのリテラルフイールドに“−1"を指定すること
で、実現する。ｘ（ｔ−２）、ｘ（ｔ−３）についても
同様である。

この場合は、インストラクシヨン中にインデツクス修飾
するアドレスピツト数分だけのリテラルフイールドを必
要とした。RAMが１つで、かつ、容量が少ない場合リテ
ラルフイールドは数ビツトで済むが、メモリ容量が多い
場合、あるいは、幾つものメモリ空間を持つ場合は、イ
ンストラクシヨン中に非常に長いアドレス指定のための
フイールドを必要とする。実際MB8764では14ピツトの長
さを２つのRAMのリテラルフイールドに使用している。

この欠点を解決するため、従来例２のテキサスインスツ
ルメンツTMS32020は第５図に示すように５ワードのレジ
スタフアイルを持ち、そのどれかを１つを実効アドレス
とする間接アドレッシングを採用した。第５図におい
て、100は５ワードのレジスタフアイル、101はＡ入力に
対して“＋１または“−1"、あるいは（Ａ入力＋Ｂ入
力）の演算が行なえる算術論理演算回路（ALU）であ
る。第５図に示したアドレス発生回路によつて（１）式
の計算を行なう場合、初期値としてポインタ（DP）の値
をレジスタフアイル100の１ワードに格納し、その値を
最初の実効アドレスとする。そして、“＋4"という値を
レジスタフアイル100のポインタ値を持つた１ワードと
は異なる１ワードに格納する。次にそのポインタの値を
もつた１ワードを算術論理演算回路101の機能によつて
１ずつデクリメントして、（２）式に必要なデータ格納
アドレスを生成する。しかし、時刻（ｔ＋１）の出力を
計算するためには、ポインタ値を持つた１ワードと“＋
4"という値を持つた１ワードとを指定し、それぞれ算術
論理演算回路101のＡ入力およびＢ入力に入れる正しい
アドレスを生成する必要がある。よつてこの従来例も、
レジスタフアイルの１つをインクリメント（すなわち
“＋1"）あるいはデイクメント（“−1"）する場合を除
いては、レジスタフアイル内の他のレジスタを用いて更
新しなければならない。このため、２つのレジスタを指
定するためのフイールドがインストラクシヨン中に必要
となる。

しかし、TMS32020はこれを避けるために、レジスタフア
イル指令レジスタを用いてレジスタファイルの一方の１
ワードを指定する構造になつている。しかしこの場合に
は、使用レジスタを更新するたびにこのレジスタフアイ
ル指定レジスタを更新しなければならず、その更新にデ
ータバスが占有されてしまいプロセツサの処理効果率が
劣化するという別の欠点が生じた。

本発明の目的は、制御ビツト数を少なくでき、しかも、
デイジタル信号処理に適した間接アドレツシングを実現
するアドレス回路を提供することにある。

（問題点を解決するための手段） 本発明のアドレス発生回路は、データ入力端子から入力
されたデータを格納するレジスタフアイルと、前記レジ
スタフアイルから読み出されたデータと前記データ入力
端子から入力されたデータのうちの一方を選択する選択
回路と、第１のデータと第２のデータとの算術論理演算
を行なう算術論理演算回路と、前記算術積論理演算回路
の出力データを格納するレジスタとからなり、前記第１
のデータが前記選択回路に出力であり、前記第２のデー
タが前記レジスタから読み出されたデータであることを
特徴とする。

（作用） インステラクシヨン長が限られている場合、直接アドレ
ツシングやインデツクス修飾アドレツシングではインシ
トラクシヨン中のアドレス指定フイールドを用いるた
め、不利となる。そこで有利になるのが間接アドレツシ
ングである。しかし、間接アドレツシングには、毎回ポ
インタを更新する必要があり、その更新方法が、アドレ
ツシング能力、及び、プロセツサ効率に影響を与える。
先に述べたようにTMS32020では、レジスタフアイルの２
ワードを加算することで更新を実現していた。この２ワ
ードを指定するという方法が制御ビツト数をふやし、限
られたインストラクシヨンで指定することができなかつ
たわけである。そこで、この問題を解決するには、実効
アドレスを蓄えるレジスタを１つのみとし、更新のため
にレジスタフアイルを用意する。このレジスタフアイル
の１ワードを指定することで更新する実現する。これに
よつて、レジスタフアイルの１ワードのみを指定し、算
術論理演算回路及び選択回路の動作を指定するだけの制
御入力ですみ、制御ビツト数が少なく、しかもインスト
ラクシヨンで毎回更新できるために、デイジタル信号処
理に適した間接アドレツシングが実現できる。

（実施例） 第１図は本発明の１実施例を示すブロツク図であり、１
はデータ入力端子、２はレジスタフアイル、３は選択回
路、４は算術論理演算回路、５はレジスタ、６は実効ア
ドレス出力端子、７は制御入力端子である。

この仮想シフトの実現について第１図と第６図に示すタ
イミングチヤートを用いて説明する。

まず、この仮想シフトではポインタをデクリメントする
ために“−1"、そして新しい入力サンプルを格納するた
めに“＋4"という２つのポインタ値更新が必要である。

そこで、第６図に示すクロツク０のサイクルでデータ入
力端子１から“−1"を、クロツク１のサイクルでデータ
入力端子１から“＋4"をレジスタフアイル２の０番地、
１番地にそれぞれ格納する。次に、ポインタに初期値を
ロードする必要がある。しかしこの初期値は一度しか使
われないので、クロツク２のサイクルで制御入力端子７
を介して選択回路３を切り替えて、データ入力端子１か
らｘ（ｔ）のアドレスを直接算術論理演算回路４に入れ
る。このとき算術論理演算回路４では制御入力端子７を
介して入力データスルーが選ばれ、選択回路３からの入
力が、そのまま算術論理演算回路４の出力となる。そし
てレジスタ５では制御入力端子７を介して印加された命
令によつて算術論理演算回路４の出力に設定される。こ
のようにしてポインタDPの初期値がロードされ、ｘ
（ｔ）を参照することができる。

次にｘ（ｔ−１）を参照するために、ポインタをデクリ
メントする必要がある。これは、制御入力端子７を介し
てクロツク３のサイクルでレジスタフアイルの０番地よ
り“−1"を読み出し、選択回路３を通して算術論理演算
回路４で現在のポインタ値を保持していレジスタ出力と
加算を行なう。こうして算術論理演算回路４の出力はポ
インタ値から１引いたものとなり、制御入力端子７を介
した信号によつてレジスタに蓄えられる。このようにし
て、ポインタのデクリメンントが実現できる。同様にク
ロツク４のサイクルでｘ（ｔ−２）、クロツク５のサイ
クルでｘ（ｔ−３）を参照するため、ポインタのデクリ
メントが行なわれる。このようにしてｘ（ｔ）からｘ
（ｔ−３）までを参照してｙ（ｔ）は（１）式に従つて
計算される。

ｙ（ｔ）の計算が終了した後、ｘ（ｔ＋１）の入力デー
タをメモリに格納する必要がある。このためポインタに
“＋4"を加える。まず、制御入力端子７を介してクロツ
ク６のサイクルでレジスタフアイル２から１番地に格納
された“＋4"を読み出し、選択回路３を通して算術論理
演算回路４の一方の入力とする。算術論理演算回路４で
は、レジスタフアイルから読み出された“＋4"と現在の
ポインタ値を保持するレジス５の出力を加算し出力す
る。レジスタ５では制御入力端子７を介した命令によつ
て算術論理演算回路４の出力を保持する。このようにし
て（ポインタ値＋４）が実現される。

第３図は第１図の算術論理演算回路４の一具体例であ
り、加算器10と選択回路11から構成する。前記実施例の
動作説明で、ポインタの初期値をレジスタ５にロードす
る時、算術論理演算回路４では入力データスルーが必要
であつた。これは選択回路11を切り替えて、“0"入力を
選び、加算器で（入力データ＋０）を計算することで実
現できる。

この一連の動作を指定するために必要な、制御入力端子
７から加えられる制御信号のビツト数は動作モードとし
てレジスタロード・更新・不変で２ビツト、それにレジ
スタフアイルの何番地かを示すために３ワードなら２ビ
ツト、７ワードなら３ビツトですむ。

このとき第１図の選択回路３によつてデータ入力端子１
からの入力を選択する場合は、レジスタフアイルの最上
位アドレスとし割りあてるものとしている。このように
本発明のアドレス発生回路ではレジスタフアイルが３ワ
ードの場合４ビツト、７ワードの場合５ビツトの制御入
力で実現される。

第４図は、第１図の算術論理演算回路４の第２の具体例
であり、加減算器20と選択回路11で構成される。これに
よつて先の動作モードがロード・加算・減算・不変と同
じ２ビツトですみながら、レジスタフアイルの内容は
“＋n"と“−n"を別々に格納する必要がなくなり、レジ
スタフアイルを小しく実現することができる。

以上説明したように、本発明が実施できる。

また、第１図の算術論理演算回路４において、加算又は
減算のキヤリ伝播を途中で打ち切る回路を設け、ある限
られたメモリ内をサイクリツクに参照するようにしたも
のも、本発明の一部である。

（効果） 本発明の効果は、実効アドレスを保持する１つのレジス
タをレジスタフアイルと算術論理演算器を用いて更新す
ることによつて、デイジタル信号処理に適し、また、制
御信号のビツト数も少なくてすむ間接アドレシツシング
が実現できることである。従来例１ではインストラクシ
ヨン中に14ビツトものアドレスフイールドを必要として
いた。また、従来例２ではアドレスフイールドは７ビツ
トであるが、５ワードのレジスタフアイルの内どれを参
照するかを示すためのレジスタフアイル指定レジスタを
用いたため、他のレジスタフアイルを参照しようとした
時にデータバスを占有してしまつた。ところが、本発明
の実施例で示したアドレス発生回路を用いることによ
り、７ワードのレジスタフアイルの場合でも５ビツトの
アドレスフイールドをインストラクシヨン中に持つだけ
でよく、しかもアドレスの更新のためにデータバスを占
有することもない。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、第２図は
仮想シフトを説明する図、第３図および第４図は第１図
実施例における算術論理演算回路の具体例の詳細ブロツ
ク図、第５図は従来例のブロツク図、第６図は第１図実
施例のタイミングチヤートである。 第１図において、１はデータ入力端子、２はレジスタフ
アイル、３は選択回路、４は算術論理演算回路、５はレ
ジスタ、６は実効アドレス出力端子、７は制御入力端子
である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】データ入力端子から入力されたデータを格
   納するレジスタフアイルと、前記レジスタフアイルから
   読み出されたデータと前記データ入力端子から入力され
   たデータのうちの一方を選択する選択回路と、第１のデ
   ータと第２のデータとの算術論理演算を行なう算術論理
   演算回路と、前記算術積論理演算回路の出力データを格
   納するレジスタとからなり、前記第１のデータが前記選
   択回路の出力であり、前記第２のデータが前記レジスタ
   から読み出されたデータであることを特徴とするアドレ
   ス発生回路。