JPH0744151A - 映像表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵによって第１映像記憶部の内容を第２
映像記憶部に転送することなく、第１映像記憶部に記憶
された第１の映像と第２映像記憶部に記憶された第２の
映像とを切換えつつ高速に表示する。 【構成】 位相補正部１４は、第１の映像信号ＶＶＳ１
の輝度信号ＷＬを第２の映像信号ＶＶＳ２の同期信号Ｒ
Ｖ，ＲＨに同期するように位相補正を行なう。位相補正
された映像信号ＶＶＳ３は第１の映像信号ＶＶＳ２と同
期しているので、ビデオスイッチ１６によって２つの映
像信号ＶＶＳ２，ＶＶＳ３を切換えることによって２つ
の映像を切換えつつモニタ１６に高速に表示できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、コンピュータシステ
ムに使用される映像表示装置に関する。

【０００２】

【従来の技術】図２１は従来のコンピュータシステムの
構成を示すブロック図である。このコンピュータシステ
ムは、中央演算処理装置であるＣＰＵ部１５００と、読
み／書き可能な記憶部であるＲＡＭ部１５０１と、読出
専用記憶部であるＲＯＭ部１５０２と、外部の入力／出
力を制御するＩ／Ｏ部１５０３と、Ｉ／Ｏ部１５０３の
入力装置としてのキ−ボ−ド１５０４およびマウス１５
０５と、大容量の記憶を有する外部記憶部１５０６と、
通信部１５０７とを備えている。また、映像の表示のた
めに、表示用記憶部としての第１映像記憶部１５１２お
よび第２映像記憶部１５１３を備えているとともに、第
１映像記憶部１５１２内の映像データを読出して映像信
号ＶＳ１に変換する第１映像制御部１５１０と、第２映
像記憶部１５１３内の映像データを読出して映像信号Ｖ
Ｓ２に変換する第２映像制御部１５１１とを備えてい
る。これらの２つの映像信号ＶＳ１，ＶＳ２は互いに非
同期である。このシステムは、さらに、２つの映像信号
ＶＳ１，ＶＳ２の一方を選択するリレー回路部１５１４
と、リレー回路部１５１４で選択された映像信号ＶＳ３
を表示するモニタ１５１５も設けられている。このモニ
タ１５１５は、複数種類の映像信号に同期できる、いわ
ゆるマルチスキャンモニタである。

【０００３】このコンピュータシステムは、２つのオペ
レーティングシステム（以下、「ＯＳ」と呼ぶ）の下で
動作するように構成されている。２つの映像記憶部１５
１２，１５１３は、２つのＯＳによってそれぞれ使用さ
れるフレームメモリである。以下では２つのオペレーテ
ィングシステムとして、ＭＳ−ＤＯＳ（米国マイクロソ
フト社の商標）と、マルチウインドウＯＳであるＭＳ−
Ｗｉｎｄｏｗｓ（米国マイクロソフト社の商標）とを利
用する場合について説明する。

【０００４】図２１のコンピュータシステムがＭＳ−Ｄ
ＯＳの管理下で動作する場合には、ＣＰＵ１５００は第
１の映像制御部１５１０を動作させて第１の映像信号Ｖ
Ｓ１を出力させる。リレー回路部１５１４は第１の映像
信号ＶＳ１を選択して映像信号ＶＳ３としてモニタ１５
１５に出力する。従って、第１の映像信号ＶＳ１によっ
て表わされる映像がモニタ１５１５に表示される。

【０００５】コンピュータシステムがＭＳ−Ｗｉｎｄｏ
ｗｓの管理下で動作する場合には、ＣＰＵ１５００は第
２の映像制御部１５１１を動作させて第２の映像信号Ｖ
Ｓ２を出力させる。リレー回路部１５１４は、第２映像
制御部１５１１から与えられた選択信号ＲＳＥに応じて
第２の映像信号ＶＳ２を選択して映像信号ＶＳ３として
出力する。従って、第２の映像信号ＶＳ１によって表わ
される映像がモニタ１５１５に表示される。

【０００６】図２２は、ＭＳ−Ｗｉｎｄｏｗｓの管理下
にあるメモリ空間を示すメモリマップである。ＭＳ−Ｗ
ｉｎｄｏｗｓの管理下でＭＳ−ＤＯＳを起動させると、
メモリ空間内に１ＭバイトのＭＳ−ＤＯＳ領域が確保さ
れる。新たに確保されたＭＳ−ＤＯＳ領域はＶＲＡＭ空
間を有しているが、ここにはＶＲＡＭが実装されていな
いので、実際には第１の映像記憶部１５１２をＶＲＡＭ
として用いている。

【０００７】ＭＳ−ＤＯＳが起動されると、モニタ１５
１５には、「ＤＯＳ−ＢＯＸ」と呼ばれるＭＳ−ＤＯＳ
用のウィンドウが表示される。図２３は、ＭＳ−Ｗｉｎ
ｄｏｗｓの第２の映像１５３０内に、ＤＯＳ−ＢＯＸと
しての第１の映像１５３１が表示されている状態を示し
ている。

【０００８】

【発明が解決しようとする課題】ＭＳ−Ｗｉｎｄｏｗｓ
の管理下でＭＳ−ＤＯＳを動作させた場合にも、第２の
映像記憶部１５１３から読出された第２の映像信号がモ
ニタ１５１５に与えられて表示される。このため、従来
は、図２３のようにＤＯＳ−ＢＯＸ１５３１を表示する
ために、ＣＰＵ１５００が第１映像記憶部１５１２内の
映像データを第２映像記憶部１５１３に転送する必要が
あった。すなわち、ＣＰＵ部１５００は、第１記憶部１
５１２内の膨大な映像データを常時第２記憶部１５１３
内へ転送し続けるとともに、ＭＳ−ＤＯＳのオペレ−シ
ョンも行わなければならなかった。従って、ＣＰＵ部１
５００の処理速度のほとんどは表示処理につぎ込まれて
しまうので、ＭＳ−ＤＯＳのオペレ−ションは非常に遅
いものとなり、ＤＯＳ−ＢＯＸの使い勝手が極めて悪い
という問題があった。

【０００９】本発明は、従来技術における上述の課題を
解決するためになされたものであり、ＣＰＵによって第
１映像記憶部の内容を第２映像記憶部に転送することな
く、第１映像記憶部に記憶された第１の映像と第２映像
記憶部に記憶された第２の映像とを切換えつつ高速に表
示することを目的とする。

【００１０】

【課題を解決するための手段および作用】上述の課題を
解決するため、この発明の請求項１に記載された映像表
示装置は、第１のオペレーティングシステムによって管
理される第１の映像記憶部と、前記第１の映像記憶部に
記憶された第１の映像信号を読出して出力する第１の映
像制御部と、第２のオペレーティングシステムによって
管理される第２の映像記憶部と、前記第２の映像記憶部
に記憶された第２の映像信号を読出して出力する第２の
映像制御部と、前記第１の映像信号を前記第２の映像信
号の同期信号に同期させる第１の位相補正部と、前記第
２の映像信号と、前記第１の位相補正部によって補正さ
れた前記第１の映像信号のうちの一方を選択して前記モ
ニタに出力する第１のビデオスイッチと、を備える。

【００１１】第１の位相補正部が第１の映像信号を第２
の映像信号の同期信号に同期させるので、第１のビデオ
スイッチによって２つの映像信号を切換えてモニタに出
力するだけで、２つの映像を切換えて表示することがで
きる。

【００１２】請求項２に記載された映像表示装置では、
前記第１と第２の映像信号は互いに非同期である。

【００１３】第１の位相補正部は、第１の映像信号を第
２の映像信号の同期信号に同期させるので、互いに非同
期な第１と第２の映像信号を切換えてモニタに出力する
ことができる。

【００１４】請求項３に記載された映像表示装置では、
前記第１の位相補正部は、前記第１の映像信号を記憶す
るフレーム記憶部と、前記第１の映像信号の同期信号に
同期して前記第１の映像信号を前記フレーム記憶部に書
込むための書込制御部と、前記フレーム記憶部に記憶さ
れた前記第１の映像信号を、前記第２の映像信号の同期
信号に同期して読出して前記第１のビデオスイッチに供
給する読出制御部と、を備える。

【００１５】第１の映像信号をその同期信号に同期して
フレーム記憶部に記憶し、第２の映像信号の同期信号に
同期して読出すので、第１の映像信号を第２の映像信号
の同期信号に同期させることができる。

【００１６】請求項４に記載された映像表示装置では、
前記読出制御部は、前記第１の映像信号の映像領域内に
おいては第１の映像信号を選択することを示し、前記表
示領域外においては第２の映像信号を選択することを示
す選択信号を前記第１のビデオスイッチに与える選択信
号生成手段、を備える。

【００１７】こうすれば、第１のビデオスイッチによっ
て２つの映像信号を切換えて、２つの映像を重畳した状
態で表示することができる。

【００１８】請求項５に記載された映像表示装置では、
前記第１の位相補正部は、さらに、アナログ信号である
前記第１の映像信号をＡ−Ｄ変換して前記フレーム記憶
部に与えるＡ−Ｄ変換手段と、前記フレーム記憶部から
読出されたデジタル信号である前記位相補正後の第１の
映像信号をＤ−Ａ変換して前記第１のビデオスイッチに
与えるＤ−Ａ変換手段と、を備える。

【００１９】こうすれば、アナログ映像信号である第１
の映像信号を処理することが可能となる。

【００２０】請求項６に記載された映像表示装置では、
前記書込制御部は、前記第１の映像信号を前記フレーム
記憶部に書き込む際の水平方向のタイミングを規定する
水平書込ドットクロック信号を前記第１の映像信号の同
期信号から作成するための第１のＰＬＬ回路と、前記第
１の映像信号を前記フレーム記憶部に書き込む際の垂直
方向のタイミングを規定する垂直書込ラインクロック信
号を前記第１の映像信号の同期信号から作成するための
第２のＰＬＬ回路とを備え、前記第１と第２のＰＬＬ回
路によって前記水平書込ドットクロック信号と前記垂直
書込ラインクロック信号の周波数をそれぞれ調整するこ
とにより、前記フレーム記憶部に記憶される映像を変倍
する。

【００２１】こうすれば、第１の映像信号をフレーム記
憶部に書き込む際に、映像を変倍することができる。

【００２２】請求項７に記載された映像表示装置では、
前記読出制御部は、前記位相補正後の第１の映像信号を
前記フレーム記憶部から読出す際の水平方向のタイミン
グを規定する水平読出ドットクロック信号を前記第２の
映像信号の同期信号から作成するための第３のＰＬＬ回
路と、前記位相補正後の第１の映像信号を前記フレーム
記憶部から読出す際の垂直方向のタイミングを規定する
垂直読出ラインクロック信号を前記第２の映像信号の同
期信号から作成するための第４のＰＬＬ回路とを備え、
前記第３と第４のＰＬＬ回路によって前記水平読出ドッ
トクロック信号と前記垂直読出ラインクロック信号の周
波数をそれぞれ調整することにより、前記フレーム記憶
部から読出される映像を変倍する。

【００２３】こうすれば、第１の映像信号をフレーム記
憶部から読出す際に、映像を変倍することができる。

【００２４】請求項８に記載された映像表示装置では、
前記第１と第２の映像信号は、それぞれ異なる表示解像
度の映像を表わす映像信号である。

【００２５】このように、表示解像度が異なる映像を表
わす２つの映像信号も、切換えて表示することが可能で
ある。

【００２６】請求項９に記載された映像表示装置では、
さらに、第３のオペレーティングシステムによって管理
される第３の映像記憶部と、前記第３の映像記憶部に記
憶された第３の映像信号を読出して出力する第３の映像
制御部と、前記第１のビデオスイッチから出力された映
像信号を前記第３の映像信号の同期信号に同期させる第
２の位相補正部と記第３の映像信号と、前記第２の位相
補正部によって補正された映像信号のうちの一方を選択
して前記モニタに出力する第２のビデオスイッチと、を
備える。

【００２７】こうすれば、３つの映像を切換えて表示す
ることが可能である。

【００２８】

【実施例】

Ａ．装置の全体構成と動作：図１は、本発明の第１の実
施例としての映像表示装置を備えたコンピュータシステ
ムの構成を示すブロック図である。このコンピュータシ
ステムは、中央演算処理装置であるＣＰＵ６２０と、読
み／書き可能な記憶部であるＲＡＭ部２と、読出専用記
憶部であるＲＯＭ部３と、外部の入力／出力を制御する
Ｉ／Ｏ部４とを備えている。また、Ｉ／Ｏ部４の入力手
段としてのキ−ボ−ド５およびマウス６と、大容量の記
憶を有する外部記憶部７と、外部との情報通信交換の入
出力のための通信部８とを備えている。

【００２９】このコンピュータシステムは、さらに、フ
レームメモリとしての第１映像記憶部１２および第２映
像記憶部１３と、第１映像記憶部１２内の映像データを
読出して第１の映像信号ＶＶＳ１に変換する第１映像制
御部１０と、第２映像記憶部１３内の映像データを読出
して第２の映像信号ＶＶＳ２に変換する第２映像制御部
１１と、第１の映像信号ＶＶＳ１の位相を補正する位相
補正部１４と、ビデオスイッチ１５と、マルチスキャン
モニタ１６とを備えている。２つの映像信号ＶＶＳ１，
ＶＶＳ２は互いに非同期（すなわち同期信号が互いに同
期していない）である。

【００３０】２つの映像記憶部１２，１３は、２つのＯ
Ｓによってそれぞれ管理されている。すなわち、第１映
像記憶部１２は第１のＯＳ（例えばＭＳ−ＤＯＳ）の管
理下にあり、第２映像記憶部１３は第２のＯＳ（例えば
ＭＳ−Ｗｉｎｄｓｏｗｓ）の管理下にある。メモリマッ
プは、前述した図２２に示すものと同様である。

【００３１】２つの映像記憶部１２，１３に記憶される
映像データの形式は互いに異なっているので、２つの映
像制御部１０，１１も異なる機能を有している。第２映
像記憶部１３に記憶される映像データは、モニタ１６の
各ドット毎にＲＧＢの各色を例えば８ビットで表わした
ビットマップデータである。従って、第２映像制御部１
１はＲＧＢ各色のデータを、所定の同期信号ＲＳＹＮＣ
に応じたアナログ輝度信号に変換する機能を有してい
る。

【００３２】第１映像記憶部１２は、テキストＶＲＡＭ
とグラフィックＶＲＡＭとを含んでいる。テキストＶＲ
ＡＭには、映像が文字である場合には文字を表わす文字
コードと、各文字の属性（文字の色、反転表示、ブリン
ク表示等）を表わすアトリビュートデータとが記憶され
る。アトリビュートデータでは、例えば文字の色は３ビ
ットによって８色のうちの１色が指定されている。グラ
フィックＶＲＡＭには、そのグラフィックをドット毎に
表わすビットマップデータが記憶される。グラフィック
のビットマップデータは、３ビットで８色中の１色を指
定する場合や、４ビットで１６色中の１色が指定する場
合がある。第１映像制御部１０は、文字コードをビット
マップデータに変換するキャラクタジェネレータと、文
字に属性を与えるアトリビュートジェネレータと、グラ
フィックデータの色を変換するカラーパレットと、文字
画像とグラフィックとを合成するビデオマルチプレクサ
としての機能を有している。第１映像制御部１０は、こ
れらの機能によって、モニタ１６の各ドットに対する輝
度信号を含む映像信号ＶＶＳ１を生成している。

【００３３】図２は、位相補正部１４とビデオスイッチ
５の機能を示す説明図である。位相補正部１４は、第１
の映像信号ＶＶＳ１を、第２の映像信号ＶＶＳ２の同期
信号ＲＳＹＮＣに同期させる機能を有している。このよ
うな機能を「位相補正」と呼ぶ。すなわち、第１の映像
信号ＶＶＳ１は、位相補正部１４において映像信号ＶＶ
Ｓ２の同期信号ＲＳＹＮＣに同期するように位相補正さ
れて、位相補正後の映像信号ＶＶＳ３となる。位相補正
部１４は、さらに、位相補正後の第１の映像信号ＶＶＳ
３と第２の映像信号ＶＶＳ２の一方を選択するための切
換信号ＶＳＥＬを生成し、ビデオスイッチ１５に供給し
ている。位相補正部１４は、ＣＰＵバス６１０を介して
ＣＰＵ６２０によって制御されており、切換信号ＶＳＥ
ＬはＣＰＵ６２０からの指示に基づいて生成される。こ
の結果、ビデオスイッチ１５は、２つの映像信号ＶＶＳ
２，ＶＶＳ３を合成した映像信号ＶＶＳ４をモニタ１６
に出力する。図２の下部に示すように、モニタ１６に
は、第２の映像信号ＶＶＳ２によって表わされる映像Ｖ
ＶＳ２Ｘの中に、位相補正後の第１の映像信号ＶＶＳ３
によって表わされる映像ＶＶＳ３Ｘが合成された映像が
表示される。

【００３４】このコンピュータシステムでは、ＣＰＵ６
２０によって第１映像記憶部１０内の映像データを第２
映像記憶部１１に転送する必要がなく、２つの映像信号
ＶＶＳ１，ＶＶＳ２を位相補正部１４とビデオスイッチ
１５とによって合成しているので、２つの映像を切換え
つつ高速に表示することが可能である。

【００３５】図３は、位相補正部１４の概略構成を示す
ブロック図である。位相補正部１４は、Ａ−Ｄ変換器２
１０と、フレーム記憶部３１０と、Ｄ−Ａ変換器４１０
と、書込制御部２００と、読出制御部４００とを備えて
いる。

【００３６】第１の映像信号ＶＶＳ１は、輝度信号（コ
ンポーネント映像信号）ＷＬと、垂直同期信号ＷＶと、
水平同期信号ＷＨとで構成されている。輝度信号ＷＬ
は、ＲＧＢの色信号である。第２の映像信号ＶＶＳ２
は、輝度信号（コンポーネント映像信号）ＲＬと、垂直
同期信号ＲＶと、水平同期信号ＲＨとで構成されてい
る。なお、図２に示した同期信号ＲＳＹＮＣは、垂直同
期信号ＲＶと水平同期信号ＲＨとを含んでいる。

【００３７】第１の映像信号ＶＶＳ１の輝度信号ＷＬ
は、Ａ−Ｄ変換器２１０によって輝度データＷＬＤに変
換される。書込制御部２００は、垂直同期信号ＷＶと水
平同期信号ＷＨとに応じて書込アドレスＷＡＤＤと書込
制御信号ＷＣＯＮＴをフレーム記憶部３１０に供給し、
輝度データＷＬＤをフレーム記憶部３１０に書込む。こ
のように、第１の映像信号ＶＶＳ１の輝度信号ＷＬは、
その同期信号ＷＶ，ＷＨに同期して３ポート映像メモリ
３１０に書き込まれるので、第１の映像信号ＶＶＳ１に
忠実に対応した映像データが３ポート映像メモリ３１０
に記憶される。

【００３８】読出制御部４００は、第２の映像信号ＶＶ
Ｓ２の垂直同期信号ＲＶと水平同期信号ＲＨに応じて読
出アドレスＲＡＤＤと読出制御信号ＲＣＯＮＴをフレー
ム記憶部３１０に供給し、フレーム記憶部３１０に記憶
された輝度データＷＬＤを読出す。読出された輝度デー
タＷＬＤＲは、Ｄ−Ａ変換器４１０によってアナログの
輝度信号ＷＬＲに変換される。この輝度信号ＷＬＲは、
第２の映像信号ＶＶＳ２の同期信号ＲＶ，ＲＨととも
に、位相補正後の映像信号ＶＶＳ３として出力される。
このように、３ポート映像メモリ３１０に記憶された映
像データＷＬＤＲは、第２の映像信号ＶＶＳ２の同期信
号ＲＶ，ＲＨに同期して読出されるので、この映像デー
タＷＬＤＲがＤ−Ａ変換器４１０で変換された映像信号
ＶＶＳ３は、第２の映像信号ＶＶＳ２に同期したものと
なる。

【００３９】このように、位相補正後の映像信号ＶＶＳ
３は第２の映像信号ＶＶＳ２に同期しているので、ビデ
オスイッチ１５によって２つの映像信号ＶＶＳ２，ＶＶ
Ｓ３を単に切換えて出力するだけで、これらを合成する
ことができる。

【００４０】なお、読出制御部４００は、第２の映像信
号ＶＶＳ２の輝度信号ＲＬのレベルに応じて切換信号Ｖ
ＳＥＬのレベルを調整し、輝度信号ＲＬのレベルが特定
の範囲にある場合にのみ輝度信号ＲＬによる映像を表示
させるクロマキ−制御手段を備えるようにすることも可
能である。

【００４１】図４は、位相補正部１４とビデオスイッチ
１５の内部構成の一例を示すブロック図である。書込制
御部２００はディジタイズ制御部２２０を含んでおり、
また、読出制御部４００はスーパーインポーズ制御部４
２０と２つのバッファ６２，６３を含んでいる。

【００４２】Ａ−Ｄ変換器２１０は、第１の映像信号Ｖ
ＶＳ１の輝度信号ＷＬを、ディジタイズ制御部２２０か
ら出力されるクロック信号ＣＫＡＤに同期してディジタ
ルＲＧＢ信号ＷＬＤに変換する。３ポート映像記憶部３
１０は、図３のフレーム記憶部に相当する。ディジタイ
ズ制御部２２０は、Ａ−Ｄ変換器２１０にクロック信号
ＣＫＡＤを供給するとともに、３ポート映像メモリ３１
０に書込アドレスＷＡＤＤと書込制御信号ＷＣＯＮＴと
を供給する。３ポート映像メモリ３１０から読出された
映像データＷＬＤＲは、Ｄ−Ａ変換器４１０によってア
ナログＲＧＢ信号である映像信号ＶＶＳ３に変換され
る。スーパーインポーズ制御部４２０は、Ｄ−Ａ変換器
４１０にクロック信号ＣＫＤＡを供給するとともに、３
ポート映像メモリ３１０に読出アドレスＲＡＤＤと読出
制御信号ＲＣＯＮＴとを供給する。以下ではまず、ディ
ジタイズ制御部２２０の内部構成と動作を説明し、次
に、スーパーインポーズ制御部の内部構成と動作を説明
する。

【００４３】Ｂ．ディジタイズ制御部２２０の内部構成
と動作：図５は、ディジタイズ制御部２２０及びその周
辺回路の詳細なブロック回路図である。本実施例では、
３ポート映像メモリ３１０として、例えばソニ−社製Ｃ
ＸＫ１２０６又は富士通社製ＭＢ８１Ｃ１５０１を用い
ている。ここでは、３ポート映像メモリ３１０の書込ポ
ートのみを用いて説明する。この３ポート映像メモリ３
１０の書込ポートについては、ソニー社製のデータシー
ト７１２１５−ＳＴの第２１頁から第２６頁までに特性
タイミングチャートが記載されている。上記３ポート映
像メモリ３１０は９６０行（ＣＯＬＵＭＮ）×３０６列
（ＲＯＷ）×４ビット構成であり、これがＲ，Ｇ，Ｂに
対してそれぞれ設けられている。従って、一有効水平走
査期間を９６０ドット×３色で４ビット／ドットに量子
化したデータを記憶することが可能である。

【００４４】又、上記３ポート映像メモリ３１０のアク
セスは、行をブロック単位、列をライン単位として行な
われる。３ポート映像メモリ３１０において、ＤＩＮ０
〜ＤＩＮ３はディジタルＲＧＢ信号を入力するデータ入
力端子、ＡＤＤ０〜ＡＤＤ３はアドレス入力端子、ＣＫ
Ｗ０はポート０シフト信号端子、ＩＮＣ０はポート０ラ
インインクリメント端子、ＨＣＬＲ０はポート０水平ク
リア端子、ＶＣＬＲ０はポート０垂直クリア端子、ＷＥ
（負論理 ）はポート０ライトイネーブルの信号端子で
ある。上記ディジタルＲＧＢ信号のＲ，Ｇ，Ｂは、それ
ぞれ例えば４ビット信号である。

【００４５】図５において、２２１は水平書込ドットク
ロック信号ＨＷＤＣＫ及び基本同期信号ＢＳＹＮＣを出
力する水平書込ドットクロック発生回路を示し、２２２
は水平書込開始信号ＨＷＳ及びＨＣＬＲ０信号を出力す
る水平書込開始カウンタを示し、２２３は水平書込回数
信号ＨＷＴを出力する水平書込回数カウンタを示す。ま
た、符号２２４は垂直書込ラインクロック信号ＶＷＬＣ
Ｋを出力する垂直書込ラインクロック発生回路を示し、
２２５は垂直書込開始信号ＶＷＳを出力する垂直書込開
始カウンタを示し、２２６は垂直書込回数信号ＶＷＴを
出力する垂直書込回数カウンタを示し、２２７は３ポー
ト映像メモリ３１０の垂直方向の書込開始位置を指定す
る垂直書込オフセット信号ＶＷＯＦＴを出力する垂直書
込オフセットカウンタを示している。また、ＯＲ回路２
２８は垂直書込ラインクロック信号ＶＷＬＣＫと垂直書
込オフセット信号ＶＷＯＦＴのいずれかをポート０ライ
ンインクリメント信号ＩＮＣ０として出力するものであ
り、ＡＮＤ回路２２９は水平書込ドットクロック信号Ｈ
ＷＤＣＫ、水平書込開始信号ＨＷＳ、水平書込回数信号
ＨＷＴの反転出力、垂直書込開始信号ＶＷＳ、および、
垂直書込回数信号ＶＷＴの反転出力、の５つの信号の論
理積を作成して書込許可信号ＷＥＮＢＬを出力するもの
である。ＮＯＲ回路２３０は、垂直同期信号ＷＶ、ＨＣ
ＬＲ０信号、ＯＲ回路２２８の出力信号、及び、ＡＮＤ
回路２２９が出力する書込許可信号ＷＥＮＢＬ、の４つ
の信号のＯＲ−ＮＯＴ論理演算を行い、ポートライトイ
ネーブル信号ＷＥを出力するものである。

【００４６】第１の映像信号ＶＶＳ１の水平同期信号Ｗ
Ｈは、水平書込ドットクロック発生回路２２１、水平書
込開始カウンタ２２２、水平書込回数カウンタ２２３及
び垂直書込開始カウンタ２２５に与えられる。又、第１
の映像信号ＶＶＳ１の垂直同期信号ＷＶは、ＡＮＤ回路
８１０を介して、垂直書込ラインクロック発生回路２２
４、垂直書込開始カウンタ２２５、垂直書込回数カウン
タ２２６、垂直書込オフセットカウンタ２２７、３ポー
ト映像メモリ３１０のポート垂直クリア端子ＶＣＬＲ０
及びＮＯＲ回路２３０に与えられる。

【００４７】図６は、ディジタイズ制御部２２０内の各
回路２２１〜２２７内の設定値の機能を示す説明図であ
る。以下ではこれらの各回路の機能とその設定値の意味
について順次説明する。

【００４８】水平書込ドットクロック発生回路２２１
は、ＣＰＵ６２０で指定された周波数を有し水平同期信
号ＷＨに同期した水平書込ドットクロック信号ＨＷＤＣ
Ｋを発生するＰＬＬ回路である。この水平書込ドットク
ロック信号ＨＷＤＣＫは、Ａ−Ｄ変換のサンプリングタ
イミングを規定するクロック信号ＣＫＡＤとしてＡ−Ｄ
変換器２１０に与えられている。この水平書込ドットク
ロック信号ＨＷＤＣＫは、また、水平書込開始カウンタ
２２２、水平書込回数カウンタ２２３及びＡＮＤ回路２
２９へも送出される。

【００４９】ところで、３ポート映像メモリ３１０は適
当なブロック単位に分けられてアドレスプリセットが行
われる。ここで、３ポート映像メモリ３１０のアドレス
プリセットの１ブロック単位を６０ドット、アナログ映
像信号の一有効水平走査期間を４６（μｓ）とした場
合、上記水平書込ドットクロック発生回路２２１で発生
される水平書込ドットクロック信号ＨＷＤＣＫの周波数
は、 ６０（ドット）／４６・１０^ー6（ｓ）＝１．３（ＭＨ
Z） になる。この水平書込ドットクロック信号ＨＷＤＣＫに
より、一有効水平走査期間のアナログＲＧＢ信号が６０
ドット×３色で量子化されることになる。実際には３ポ
ート映像メモリ３１０は９６０ドット（１６ブロック）
により一有効水平走査期間のデータを格納するように構
成されている。従って、 １．３（ＭＨZ）×１６（ブロック）＝２１（ＭＨZ） の水平書込ドットクロックＨＷＤＣＫを用いれば、一有
効水平走査期間のディジタルＲＧＢ信号を９６０ドット
で記憶できる。また、一有効水平走査期間のＲＧＢ信号
を１０ブロック（６００ドット）で記憶する場合には、 １．３（ＭＨZ）×１０（ブロック）＝１３（ＭＨZ） の水平書込ドットクロックＨＷＤＣＫが用いられる。

【００５０】このように、水平書込ドットクロック発生
回路２２１は、３ポート映像メモリ３１０のアドレスプ
リセットのブロック単位（６０ドット）及び使用するブ
ロックの数（１〜１６）の値に基づく周波数の水平書込
ドットクロック信号ＨＷＤＣＫを出力する。なお、使用
するブロックの数の値はパーソナルコンピュータ内のＣ
ＰＵ６２０が設定する。

【００５１】水平書込ドットクロック発生回路２２１は
さらに、３ポート映像メモリ３１０のポートシフト信号
端子ＣＫＷ０（３ポート映像メモリ３１０の水平方向の
書込許可と書込アドレスをドット単位でインクリメント
する信号）のクロックとして用いられる基本同期信号Ｂ
ＳＹＮＣも発生する。ここで、クロック信号ＣＫＡＤと
基本同期信号ＢＳＹＮＣについて考察すると、アナログ
ＲＧＢ信号をディジタル変換するクロック信号ＣＫＡＤ
の周期は、基本同期信号ＢＳＹＮＣに同期しており、３
ポート映像メモリ３１０の水平方向の書込許可制御と、
ドット単位でのアドレス・インクリメント制御とを行な
う。

【００５２】上記の水平書込ドットクロック発生回路２
２１により発生された基本同期信号ＢＳＹＮＣは、各制
御回路に対して基本的な同期をとる信号として、水平書
込開始カウンタ２２２、水平書込回数カウンタ２２３、
垂直書込ラインクロック発生回路２２４、垂直書込開始
カウンタ２２５、垂直書込回数カウンタ２２６、垂直書
込オフセットカウンタ２２７及び３ポート映像メモリ３
１０へ与えられる。

【００５３】図６に示すように、水平書込ドットクロッ
ク信号ＨＷＤＣＫの周波数ｆHWDCKと、基本同期信号Ｂ
ＳＹＮＣの周波数ｆBSYNC の比（ｆHWDCK ／ｆBSYNC ）
は、第１の映像信号ＶＶＳ１で表わされる映像（図６
（Ａ））と、３ポート映像メモリ３１０に書き込まれる
映像（図６（Ｂ））の水平方向の変倍率ＭH1に等しい。
従って、水平書込ドットクロック信号ＨＷＤＣＫの周波
数ｆHWDCK を調整することによって、３ポート映像メモ
リ３１０に書き込まれる映像を水平方向に拡大したり縮
小したりすることが可能である。

【００５４】垂直書込ラインクロック発生回路２２４
は、垂直同期信号ＷＶに同期し垂直同期信号ＷＶの周波
数ｆWVのＮ倍の周波数ｆVWLCK を有する垂直書込ライン
クロック信号ＶＷＬＣＫを発生し、垂直書込回数カウン
タ２２６及びＯＲ回路２２８へ送出するＰＬＬ回路であ
る。なお、上記Ｎ倍の値はＣＰＵ６２０が設定する。図
６に示すように、垂直書込ラインクロック信号ＶＷＬＣ
Ｋの周波数ｆVWLCK と、水平同期信号ＷＨの周波数ｆWH
の比（ｆVWLCK ／ｆWH）は、第１の映像信号ＶＶＳ１で
表わされる映像（図６（Ａ））と、３ポート映像メモリ
３１０に書き込まれる映像（図６（Ｂ））の垂直方向の
縮小率ＭV1に等しい。従って、垂直書込ラインクロック
発生回路２２４内の設定値Ｎの値を調節し、垂直書込ラ
インクロック信号ＶＷＬＣＫの周波数ｆVWLCK を変える
ことによって、３ポート映像メモリ３１０に書き込まれ
る映像を垂直方向に拡大することが可能である。

【００５５】水平書込開始カウンタ２２２は、水平同期
信号ＷＨによりリセットされた後、水平書込ドットクロ
ック信号ＨＷＤＣＫのパルスをＣＰＵ６２０により指定
されたクロック数Ｎ222 だけカウントすると、水平書込
開始信号ＨＷＳを出力する。この水平書込開始信号ＨＷ
Ｓは、アナログ映像信号の有効水平走査期間中におい
て、ＣＰＵ６２０が指定したドット位置から量子化を許
可する信号である。この水平書込開始信号ＨＷＳを発生
した後、水平書込開始カウンタ２２２は３ポート映像メ
モリ３１０にポート０水平クリア信号ＨＣＬＲ０を１ク
ロックだけ送出する。

【００５６】なお、図６（Ａ）に示すように、水平書込
開始カウンタ２２２の設定値Ｎ222は、第１の映像信号
ＶＶＳ１で表わされる有効水平走査期間の中で、３ポー
ト映像メモリ３１０に書き込まれる映像部分（図中破線
で囲む領域）の水平方向の開始位置を示している。

【００５７】水平書込回数カウンタ２２３は、水平同期
信号ＷＨによりリセットされた後、水平書込開始信号Ｈ
ＷＳが与えられると、水平書込ドットクロック信号ＨＷ
ＤＣＫのクロック数のカウントを開始し、アナログ映像
信号の有効水平走査期間でＣＰＵ６２０により指定され
たクロック数Ｎ223 だけカウントすると、アナログＲＧ
Ｂ信号の量子化を許可する水平書込回数信号ＨＷＴを送
出する。従って、水平書込回数カウンタ２２３は有効水
平走査期間を制御することになり、水平方向についてど
の部分まで画像を有効とするか選定できる。

【００５８】図６（Ｂ）に示すように、水平書込回数カ
ウンタ２２３の設定値Ｎ223 は、３ポート映像メモリ３
１０に書き込まれる映像部分の水平方向のドット数を示
している。

【００５９】垂直書込開始カウンタ２２５は、垂直同期
信号ＷＶによりリセットされた後、水平同期信号ＷＨの
クロックをＣＰＵ６２０から指定されたクロック数Ｎ22
5 だけカウントすると、有効水平走査のアナログＲＧＢ
信号の量子化を許可する垂直書込開始信号ＶＷＳをＡＮ
Ｄ回路２２９及び垂直書込回数カウンタ２２６へ出力す
る。

【００６０】図６（Ａ）に示すように、垂直書込開始カ
ウンタ２２５の設定値Ｎ225 は、第１の映像信号ＶＶＳ
１で表わされる有効映像領域（実線で囲む領域）の中
で、３ポート映像メモリ３１０に書き込まれる映像部分
（破線で囲む領域）の垂直方向の開始位置を示してい
る。

【００６１】垂直書込回数カウンタ２２６は、垂直同期
信号ＷＶによりリセットされた後、垂直書込開始信号Ｖ
ＷＳが与えられると、垂直書込ラインクロック信号ＶＷ
ＬＣＫのクロックのカウントを開始し、クロック数がＣ
ＰＵ６２０により指定されたクロック数Ｎ226 に達する
間だけ、アナログＲＧＢ信号の量子化を許可する垂直書
込回数信号ＶＷＴを送出する。従って、垂直書込回数カ
ウンタ２２６により垂直有効走査期間が制御されること
になり、垂直方向についてどのライン部分まで画像を有
効とするか決定される。

【００６２】図６（Ｂ）に示すように、垂直書込回数カ
ウンタ２２６の設定値Ｎ226 は、３ポート映像メモリ３
１０に書き込まれる映像部分の垂直方向のライン数を示
している。

【００６３】３ポート映像メモリ３１０の表示画面に対
する水平方向の書込位置、すなわちＣＯＬＵＭＮ方向の
書込位置は、アドレス・プリセットモードにより、ＣＰ
Ｕ６２０が、量子化したディジタルＲＧＢ信号の６０ド
ット×３色を１ブロックとしてブロック指定して行う。
このときのブロック指定は、アドレス入力信号ＡＤＤ０
〜ＡＤＤ３によって１６段階で行なう。すなわち、アド
レス入力信号ＡＤＤ０〜ＡＤＤ３は図６（Ｃ）に示すよ
うに、３ポート映像メモリ３１０における書込開始位置
を示している。なお、アドレス入力信号ＡＤＤ０〜ＡＤ
Ｄ３は、ＣＰＵ６２０より設定される。

【００６４】図６（Ｃ）に示すように、３ポート映像メ
モリ３１０の表示画面に対する垂直方向の書込開始位置
は、垂直書込オフセットカウンタ２２７の設定値Ｎ227
によって規定される。すなわち、垂直書込オフセットカ
ウンタ２２７は、垂直同期信号ＷＶによりリセットされ
た後、基本同期信号ＢＳＹＮＣに同期しながら３ポート
映像メモリ３１０の垂直方向の書込位置をオフセットす
る垂直書込オフセット信号ＶＷＯＦＴ及びラインインク
リメント信号ＩＮＣ０を、ＣＰＵ６２０により指定され
たライン数Ｎ227 に等しいパルス数だけ送出することに
より、３ポート映像メモリ３１０の垂直方向の書込開始
位置を制御する。

【００６５】図７は、ディジタイズ制御部２２０の動作
を示すタイミングチャートである。 （１）まず、垂直同期信号ＷＶがハイレベル『Ｈ』にな
ると（図７（ａ）参照）、垂直書込開始カウンタ２２
５、垂直書込回数カウンタ２２６及び垂直書込オフセッ
トカウンタ２２７がリセットされ、垂直書込開始信号Ｖ
ＷＳ及び垂直書込回数信号ＶＷＴがローレベル『Ｌ』に
なる（図７（ｄ）及び（ｅ）参照）。

【００６６】（２）垂直書込オフセットカウンタ２２７
は基本同期信号ＢＳＹＮＣから垂直書込オフセット信号
ＶＷＯＦＴを作成して、この垂直書込オフセット信号Ｖ
ＷＯＦＴのクロックを２クロック分だけ出力する（図７
（ｈ）参照）。この垂直書込オフセット信号ＶＷＯＦＴ
がＯＲ回路２２８を介して３ポート映像メモリ３１０の
ポート０ラインインクリメント信号端子ＩＮＣ０に与え
られ、３ポ−ト映像メモリ３１０は垂直方向のアドレス
が２回インクリメントされることになり、３ポート映像
メモリ３１０内のどの水平ラインから書込みを開始する
かがオフセットされる。

【００６７】（３）一方、垂直書込開始カウンタ２２５
は、水平同期信号ＷＨのクロック数がＣＰＵ６２０によ
り指定された数Ｎ225 になると、垂直書込開始信号ＶＷ
Ｓをハイレベル『Ｈ』にして、垂直有効走査期間の量子
化を許可する（図７（ｄ）参照）。これにより、アナロ
グ映像信号による画面のどの水平ラインを有効とするか
を制御できる。

【００６８】（４）垂直書込オフセット信号ＶＷＯＦＴ
のクロックを得た３ポート映像メモリ３１０は、上記
（２）の動作により垂直書込アドレスがオフセットさ
れ、水平同期信号ＷＨがハイレベル『Ｈ』になる（図７
（ｊ）参照）と、水平書込開始カウンタ２２２及び水平
書込回数カウンタ２２３がリセットされ、水平書込開始
信号ＨＷＳ及び水平書込回数信号ＨＷＴをローレベル
『Ｌ』にする（図７（ｎ）及び（ｏ）参照）。又、水平
書込ドットクロック発生回路２２１は水平書込ドットク
ロック信号ＨＷＤＣＫを出力する（図７（ｍ）参照）。
この水平書込ドットクロック信号ＨＷＤＣＫを受けたＡ
−Ｄ変換器２１０は、水平書込ドットクロック信号ＨＷ
ＤＣＫをサンプリングホールド信号及びデータラッチ信
号として使用して動作し、アナログＲＧＢをサンプリン
グする。

【００６９】また、水平書込開始カウンタ２２２は、水
平書込ドットクロック信号ＨＷＤＣＫのクロック数をカ
ウントし、そのカウント値がＣＰＵ６２０により指定さ
れた数Ｎ222 になると、水平書込開始信号ＨＷＳをハイ
レベル『Ｈ』にして、有効水平走査期間の量子化を許可
する（図７（ｎ）参照）。これと同時に、水平書込開始
カウンタ２２２は、３ポート映像メモリ３１０のポート
０水平クリア信号ＨＣＬＲ０に１クロック出力して、書
き込み準備をする。

【００７０】このとき、ＡＮＤ回路２２９はハイレベル
『Ｈ』の水平書込開始信号ＨＷＳ、反転入力されるロー
レベル『Ｌ』の垂直書込回数信号ＶＷＴの論理積を作成
し、水平書込ドットクロック信号ＨＷＤＣＫを書込許可
信号ＷＥＮＢＬとして、ＮＯＲ回路２３０へ送出するこ
とになる。さらに、ＮＯＲ回路２３０はハイレベル
『Ｈ』のポート０水平クリア信号ＨＣＬＲ０、ハイレベ
ル『Ｈ』の垂直同期信号ＷＶ、ハイレベル『Ｈ』の垂直
書込オフセット信号ＶＷＯＦＴ又は垂直書込ラインクロ
ック信号ＶＷＬＣＫ及び書込許可信号ＷＥＮＢＬのＮＯ
Ｔ−ＯＲ条件の論理演算を行い、３ポート映像メモリ３
１０のライト０イネーブル信号端子ＷＥにライトイネー
ブル信号ＷＥとして送出する。

【００７１】３ポート映像メモリ３１０はライトイネー
ブル信号ＷＥを受けて書込み可となり、Ａ−Ｄ変換器２
１０から出力されるディジタルＲＧＢ信号が書き込まれ
る。同時に、水平書込回数カウンタ２２３は水平書込ド
ットクロック信号ＨＷＤＣＫのクロック数をカウントし
ており、そのカウント値がＣＰＵ６２０により指定され
た数Ｎ223 になるまで、輝度信号ＷＬＤの書き込みを許
可する。そして、カウント値が指定された数Ｎ223 にな
ると、水平書込回数カウンタ２２３は水平書込回数信号
ＨＷＴをハイレベル『Ｈ』にして、書込を禁止する（図
７（ｏ）参照）。

【００７２】かくして、ディジタルＲＧＢ信号ＷＬＤが
書き込まれる期間内において、垂直書込ラインクロック
発生回路２２４が垂直書込ラインクロック信号ＶＷＬＣ
Ｋを出力するまでの間は、同一の垂直方向のラインアド
レスに対して、水平方向の書込みが行なわれる。そし
て、垂直書込ラインクロック発生回路２２４が垂直書込
ラインクロック信号ＶＷＬＣＫを、３ポート映像メモリ
３１０のポート０ラインインクリメントＩＮＣ０信号と
して送出すると、３ポート映像メモリ３１０の垂直方向
の書込ラインアドレスが「１」進む。

【００７３】このようにして垂直方向への書込みが進
み、垂直書込ラインクロック発生回路２２４から出力さ
れる垂直書込ラインクロック信号ＶＷＬＣＫのクロック
数がＣＰＵ６２０により指定されたライン数Ｎ226 にな
ると、垂直書込回数カウンタ２２６は垂直書込回数信号
ＶＷＴをハイレベル『Ｈ』にして、垂直有効走査期間に
対し、３ポート映像メモリ３１０の書込を停止する（図
７（ｅ）参照）。この書込の停止は次の垂直同期信号Ｗ
Ｖがハイレベル『Ｈ』になるまで続く。

【００７４】上述したように本実施例では、垂直書込ラ
インクロック信号ＶＷＬＣＫと水平書込ドットクロック
信号ＨＷＤＣＫをＣＰＵ６２０で任意の周波数に調整す
るとともに、Ａ−Ｄ変換器２１０及び３ポート映像メモ
リ３１０に出力する制御信号を制御することにより、Ｃ
ＰＵ６２０で映像データの転送を行なうことなく３ポー
ト映像メモリ３１０に任意の縮小サイズで映像を書き込
むことができる。さらに、水平方向については任意の拡
大率で拡大することも可能である。

【００７５】なお、上記動作はハイレベル『Ｈ』をアク
ティブ論理としたが、ローレベル『Ｌ』をアクティブ論
理としても同じである。

【００７６】本実施例の画像処理装置により、アナログ
映像信号の任意の解像度、任意のアスペクト比、任意の
領域のウィンドウ表示及びマルチストロボ静止画像の映
像テクニックを、パーソナルコンピュータ内のＣＰＵ６
２０により容易に操作できる。

【００７７】Ｃ．スーパーインポーズ制御部４２０の詳
細構成と動作：図８は図３に示したスーパーインポーズ
制御部４２０及びその周辺回路のブロック回路図であ
る。又、ここに示される３ポート映像メモリ３１０は、
３つの入出力ポートのうち読出ポートが使用される。ソ
ニー社製ＣＸＫ１２０６のデータシート番号７１２１５
−ＳＴの第２７頁〜第３１頁には、上記の読出ポートに
係るタイミングチャートが記載されている。使用するポ
ートは上記データシート第２頁のリードポート１であ
る。

【００７８】３ポート映像メモリ３１０では、メモリ駆
動クロック信号ＨＤＣＫがポート１シフト信号端子ＣＫ
Ｒ１に、メモリ垂直／水平リセット信号ＭＲＳＴがポー
ト１垂直クリア端子ＶＣＬＲ１に、水平方向リセット信
号ＨＲＳＴがポート１水平クリア端子ＨＣＬＲ１に、垂
直オフセット信号ＶＲＯＦＴ又は垂直読出ラインクロッ
ク信号ＶＲＬＣＫがポート１ラインインクリメント端子
ＩＮＣ１に、ポート１出力イネーブルＲＥ１（負論理）
がポート１出力イネーブル端子ＲＥ１（負論理）にそれ
ぞれ与えられる。又、アナログＲＧＢ信号ＷＬＤＲ
（Ｒ，Ｇ，Ｂ中の１データがそれぞれ）がポート１デー
タ出力ＤＯ10〜ＤＯ13から読み出される。

【００７９】上記各端子に対応するポート１シフト信号
ＣＫＲ１，ポート１垂直クリアＶＣＬＲ１、ポート１水
平クリア信号ＨＣＬＲ１、ポート１ラインインクリメン
ト信号ＩＮＣ１、ポート１出力イネーブルＲＥ１（負論
理）により、読出制御されるアナログＲＧＢ信号ＷＬＤ
Ｒは、Ｒ，Ｇ，Ｂ毎に例えば４ビットで、それぞれポー
ト１データ出力ＤＯ10〜ＤＯ13より出力される。

【００８０】図８のビデオスイッチ５１０は切換信号入
力端子ＣＮＴに入力される切換信号ＶＳＥＬにより、Ａ
端子又はＢ端子の入力をコモン端子Ｃから出力する。具
体的には、切換信号ＶＳＥＬがハイレベル『Ｈ』のとき
にＢ端子の入力を、ローレベル『Ｌ』のときにＡ端子の
入力を、それぞれＣ端子から出力する。ＣＰＵ６２０
は、パーソナルコンピュータ内のＣＰＵバス６１０を介
して各部を制御する。

【００８１】図８の４２１は水平基準読出ドットクロッ
ク信号ＨＢＤＣＫを出力する水平基準読出ドットクロッ
ク発生器を示し、４２２は水平読出開始信号ＨＲＳＡ及
び水平読出方向リセット信号ＨＲＳＴを出力する水平読
出開始カウンタを示し、４２３は水平基準開始信号ＨＲ
ＳＢを出力する水平６４クロックカウンタを示し、４２
４は水平読出回数信号ＨＲＴを出力する水平読出回数カ
ウンタを示し、４２５は水平読出ドットクロック信号Ｈ
ＤＤＡを出力する水平読出ドットクロック発生器を示
す。また、垂直読出オフセットカウンタ４２６は、水平
基準読出ドットクロック発生器４２１に同期したカウン
ト数で、３ポート映像メモリ３１０の垂直方向の読出し
ラインのオフセットラインを決定する垂直読出オフセッ
ト信号ＶＲＯＦＴを出力する。垂直ブランキング数カウ
ンタ４２７は垂直ブランキング終了信号ＶＢＥを出力
し、垂直読出開始カウンタ４２８は垂直読出開始信号Ｖ
ＲＳを出力し、垂直読出回数カウンタ４２９は垂直読出
回数信号ＶＲＴを出力し、垂直読出ラインクロック発生
器４３０は垂直読出ラインクロック信号ＶＲＬＣＫを出
力する。ＡＮＤ回路４３１は２つの映像信号ＶＶＳ２，
ＶＶＳ３をスーパーインポーズさせる切換信号ＶＳＥＬ
を出力し、ＯＲ回路４３２は垂直読出オフセット信号Ｖ
ＲＯＦＴと垂直読出ラインクロック信号ＶＲＬＣＫを、
ポート１ラインインクリメント信号ＩＮＣ１として出力
し、ＮＯＲ回路４３３はリードイネーブルＲＥ１信号を
出力する。また、符号４３４、４３５はトライステート
回路、４３６はインバータ回路を示す。

【００８２】色信号入力端子５０６から到来する映像信
号ＶＶＳ２の色信号はビデオスイッチ５１０のＡ端子に
与えられる。入力端子５０６の水平同期信号を成す同期
端子５０７から到来する水平同期信号ＲＨは、水平基準
読出ドットクロック発生器４２１、水平読出開始カウン
タ４２２、水平６４クロックカウンタ４２３、水平読出
回数カウンタ４２４、垂直ブランキング数カウンタ４２
７、垂直読出開始カウンタ４２８、垂直読出回数カウン
タ４２９、垂直読出ラインクロック発生器４３０に与え
られると共に、垂直同期信号ＲＶは、３ポート映像メモ
リ３１０、垂直読出オフセットカウンタ４２６、垂直ブ
ランキング数カウンタ４２７、垂直読出開始カウンタ４
２８、垂直読出回数カウンタ４２９、垂直読出ラインク
ロック発生器４３０に与えられる。また、同期信号Ｒ
Ｈ，ＲＶは、同期信号端子４９０、４９１へもそれぞれ
送出される。

【００８３】ここで、水平同期信号ＲＨ及び垂直同期信
号ＲＶの入出力について、図９を用いて説明する。水平
同期信号ＲＨ及び垂直同期信号ＲＶは、バッファ６２，
６１を介して同期信号端子４９０，４９１及びスーパー
インポーズ制御部４２０中の図８に示す所要回路へ与え
られる。このバッファ６１，６２はインピーダインズ変
換・波形整形等の機能を有し、画像処理装置が縦続接続
される場合でも、上記同期信号の的確な伝送に寄与す
る。また、水平同期信号ＲＨは水平基準読出ドットクロ
ック発生器４２１内のＰＬＬ回路６３へ与えられ、ＣＰ
Ｕ６２０により指定された水平画面全体の水平解像度を
規定する信号として水平基準読出ドットクロックＨＢＤ
ＣＫが発生される。

【００８４】ＰＬＬ回路６３は図１０に示されるように
構成される。つまり、信号線７０から水平同期信号ＲＨ
が位相比較器７１へ与えられ、また、Ｎ分周期７４の出
力が位相比較器７１へ与えられ、位相比較器７１ではこ
れらの信号の位相比較を行って位相差に対応したパルス
幅の信号を出力する。位相比較器７１の出力はローパス
フィルタ７２に与えられ平滑化され、ＶＣＯ７３へ与え
られる。ＶＣＯ７３は与えられる電圧に応じた周波数で
発振し、これが水平基準読出ドットクロックＨＢＤＣＫ
とされて各部へ送出されるとともに、Ｎ分周期７４へ与
えられ、水平同期信号ＲＨの周波数にまで分周されて位
相比較器７１へ戻される。この結果、水平同期信号ＲＨ
に同期した水平基準読出ドットクロックＨＢＤＣＫが作
成される。

【００８５】図８のスーパーインポーズ制御部４２０に
おける水平読出開始カウンタ４２２、水平６４クロック
カウンタ４２３及び水平読出回数カウンタ４２４は、水
平同期信号ＲＨによりそのカウント値がそれぞれリセッ
トされる。さらに、同期端子５０８から到来する垂直同
期信号ＲＶは、３ポート映像メモリ３１０のポート１垂
直クリアＶＣＬＲ１、ＮＯＲ回路４３３、垂直読出オフ
セットカウンタ４２６、垂直ブランキング数カウンタ４
２７、垂直読出開始カウンタ４２８、垂直読出回数カウ
ンタ４２９、垂直読出ラインクロック発生器４３０及び
同期信号端子４９１へそれぞれ送出される。また、垂直
読出オフセットカウンタ４２６、垂直ブランキング数カ
ウンタ４２７、垂直読出開始カウンタ４２８および垂直
読出回数カウンタ４２９は、垂直同期信号ＲＶによりそ
のカウント値がそれぞれリセットされる。

【００８６】水平基準読出ドットクロック発生器４２１
より発生された水平基準読出ドットクロック信号ＨＢＤ
ＣＫは、水平読出開始カウンタ４２２、水平６４クロッ
クカウンタ４２３、水平読出回数カウンタ４２４、垂直
読出オフセットカウンタ４２６に与えられると共に、ト
ライステート回路４３５を介して３ポート映像メモリ３
１０のクロック信号ＨＤＣＫとして、３ポート映像メモ
リ３１０のポート１シフト信号端子ＣＫＲ１に送出され
る。

【００８７】また、水平読出ドットクロック発生器４２
５は、水平６４クロックカウンタ４２３からの水平読出
基準信号ＨＲＳＢを基準とし、水平同期信号ＲＨの周波
数のＮ1 倍の周波数の信号を出力するＰＬＬ回路により
構成されており、水平読出ドットクロック信号ＨＤＤＡ
を出力する。この水平読出ドットクロック発生器４２５
により発生された水平読出ドットクロック信号ＨＤＤＡ
は、トライステート回路４３４を介して３ポート映像メ
モリ３１０のクロック信号ＨＤＣＫとして３ポート映像
メモリ３１０のポート１シフト信号端子ＣＫＲ１及びＤ
−Ａ変換器４１０へ与えられ、ディジタルＲＧＢ信号Ｗ
ＬＤＲの読出クロック信号及びＤ−Ａ変換器４１０の変
換クロック信号として用いられる。

【００８８】図１１は、スーパーインポーズ制御部４２
０内の各回路の設定値の機能を示す説明図である。図１
１に示すように、水平基準読出ドットクロック信号ＨＢ
ＤＣＫの周波数ｆHBDCK と、水平読出ドットクロック信
号ＨＲＤＣＫの周波数ｆHDDAの比（ｆHBDCK ／ｆHDDA
）は、映像メモリ３１０から読出される映像（図１１
（Ａ））と、モニタ１６に表示される映像（図１１
（Ｂ））の水平方向の変倍率ＭH2に等しい。従って、水
平読出ドットクロック信号ＨＤＤＡの周波数ｆHDDAを調
整することによって、モニタ１６に表示される映像を水
平方向に拡大したり縮小したりすることが可能である。

【００８９】垂直読出ラインクロック発生器４３０は、
垂直同期信号ＲＶに同期し、垂直同期信号ＲＶの周波数
のＮ2 倍の周波数の信号を出力するＰＬＬ回路により構
成されており、垂直読出ラインクロック信号ＶＲＬＣＫ
を出力する。この垂直読出ラインクロック発生器４３０
により発生された垂直読出ラインクロック信号ＶＲＬＣ
Ｋは、ＯＲ回路４３２を介して３ポート映像メモリ３１
０の垂直方向のアドレスであるラインアドレスを進める
ポート１ラインインクリメント端子ＩＮＣ１に与えられ
ると共に、ＯＲ回路４３２、ＮＯＲ回路４３３を介して
ポート１出力イネーブルＲＥ１端子（負論理）へ与えら
れる。

【００９０】図１１に示すように、水平同期信号ＲＨの
周波数ｆRHと、垂直読出ラインクロック信号ＶＲＬＣＫ
の周波数ｆVRLCK の比（ｆRH／ｆVRLCK ）は、３ポート
映像メモリ３１０から読出された映像（図１１（Ａ））
と、モニタ１６に表示される映像（図１１（Ｂ））の垂
直方向の変倍率ＭV2に等しい。従って、垂直読出ライン
クロック信号ＶＲＬＣＫの周波数ｆVRLCK を調整するこ
とによって、モニタ１６に表示される映像を垂直方向に
拡大・縮小することが可能である。

【００９１】スーパーインポーズ制御部４２０は、これ
ら水平基準読出ドットクロック信号ＨＢＤＣＫ、水平読
出ドットクロック信号ＨＤＤＡ及び垂直読出ラインクロ
ック信号ＶＲＬＣＫにより、基本的な読出しタイミング
を得ている。

【００９２】垂直読出オフセットカウンタ４２６は、３
ポート映像メモリ３１０の読出ラインの開始オフセット
ライン位置を決めるため、垂直同期信号ＲＶによりカウ
ント値がリセットされた後に、水平基準読出ドットクロ
ック発生器４２１から出力される水平基準読出ドットク
ロック信号ＨＢＤＣＫに同期しながら、３ポート映像メ
モリ３１０の垂直方向のラインアドレスを歩進する垂直
オフセット信号ＶＲＯＦＴをＯＲ回路４３２へ送出す
る。

【００９３】図１１（Ａ）に示すように、垂直読出オフ
セットカウンタ４２６の設定値Ｎ426 は、３ポート映像
メモリ３１０から読出される映像部分（図中破線で囲む
領域）の垂直方向の開始位置を示している。

【００９４】垂直ブランキング数カウンタ４２７は映像
信号ＶＶＳ２の垂直バックポーチ領域を削除させるため
のカウンタ（図示せず）を含んでいる。このカウンタは
水平同期信号ＲＨのクロック数をカウントし、垂直バッ
クポーチ領域を過ぎると垂直ブランキング終了信号ＶＢ
Ｅを垂直読出開始カウンタ４２８へ出力する。

【００９５】垂直読出開始カウンタ４２８は、垂直ブラ
ンキング数カウンタ４２７から送出される許可信号（垂
直ブランキング終了信号ＶＢＥ）を受けて、水平同期信
号ＲＨのクロック数をカウントし、３ポート映像メモリ
３１０からの垂直方向に対する読出開始許可信号（垂直
読出開始信号）ＶＲＳを垂直読出回数カウンタ４２９へ
出力する。

【００９６】図１１（Ｃ）に示すように、垂直読出開始
カウンタ４２８の設定値Ｎ428 は、３ポート映像メモリ
３１０から読出された映像がモニタ１６の画面に表示さ
れる際の、垂直方向の表示開始位置を規定する。

【００９７】垂直読出回数カウンタ４２９は、垂直読出
開始カウンタ４２８から送出される許可信号（制御信号
ＶＲＳ）を受けて、水平同期信号ＲＨのクロック数をカ
ウントし、３ポート映像メモリ３１０からの垂直方向に
対する読出期間を示す信号、すなわち垂直読出回数信号
ＶＲＴをＡＮＤ回路４３１へ出力する。

【００９８】図１１（Ｂ），（Ｃ）に示すように、垂直
読出回数カウンタ４２９の設定値Ｎ429 は、モニタ１６
に表示される映像の垂直方向のライン数を規定する。

【００９９】以上に説明した垂直読出オフセットカウン
タ４２６、垂直ブランキング数カウンタ４２７、垂直読
出開始カウンタ４２８、垂直読出回数カウンタ４２９及
び垂直読出ラインクロック発生器４３０により、３ポー
ト映像メモリ３１０に対する垂直方向の読出し制御が行
われる。

【０１００】なお、垂直読出オフセットカウンタ４２６
がカウントする水平基準読出ドットクロック信号ＨＢＤ
ＣＫのクロック数Ｎ426 、垂直ブランキング数カウンタ
４２７がカウントする水平同期信号ＲＨのクロック数Ｎ
427 、垂直読出開始カウンタ４２８がカウントする水平
同期信号ＲＨのクロック数Ｎ428 、垂直読出回数カウン
タ４２９がカウントする水平同期信号ＲＨのクロック数
Ｎ429 、垂直読出ラインクロック発生器４３０内のＰＬ
Ｌ回路内のＮ分周器の値は、パーソナルコンピュータ内
のＣＰＵ６２０によってそれぞれ所要の値に設定され
る。

【０１０１】水平読出開始カウンタ４２２は、水平基準
読出ドットクロック発生器４２１から送出される水平基
準読出ドットクロック信号ＨＢＤＣＫのクロック数をカ
ウントし、３ポート映像メモリ３１０の水平方向に対す
る読出開始許可信号（水平読出開始信号ＨＲＳＡ）を水
平６４クロックカウンタ４２３へ送出する。

【０１０２】図１１（Ｃ）に示すように、水平読出開始
カウンタ４２２の設定値Ｎ422 は、３ポート映像メモリ
３１０から読出された映像がモニタ１６の画面に表示さ
れる際の、水平方向の表示開始位置を規定する。

【０１０３】水平６４クロックカウンタ４２３は水平読
出開始カウンタ４２２から送出される許可信号（水平読
出開始信号ＨＲＳＡ）を受けて、水平基準読出ドットク
ロック発生器４２１から出力される水平基準読出ドット
クロック信号ＨＢＤＣＫのクロック数をカウントする。
そして、そのカウント値が３ポート映像メモリ３１０の
読出時の特性である６４クロックになると、水平読出基
準信号ＨＲＳＢを水平読出ドットクロック発生器４２
５、水平読出回数カウンタ４２４及びＡＮＤ回路４３１
へ出力する。

【０１０４】水平読出回数カウンタ４２４は水平基準読
出ドットクロック発生器４２１から送出される水平基準
読出ドットクロック信号ＨＢＤＣＫのクロック数をカウ
ントし、３ポート映像メモリ３１０の水平方向に対する
読出期間の許可信号（水平読出回数信号ＨＲＴ）をＡＮ
Ｄ回路４３１へ送出する。

【０１０５】図１１（Ｂ），（Ｃ）に示すように、水平
読出回数カウンタ４２４の設定値Ｎ424 は、モニタ１６
に表示される映像の水平方向のドット数を規定する。

【０１０６】かくして、水平読出開始カウンタ４２２、
水平６４クロックカウンタ４２３及び水平読出回数カウ
ンタ４２４により、３ポート映像メモリ３１０に対する
水平方向の読出制御が行われる。なお、水平基準読出ド
ットクロック発生器４２１のＰＬＬ回路内の分周器の設
定値と、水平読出ドットクロック発生器４２５のＰＬＬ
回路内の分周器の設定値と、水平読出開始カウンタ４２
２がカウントする水平基準読出ドットクロック信号ＨＢ
ＤＣＫのクロック数Ｎ422 と、水平読出回数カウンタ４
２４がカウントする基準ドットクロック信号ＨＢＤＣＫ
のクロック数Ｎ424 は、パーソナルコンピュータ内のＣ
ＰＵ６２０によってそれぞれ所要の値に設定される。

【０１０７】次に、スーパーインポーズ制御部４２０の
動作について、図１２、図１３、図１４及び図１５を参
照して説明する。なお、図１２は３ポート映像メモリ３
１０の垂直方向の読出許可のタイミングチャートであ
り、図１３は３ポート映像メモリ３１０の垂直オフセッ
トのタイミングチャートであり、図１４は３ポート映像
メモリ３１０の水平方向の読出許可のタイミングチャー
トであり、図１５は３ポート映像メモリ３１０の水平方
向の読み出しのタイミングチャートである。

【０１０８】まず、３ポート映像メモリ３１０の水平方
向の読出許可について、図１２を参照して説明する。垂
直同期信号ＲＶがハイレベル『Ｈ』になると（図１２
（ａ）参照）、垂直ブランキング数カウンタ４２７、垂
直読出開始カウンタ４２８及び垂直読出回数カウンタ４
２９がリセットされ、垂直ブランキング終了信号ＶＢ
Ｅ、垂直読出開始信号ＶＲＳ及び垂直読出回数信号ＶＲ
Ｔがそれぞれローレベル『Ｌ』になり（図１２（ｄ），
（ｅ），（ｆ）参照）、垂直ブランキング数カウンタ４
２７が水平同期信号ＲＨのクロック数をカウントし、垂
直バックポーチ領域を過ぎると垂直ブランキング終了信
号ＶＢＥをハイレベル『Ｈ』にする（図１２（ｄ）参
照）。垂直ブランキング終了信号ＶＢＥがハイレベル
『Ｈ』になると、垂直読出開始カウンタ４２８が水平同
期信号ＲＨのクロック数のカウントを開始する。そし
て、垂直読出開始カウンタ４２８がＣＰＵ６２０の設定
した値Ｎ428をカウントすると、垂直読出開始信号ＶＲ
Ｓをハイレベル『Ｈ』にする（図１２（ｅ）参照）。垂
直読出開始信号ＶＲＳがハイレベル『Ｈ』になると、３
ポート映像メモリ３１０の垂直方向に対して、ディジタ
ルＲＧＢ信号ＷＬＤＲの読みだしの開始が許可されたこ
とになるので、垂直読出回数カウンタ４２９が水平同期
信号ＲＨのクロック数のカウントを開始する。垂直読出
回数カウンタ４２９がＣＰＵ６２０により設定された値
Ｎ429 をカウントすると、垂直読出回数信号ＶＲＴをハ
イレベル『Ｈ』にする（図１２（ｆ）参照）。

【０１０９】このため、水平読出基準信号ＨＲＳＢがハ
イレベル『Ｈ』、水平読出回数信号ＨＲＴがローレベル
『Ｌ』であるときに、垂直読出開始信号ＶＲＳがハイレ
ベル『Ｈ』であり、かつ垂直読出回数信号ＶＲＴがロー
レベル『Ｌ』である期間だけ、ＡＮＤ回路４３１からハ
イレベル『Ｈ』のスーパーインポーズさせる信号ＶＳＥ
Ｌが出力される垂直方向に対して条件が整う。従って、
３ポート映像メモリ３１０では、この間の水平方向の読
出許可に基づいてディジタルＲＧＢ信号ＷＬＤＲの読み
出しが行われる。

【０１１０】次に、３ポート映像メモリ３１０の垂直オ
フセットについて、図１３を参照して説明する。垂直同
期信号ＲＶがハイレベル『Ｈ』になると（図１３（ａ）
参照）、垂直読出オフセットカウンタ４２６はリセット
され、水平基準読出ドットクロック信号ＨＢＤＣＫのク
ロック数のカウントを開始する。この垂直読出オフセッ
トカウンタ４２６がＣＰＵ６２０の設定した値Ｎ426 ま
でクロックをカウントしながら、垂直読出オフセット信
号ＶＲＯＦＴをＯＲ回路４３２を介して３ポート映像メ
モリ３１０のポート１ラインインクリメントＩＮＣ１に
与え（図１３（ｃ）参照）、３ポート映像メモリ３１０
の垂直方向の読出アドレス値をオフセットする。

【０１１１】そのとき、ＮＯＲ回路４３３に垂直同期信
号ＲＶ及び垂直読出オフセット信号ＶＲＯＦＴが与えら
れているので、リードイネーブル信号ＲＥ１（負論理）
が３ポート映像メモリ３１０のリードイネーブル端子Ｒ
Ｅ１（負論理）に与えられ、ＣＰＵ６２０により設定さ
れた値までカウントすると垂直オフセットがなされるた
め、垂直読出オフセットカウンタ４２６は垂直読出オフ
セット信号ＶＲＯＦＴの出力を次の垂直同期信号ＲＶの
到来まで停止する。

【０１１２】次に、３ポート映像メモリ３１０の水平方
向の読出し許可について、図１４を参照して説明する。
水平同期信号ＲＨが出力されると、水平読出開始カウン
タ４２２、水平６４クロックカウンタ４２３及び水平読
出回数カウンタ４２４がリセットされ、水平読出開始信
号ＨＲＳＡ、水平読出基準信号ＨＲＳＢ及び水平読出回
数信号ＨＲＴがローレベル『Ｌ』になる（図１４
（ｄ），（ｅ），（ｆ）参照）。そこで、水平読出開始
カウンタ４２２は水平基準読出ドットクロック発生器４
２１が出力する水平基準読出ドットクロック信号ＨＢＤ
ＣＫのクロック数をカウントし、そのカウント値がＣＰ
Ｕ６２０に設定した値Ｎ421 になると、水平読出開始信
号ＨＲＳＡをハイレベル『Ｈ』にする（図１４（ｄ）参
照）。水平読出開始信号ＨＲＳＡがハイレベル『Ｈ』に
なると、水平６４クロックカウンタ４２３が基準読出ド
ットクロック信号ＨＢＤＣＫのクロック数のカウントを
開始し、そのカウント値が６４になると、水平読出基準
信号ＨＲＳＢをハイレベル『Ｈ』にする（図１４（ｅ）
参照）。すると水平読出ドットクロック発生器４２５
は、水平読出基準信号ＨＲＳＢに位相ロックされる。な
お、水平６４クロックカウンタ４２３は３ポート映像メ
モリ３１０の特性上、「６４」のカウント値で水平読出
基準信号ＨＲＳＢのハイレベル『Ｈ』を生じるもので、
６４に限る訳ではない。

【０１１３】上記水平読出基準信号ＨＲＳＢがハイレベ
ル『Ｈ』になると、３ポート映像メモリ３１０の水平方
向の読出が許可されたことになり、水平読出回数カウン
タ４２４は水平基準読出ドットクロック信号ＨＢＤＣＫ
のクロック数のカウントを開始し、そのカウント値がＣ
ＰＵ６２０の設定した値Ｎ424 になると、水平読出回数
信号ＨＲＴをハイレベル『Ｈ』にする（図１４（ｆ）参
照）。

【０１１４】垂直読出開始信号ＶＲＳがハイレベル
『Ｈ』、垂直読出回数信号ＶＲＴがローレベル『Ｌ』で
あるときに、水平読出基準信号ＨＲＳＢがハイレベル
『Ｈ』であり、かつ水平読出回数信号ＨＲＴがローレベ
ル『Ｌ』である期間だけ、水平読出回数信号ＨＲＴを受
けるＡＮＤ回路４３１からは、ハイレベル『Ｈ』のスー
パーインポーズ許可させる切換信号ＶＳＥＬが出力され
る。従って、３ポート映像メモリ３１０では、この間の
垂直方向の読出許可に基づいて、ディジタルＲＧＢ信号
ＷＬＤＲが読み出される。

【０１１５】次に、３ポート映像メモリ３１０の水平方
向の読み出しについて、図１５を参照して説明する ス
ーパーインポーズさせる信号ＶＳＥＬがハイレベル
『Ｈ』となり（図１５（ｃ）参照）、水平読出ドットク
ロック発生器４２５が出力する水平読出ドットクロック
信号ＨＤＤＡのクロックに基づいて（図１５（ｂ）参
照）、３ポート映像メモリ３１０からのディジタル信号
ＷＬＤＲの読みだし及びＤ−Ａ変換器４１０のアナログ
変換が行われる。このときのリードイネーブル信号ＲＥ
１も示されている（図１５（ｄ）参照）。

【０１１６】一方、図８に示すように映像信号ＶＶＳ２
はビデオスイッチ５１０のＡ点に入力され、又、３ポー
ト映像メモリ３１０から読み出されてＤ−Ａ変換器４１
０によりアナログ変換された映像信号ＶＶＳ３はビデオ
スイッチ５１０のＢ点に入力されている。従って、スー
パーインポーズさせる切換信号ＶＳＥＬによるビデオス
イッチ５１０の切り換えにより、ビデオスイッチ５１０
の出力である映像信号ＶＶＳ４は、映像信号ＶＶＳ２で
表わされる画像の中に、位相補正後の映像信号ＶＶＳ３
で表わされる映像をはめ込んだ（スーパーインポーズし
た）画像を表わしている。なお、映像信号ＶＶＳ４は、
ビデオスイッチ５１０から出力端子５０５に出力される
ＲＧＢ信号と、出力端子４９０，４９１に出力される同
期信号ＲＨ，ＲＶとで構成されている。

【０１１７】なお、上述したタイミングチャートは、一
例であり、各信号が正論理又は負論理であっても上述し
た動作をすることができる。

【０１１８】又、図８においては、ハイレベル『Ｈ』の
スーパーインポーズさせる切換信号ＶＳＥＬがＮＯＴ回
路４３６を介してトライステート回路４３４に出力され
ているときは、トライステート回路４３４が動作して、
水平読出ドットクロック信号ＨＤＤＡが駆動クロック信
号ＨＤＣＫとして送出される。逆に、スーパーインポー
ズさせる信号ＶＳＥＬがローレベル『Ｌ』のときは、ト
ライステート回路４３５が動作して、水平基準読出ドッ
トクロック信号ＨＢＤＣＫが駆動クロック信号ＨＤＣＫ
として３ポート映像メモリ３１０へ与えられている。

【０１１９】すなわち、スーパーインポーズさせる切換
信号ＶＳＥＬがハイレベル『Ｈ』でスーパーインポーズ
が行われるときには、水平読出ドットクロック発生器４
２５から出力される水平読出ドットクロックＨＤＤＡに
より３ポート映像メモリ３１０がアクセスされて、スー
パーインポーズに十分な速度でディジタルＲＧＢ信号Ｗ
ＬＤＲの読出しが行われる。一方、スーパーインポーズ
させる信号ＶＳＥＬがローレベル『Ｌ』でスーパーイン
ポーズが行われないときには、水平基準読出ドットクロ
ック発生器４２１から出力される水平基準読出ドットク
ロックＨＢＤＣＫにより３ポート映像メモリ３１０がア
クセスされて、水平読出オフセット点までのアドレスの
歩進や、スーパーインポーズが行われない水平／垂直領
域のディジタルＲＧＢ信号のいわば読み飛しが行われ、
次のスーパーインポーズされる信号ＶＳＥＬがハイレベ
ル『Ｈ』となるタイミングに備えることになる。

【０１２０】以上により、図１１（Ｃ）に示すように、
映像信号ＶＶＳ３が映像信号ＶＶＳ２内にスーパーイン
ポーズされる位置は、垂直方向が垂直読出開始カウンタ
４２８からの垂直読出開始信号ＶＲＳで、水平方向が水
平読出開始カウンタ４２２からの水平読出開始信号ＨＲ
ＳＡにより決定される。また、スーパーインポーズされ
る表示サイズは、垂直方向が垂直読出回数カウンタ４２
９からの垂直読出回数信号ＶＲＴで、水平方向が水平読
出回数カウンタ４２４からの水平読出回数信号ＨＲＴに
より決定される。

【０１２１】また、図１１（Ａ），（Ｂ）に示すよう
に、映像信号ＶＶＳ３による映像を拡大縮小表示させる
には、垂直方向では垂直読出ラインクロック発生器４３
０の垂直読出ラインクロック信号ＶＲＬＣＫ、水平方向
では水平読出ドットクロック発生器４２５の水平読出ド
ットクロック信号ＨＤＤＡのそれぞれの周波数を低くす
ると拡大し、高くすると縮小させた表示が行える。

【０１２２】図１６は、第１の実施例によって重畳され
た２つの映像のサイズの一例を示す説明図である。ここ
で、第２の映像信号ＶＶＳ２で表わされる映像ＶＶＳ２
ＸをＭＳ−ＷＩＮＤＯＷＳの画面全体とし、第１の映像
信号ＶＶＳ１をＭＳ−ＤＯＳの映像信号、映像信号ＶＶ
Ｓ１を位相補正して得られた映像信号ＶＶＳ３で表わさ
れる映像ＶＶＳ３ＸをＤＯＳ−ＢＯＸのウィンドウとす
る。ＤＯＳ−ＢＯＸのウィンドウＶＶＳ３Ｘは、ＭＳ−
ＷＩＮＤＯＷＳの画面ＶＶＳ２Ｘ内の任意の位置におい
て縮小サイズＶＶＳ３ＸＺで表示されたり、拡大サイズ
ＶＶＳ３ＸＸで表示させたりすることが容易にできる。

【０１２３】また、図１６のように映像ＶＶＳ３Ｘを表
示している際にも、ＣＰＵ６２０は映像ＶＶＳ３Ｘの表
示に関与することなく、ＭＳ−ＤＯＳの処理に専念でき
る。そのため、従来のように、ＤＯＳ−ＢＯＸの映像デ
ータを第１映像記憶部１２から第２映像記憶部１３に転
送する処理をＣＰＵ６２０が行なう場合に比べて高速な
処理が実現できるという利点がある。

【０１２４】なお、ＭＳ−ＷＩＮＤＯＷＳとＭＳ−ＤＯ
Ｓの解像度が同一解像度の場合にも、ＭＳ−ＷＩＮＤＯ
ＷＳ表示画面内に、ＭＳ−ＤＯＳの画面表示サイズを縮
小して、ＤＯＳ−ＢＯＸ表示画面とする表示も容易にで
きる。また、ＤＯＳ−ＢＯＸ表示の形状をクロマキ−に
より、複雑なものにすることも可能である。

【０１２５】図１７は、位相補正後の映像を拡大・縮小
した場合を示す説明図である。図１７（ａ）に示すよう
に、２種類の映像信号ＶＶＳ１ＹとＶＶＳ２Ｙがともに
同じ画像表示密度（水平６４０ドット×垂直４８０ライ
ン）の映像信号の場合に、本発明によると、図１６
（ｂ）に示すように映像の一部を拡大表示しながら表示
領域を小さくして映像ＶＶＳ３Ｙのように表示すること
ができる。また、図１６（ｃ）のように、映像の全体を
縮小しながら表示領域を小さくした映像ＶＶＳ３ＹＹを
表示することもできる。

【０１２６】また他の応用例として、本発明は図１に示
す如くパソコンの内部に取り入れられた複数の映像信号
を処理しているが、外部からＮＴＳＣ規格の映像信号を
入力するための入力端子とデコーダとを設けるようにし
てもよい。この場合には、第１映像制御部１０の出力と
位相補正部１４との間に新たに第２のビデオスイッチを
挿入する。この第２のビデオスイッチは、図１に示すビ
デオスイッチ１５と同様なスイッチであればよく、この
スイッチの一端子はＮＴＳＣ信号の入力端子に、他の端
子は第１映像制御部１０の出力端に接続され、この両者
を第２のビデオスイッチで切り換えて、その出力端を位
相補正部１４に入力する。その結果、パソコンの映像信
号のみ位相補正するだけでなく、同様にして一般のテレ
ビ信号として利用されているＮＴＳＣ信号であっても本
発明に応用することがでる。

【０１２７】Ｄ．第２の実施例：図１８は、この発明の
第２の実施例における位相補正部とその周辺回路の構成
を示すブロック図である。この位相補正部の書込制御部
２００ａは、図４に示す第１の実施例の位相補正部にお
ける書込制御部２００に、映像メモリ制御信号選択部３
３０とＣＰＵデータ書込制御部３４０とを追加したもの
である。ＣＰＵデータ書込制御部３４０は、ＣＰＵ６２
０から与えられた映像データを３ポート映像メモリ３１
０に書き込む際の制御を行なう。映像メモリ制御信号選
択部３３０は、ディジタイズ制御部２２０とＣＰＵデー
タ書込制御部３４０とから与えられた書込制御信号の一
方を選択して３ポート映像メモリ３１０に供給する。

【０１２８】Ａ−Ｄ変換器２１０と３ポート映像メモリ
３１０の間には映像データ選択部３２０が介挿されてい
る。この映像データ選択部３２０は、ＣＰＵデータ書込
制御部３４０を介してＣＰＵ６２０から与えられた映像
データと、Ａ−Ｄ変換器２１０から出力された映像デー
タＷＬＤのうちの一方を選択して３ポート映像メモリ３
１０に供給している。

【０１２９】図１８の回路において、映像データを３ポ
ート映像メモリ３１０に書き込む動作は次のように行な
われる。まず、ＣＰＵ６２０は、ＣＰＵデータ書込制御
部３４０から切換制御信号ＣＣを出力させることによっ
て、映像データ選択部３２０及び映像メモリ制御信号選
択部３３０をＣＰＵデータ書込制御部３４０側に切り換
える。この切換えにより、３ポート映像メモリ３１０に
は、ディジタイズ制御部２２０から出力される書込制御
信号ＷＣＯＮＴではなく、ＣＰＵデータ書込制御部３４
０から出力される書込制御信号ＷＥＰＣが与えられるこ
とになる。すなわち、ＣＰＵ６２０が出力するディジタ
ルＲＧＢ信号が、ＣＰＵデータ書込制御部３４０及び映
像データ選択部３２０を介して３ポート映像メモリ３１
０へ与えられる。この結果、３ポート映像メモリ３１０
にはＣＰＵデータ書込制御部３４０から送出される書込
制御信号ＷＥＰＣにより、ＣＰＵ６２０より与えられる
ディジタルＲＧＢ信号が書き込まれることになる。こう
して３ポート映像メモリ３１０に格納されたディジタル
ＲＧＢ信号は、スーパ−インポーズ制御部４２０の制御
により読み出される。

【０１３０】このように、図１６に示す第２の実施例で
は、ＣＰＵ６２０から与えられる映像を直接３ポート映
像メモリ３１０に書き込んで表示することが可能であ
る。

【０１３１】Ｅ．第３の実施例：図１９は、本発明の第
３の実施例としての映像表示装置を備えたコンピュータ
システムの構成を示すブロック図である。このコンピュ
ータシステムは、第１映像制御部１０から第ｎ映像制御
部２１までのｎ個の映像制御部と、第１映像記憶部１２
から第ｎ映像記憶部２２までのｎ個の映像記憶部と、第
２位相補正部１４から第ｎ位相補正部２３までの（ｎ−
１）個の位相補正部と、第２ビデオスイッチ１５から第
ｎビデオスイッチ２４までの（ｎ−１）個のビデオスイ
ッチとを備えている。映像制御部と映像記憶部と位相補
正部とビデオスイッチの組み合わせを映像重畳部と呼ぶ
と、図１９のコンピュータシステムは、（ｎ−１）組の
映像重畳部を備えていると言うことできる。

【０１３２】第１映像記憶部１２から第ｎ映像記憶部２
２までのｎ個の映像記憶部は、それぞれ異なるＯＳの管
理下にあり、複数の異なったＯＳによる映像がモニタ１
６の画面内に表示される。図２０は、第１ないし第ｎ映
像記憶部１２，１３，１８，２２に記憶された映像が重
畳されてモニタ１６に表示された状態を示す説明図であ
る。なお、複数の映像記憶部の一部は同じＯＳの管理下
にあってもよい。このように、映像重畳部を多段に設け
ることによって、３つ以上の映像を重畳して表示するこ
とができる。この場合にも、ＣＰＵ６２０が各映像記憶
部間において映像データを転送する必要がないので、重
畳された映像の表示を高速で行なうことができ、ＣＰＵ
６２０は表示以外の他の処理を実行することができる。

【０１３３】なお、この発明は上記実施例に限られるも
のではなく、その要旨を逸脱しない範囲において種々の
態様において実施することが可能である。

【０１３４】

【発明の効果】以上説明したように、請求項１に記載し
た発明によれば、第１の位相補正部が第１の映像信号を
第２の映像信号の同期信号に同期させるので、第１のビ
デオスイッチによって２つの映像信号を切換えてモニタ
に出力するだけで、２つの映像を切換えて表示すること
ができる。従って、ＣＰＵによって第１の映像記憶部の
内容を第２の映像記憶部に転送することなく、２つの映
像を切換えつつ高速に表示することができる。

【０１３５】請求項２に記載した発明によれば、第１の
位相補正部が、第１の映像信号を第２の映像信号の同期
信号に同期させるので、互いに非同期な第１と第２の映
像信号を切換えてモニタに出力することができる。

【０１３６】請求項３に記載した発明によれば、第１の
映像信号をその同期信号に同期してフレーム記憶部に記
憶し、第２の映像信号の同期信号に同期して読出すの
で、第１の映像信号を第２の映像信号の同期信号に同期
させることができる。

【０１３７】請求項４に記載した発明によれば、第１の
ビデオスイッチによって２つの映像信号を切換えて、２
つの映像を重畳した状態で表示することができる。

【０１３８】請求項５に記載した発明によれば、アナロ
グ映像信号である第１の映像信号を処理して映像を表示
することができる。

【０１３９】請求項６に記載した発明によれば、第１の
映像信号をフレーム記憶部に書き込む際に映像を変倍す
ることができる。

【０１４０】請求項７に記載した発明によれば、第１の
映像信号をフレーム記憶部から読出す際に映像を変倍す
ることができる。

【０１４１】請求項８に記載した発明によれば、表示解
像度が異なる映像を表わす２つの映像信号を切換えて表
示することが可能である。

【０１４２】請求項９に記載した発明によれば、３つの
映像を切換えて表示することができる。

【図面の簡単な説明】

【図１】本発明の一実施例としての映像表示装置を備え
たコンピュータシステムの構成を示すブロック図。

【図２】位相補正部１４とビデオスイッチ５の機能を示
す説明図。

【図３】位相補正部１４の概略構成を示すブロック図。

【図４】位相補正部１４とビデオスイッチ１５の構成を
示すブロック図。

【図５】ディジタイズ制御部２２０及びその周辺回路の
詳細なブロック回路図。

【図６】ディジタイズ制御部２２０内の各回路の設定値
の機能を示す説明図。

【図７】ディジタイズ制御部２２０の動作を示すタイミ
ングチャート。

【図８】スーパーインポーズ制御部４２０とその周辺回
路の詳細なブロック回路図。

【図９】スーパーインポーズ制御部４２０における水平
同期信号ＲＨ及び垂直同期信号ＲＶの入出力回路を示す
説明図。

【図１０】ＰＬＬ回路６３の構成を示すブロック図。

【図１１】スーパーインポーズ制御部４２０内の各回路
の設定値の機能を示す説明図。

【図１２】３ポート映像メモリ３１０の垂直方向の読出
許可のタイミングチャート。

【図１３】３ポート映像メモリ３１０の垂直オフセット
のタイミングチャート。

【図１４】３ポート映像メモリ３１０の水平方向の読出
許可のタイミングチャート。

【図１５】３ポート映像メモリ３１０の水平方向の読み
出しのタイミングチャート。

【図１６】重畳された２つの映像のサイズの一例を示す
説明図。

【図１７】位相補正後の映像を拡大・縮小した場合を示
す説明図。

【図１８】第２の実施例における位相補正部の構成を示
すブロック図。

【図１９】本発明の第３の実施例としての映像表示装置
を備えたコンピュータシステムの構成を示すブロック
図。

【図２０】第１ないし第ｎ映像記憶部１２，１３，１
８，２２に記憶された映像が重畳されてモニタ１６に表
示された状態を示す説明図。

【図２１】従来のコンピュータシステムの構成を示すブ
ロック図。

【図２２】ＭＳ−Ｗｉｎｄｏｗｓの管理下にあるメモリ
空間を示すメモリマップ。

【図２３】第２の映像１５３０内に第１の映像１５３１
が表示されている状態を示す説明図。

【符号の説明】

２…ＲＡＭ ３…ＲＯＭ ４…Ｉ／Ｏ部 ５…ビデオスイッチ ６…マウス ７…外部記憶部 ８…通信部 １０…第１映像制御部 １１…第２映像制御部 １２…第１映像記憶部 １３…第２映像記憶部 １４…位相補正部 １５…ビデオスイッチ １６…マルチスキャンモニタ ２１…第ｎ映像制御部 ２２…第ｎ映像記憶部 ２４…第ｎビデオスイッチ ６１，６２…バッファ ６３…ＰＬＬ回路 ７１…位相比較器 ７２…ローパスフィルタ ７３…ＶＣＯ ７４…Ｎ分周期 １５００…ＣＰＵ １５０１…ＲＡＭ部 １５０２…ＲＯＭ部 １５０３…Ｉ／Ｏ部 １５０４…キーボード １５０５…マウス １５０６…外部記憶部 １５０７…通信部 １５１０…第１映像制御部 １５１１…第２映像制御部 １５１２…第１映像記憶部 １５１３…第２映像記憶部 １５１４…リレー回路部 １５１５…モニタ ２００…書込制御部 ２１０…Ａ−Ｄ変換器 ２２０…ディジタイズ制御部 ２２１…水平書込ドットクロック発生回路 ２２２…水平書込開始カウンタ ２２３…水平書込回数カウンタ ２２４…垂直書込ラインクロック発生回路 ２２５…垂直書込開始カウンタ ２２６…垂直書込回数カウンタ ２２７…垂直書込オフセットカウンタ ２２８…ＯＲ回路 ２２９…ＡＮＤ回路 ２３０…ＮＯＲ回路 ３１０…３ポート映像メモリ（フレーム記憶部） ３２０…映像データ選択部 ３３０…映像メモリ制御信号選択部 ３４０…ＣＰＵデータ書込制御部 ４００…読出制御部 ４１０…Ｄ−Ａ変換器 ４２０…スーパーインポーズ制御部 ４２１…水平基準読出ドットクロック発生器 ４２２…水平読出開始カウンタ ４２４…水平読出回数カウンタ ４２３…水平６４クロックカウンタ ４２５…水平読出ドットクロック発生器 ４２６…垂直読出オフセットカウンタ ４２７…垂直ブランキング数カウンタ ４２８…垂直読出開始カウンタ ４２９…垂直読出回数カウンタ ４３０…垂直読出ラインクロック発生器 ４３１…ＡＮＤ回路 ４３２…ＯＲ回路 ４３３…ＮＯＲ回路 ４３４…トライステート回路 ４３５…トライステート回路 ４３６…ＮＯＴ回路 ４９０，４９１…同期信号端子 ４９０…同期信号端子 ５０５…出力端子 ５０６…入力端子 ５０７…同期信号端子 ５０８…同期信号端子 ５１０…ビデオスイッチ ６１０…ＣＰＵバス ６２０…ＣＰＵ ＢＳＹＮＣ…基本同期信号 Ｃ…コモン端子 ＣＣ…切換制御信号 ＣＫＡＤ…クロック信号 ＣＫＤＡ…クロック信号 ＣＮＴ…切換信号入力端子 ＨＢＤＣＫ…水平基準読出ドットクロック信号 ＨＤＣＫ…メモリ駆動クロック信号 ＨＤＤＡ…水平読出ドットクロック信号 ＨＲＤＣＫ…水平読出ドットクロック信号 ＨＲＳＡ…水平読出開始信号 ＨＲＳＢ…水平基準開始信号 ＨＲＳＴ…水平読出方向リセット信号 ＨＲＴ…水平読出回数信号 ＨＷＤＣＫ…水平書込ドットクロック信号 ＨＷＳ…水平書込開始信号 ＨＷＴ…水平書込回数信号 ＭH1…変倍率 ＭH2…変倍率 ＭV1…縮小率 ＭV2…変倍率 ＭＲＳＴ…メモリ垂直／水平リセット信号 ＲＡＤＤ…読出アドレス ＲＣＯＮＴ…読出制御信号 ＲＥ１…リードイネーブル信号 ＲＨ…水平同期信号 ＲＬ…輝度信号 ＲＳＥ…選択信号 ＲＳＹＮＣ…同期信号 ＲＶ…垂直同期信号 ＶＢＥ…垂直ブランキング終了信号 ＶＲＬＣＫ…垂直読出ラインクロック信号 ＶＲＯＦＴ…垂直読出オフセット信号 ＶＲＳ…垂直読出開始信号 ＶＲＴ…垂直読出回数信号 ＶＳＥＬ…切換信号 ＶＷＬＣＫ…垂直書込ラインクロック信号 ＶＷＯＦＴ…垂直書込オフセット信号 ＶＷＳ…垂直書込開始信号 ＶＷＴ…垂直書込回数信号 ＷＡＤＤ…書込アドレス ＷＣＯＮＴ…書込制御信号 ＷＥ…ライトイネーブル信号 ＷＥＮＢＬ…書込許可信号 ＷＥＰＣ…書込制御信号 ＷＨ…水平同期信号 ＷＬ…輝度信号 ＷＬＤ…書き込まれる映像データ（輝度データ） ＷＬＤＲ…読出された映像データ（輝度データ） ＷＬＲ…輝度信号 ＷＶ…垂直同期信号

Claims (9)

【特許請求の範囲】
1. 【請求項１】 コンピュータシステムに使用され、映像
   をモニタに表示するための映像表示装置であって、 第１のオペレーティングシステムによって管理される第
   １の映像記憶部と、 前記第１の映像記憶部に記憶された第１の映像信号を読
   出して出力する第１の映像制御部と、 第２のオペレーティングシステムによって管理される第
   ２の映像記憶部と、 前記第２の映像記憶部に記憶された第２の映像信号を読
   出して出力する第２の映像制御部と、 前記第１の映像信号を前記第２の映像信号の同期信号に
   同期させる第１の位相補正部と、 前記第２の映像信号と、前記第１の位相補正部によって
   補正された前記第１の映像信号のうちの一方を選択して
   前記モニタに出力する第１のビデオスイッチと、を備え
   ることを特徴とする映像表示装置。
2. 【請求項２】 請求項１記載の映像表示装置であって、 前記第１と第２の映像信号は互いに非同期である映像表
   示装置。
3. 【請求項３】 請求項２記載の映像表示装置であって、 前記第１の位相補正部は、 前記第１の映像信号を記憶するフレーム記憶部と、 前記第１の映像信号の同期信号に同期して前記第１の映
   像信号を前記フレーム記憶部に書込むための書込制御部
   と、 前記フレーム記憶部に記憶された前記第１の映像信号
   を、前記第２の映像信号の同期信号に同期して読出して
   前記第１のビデオスイッチに供給する読出制御部と、を
   備える映像表示装置。
4. 【請求項４】 請求項３記載の映像表示装置であって、 前記読出制御部は、 前記第１の映像信号の映像領域内においては第１の映像
   信号を選択することを示し、前記表示領域外においては
   第２の映像信号を選択することを示す選択信号を前記第
   １のビデオスイッチに与える選択信号生成手段、を備え
   る映像表示装置。
5. 【請求項５】 請求項３または４記載の映像表示装置で
   あって、 前記第１の位相補正部は、さらに、 アナログ信号である前記第１の映像信号をＡ−Ｄ変換し
   て前記フレーム記憶部に与えるＡ−Ｄ変換手段と、 前記フレーム記憶部から読出されたデジタル信号である
   前記位相補正後の第１の映像信号をＤ−Ａ変換して前記
   第１のビデオスイッチに与えるＤ−Ａ変換手段と、を備
   える映像表示装置。
6. 【請求項６】 請求項３ないし５のいずれかに記載の映
   像表示装置であって、前記書込制御部は、 前記第１の映像信号を前記フレーム記憶部に書き込む際
   の水平方向のタイミングを規定する水平書込ドットクロ
   ック信号を前記第１の映像信号の同期信号から作成する
   ための第１のＰＬＬ回路と、 前記第１の映像信号を前記フレーム記憶部に書き込む際
   の垂直方向のタイミングを規定する垂直書込ラインクロ
   ック信号を前記第１の映像信号の同期信号から作成する
   ための第２のＰＬＬ回路とを備え、 前記第１と第２のＰＬＬ回路によって前記水平書込ドッ
   トクロック信号と前記垂直書込ラインクロック信号の周
   波数をそれぞれ調整することにより、前記フレーム記憶
   部に記憶される映像を変倍する映像表示装置。
7. 【請求項７】 請求項３ないし６のいずれかに記載の映
   像表示装置であって、前記読出制御部は、 前記位相補正後の第１の映像信号を前記フレーム記憶部
   から読出す際の水平方向のタイミングを規定する水平読
   出ドットクロック信号を前記第２の映像信号の同期信号
   から作成するための第３のＰＬＬ回路と、 前記位相補正後の第１の映像信号を前記フレーム記憶部
   から読出す際の垂直方向のタイミングを規定する垂直読
   出ラインクロック信号を前記第２の映像信号の同期信号
   から作成するための第４のＰＬＬ回路とを備え、 前記第３と第４のＰＬＬ回路によって前記水平読出ドッ
   トクロック信号と前記垂直読出ラインクロック信号の周
   波数をそれぞれ調整することにより、前記フレーム記憶
   部から読出される映像を変倍する映像表示装置。
8. 【請求項８】 請求項１ないし７のいずれかに記載の映
   像表示装置であって、 前記第１と第２の映像信号は、それぞれ異なる表示解像
   度の映像を表わす映像信号である映像表示装置。
9. 【請求項９】 請求項１ないし８のいずれかに記載の映
   像表示装置であって、さらに、 第３のオペレーティングシステムによって管理される第
   ３の映像記憶部と、 前記第３の映像記憶部に記憶された第３の映像信号を読
   出して出力する第３の映像制御部と、 前記第１のビデオスイッチから出力された映像信号を前
   記第３の映像信号の同期信号に同期させる第２の位相補
   正部と、 前記第３の映像信号と、前記第２の位相補正部によって
   補正された映像信号のうちの一方を選択して前記モニタ
   に出力する第２のビデオスイッチと、を備える映像表示
   装置。