JPH0744251B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0744251B2 JPH0744251B2 JP60058904A JP5890485A JPH0744251B2 JP H0744251 B2 JPH0744251 B2 JP H0744251B2 JP 60058904 A JP60058904 A JP 60058904A JP 5890485 A JP5890485 A JP 5890485A JP H0744251 B2 JPH0744251 B2 JP H0744251B2
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- JP
- Japan
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- semiconductor device
- bump
- bumps
- substrate
- alloy
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
- H10W72/252—Materials comprising solid metals or solid metalloids, e.g. PbSn, Ag or Cu
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
- H10W72/255—Materials of outermost layers of multilayered bumps, e.g. material of a coating
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- Photovoltaic Devices (AREA)
- Light Receiving Elements (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は、少なくとも２個の半導体チップをIn系金属の
バンプにより結合してなる半導体装置において、両方の
チップのバンプ間にInの融点より低い温度でInと合金を
つくる、例えばAuよりなる合金形成用金属層を介在させ
て、加熱してInとの合金層を形成することにより、両方
のチップの結合力を増強するものである。
バンプにより結合してなる半導体装置において、両方の
チップのバンプ間にInの融点より低い温度でInと合金を
つくる、例えばAuよりなる合金形成用金属層を介在させ
て、加熱してInとの合金層を形成することにより、両方
のチップの結合力を増強するものである。
本発明はIn系金属のバンプを有する半導体装置に係り、
特にチップ間の結合力を増強するバンプ構造に関する。
特にチップ間の結合力を増強するバンプ構造に関する。
In系金属のバンプを有する半導体装置として、例えば赤
外検知素子がある。
外検知素子がある。
光起電力（PV）型赤外検知素子は水銀カドミウムテルル
（HgCdTe）結晶が用いられている。
（HgCdTe）結晶が用いられている。
赤外検知素子と、これより来る信号の処理回路を形成し
た珪素（Si）素子で構成したハイブリッド半導体装置に
おいて、両素子の接続はインジウム（In）バンプが用い
られている。
た珪素（Si）素子で構成したハイブリッド半導体装置に
おいて、両素子の接続はインジウム（In）バンプが用い
られている。
この理由は、 （１） Inがｎ型HgCdTeに対して良好なオーミックコン
タクトを形成できること、 （２） Inの融点（156.4℃）が低いこと、 （両チップの接続に際し、高温で処理をするとHgCdTeか
らHgが蒸発するため、バンプ形成材料は低融点であるこ
とが必要である） である。
タクトを形成できること、 （２） Inの融点（156.4℃）が低いこと、 （両チップの接続に際し、高温で処理をするとHgCdTeか
らHgが蒸発するため、バンプ形成材料は低融点であるこ
とが必要である） である。
上記のようなハイブリッド半導体装置において、装置の
強度上バンプ間の結合力が要求されている。
強度上バンプ間の結合力が要求されている。
従来のバンプ結合では、Inバンプ同志を押しつけて結合
させていたが、素子を損傷する危険があるため強く押し
つけることができないので、結合力が弱いという欠点が
あった。
させていたが、素子を損傷する危険があるため強く押し
つけることができないので、結合力が弱いという欠点が
あった。
さらにチップ間を接着剤で結合する場合もあるが、この
場合は接着剤とチップとの熱膨張係数の差により、素子
を損傷する危険がある。
場合は接着剤とチップとの熱膨張係数の差により、素子
を損傷する危険がある。
あるいはバンプを露出させてチップを樹脂で被覆し、樹
脂同志を接着する方法もあるが、この場合も樹脂とチッ
プとの熱膨張係数の差により、素子を損傷する危険があ
る。
脂同志を接着する方法もあるが、この場合も樹脂とチッ
プとの熱膨張係数の差により、素子を損傷する危険があ
る。
あるいはバンプを露出させてチップを樹脂で被覆し、樹
脂同志を接着する方法もあるが、この場合も樹脂とチッ
プとの熱膨張係数の差により、素子を損傷する危険があ
る。
脂同志を接着する方法もあるが、この場合も樹脂とチッ
プとの熱膨張係数の差により、素子を損傷する危険があ
る。
上記問題点の解決は、第１の半導体チップ（１）上に形
成されたインジウム（In）、またはインジウムを含む合
金よりなるバンプ（２）を、インジウムの融点より低い
温度でインジウムと合金をつくる合金形成用金属層
（３）を介在させて、第２の半導体チップ（４）のバン
プ（５）に接触させ、加熱して両半導体チップ（１）と
（４）を結合してなる半導体装置により達成される。
成されたインジウム（In）、またはインジウムを含む合
金よりなるバンプ（２）を、インジウムの融点より低い
温度でインジウムと合金をつくる合金形成用金属層
（３）を介在させて、第２の半導体チップ（４）のバン
プ（５）に接触させ、加熱して両半導体チップ（１）と
（４）を結合してなる半導体装置により達成される。
前記いずれかの半導体チップ（１）、または（４）がHg
CdTe結晶よりなり、また前記合金形成用金属層（３）が
Auよりなる場合は特に効果がある。
CdTe結晶よりなり、また前記合金形成用金属層（３）が
Auよりなる場合は特に効果がある。
本発明は片方の半導体チップのInバンプを形成する時
に、Inバンプ上にAu層を形成し、他方の半導体チップの
Inバンプ上にはAu層を形成させないで、両バンプを押し
つけて結合させた後、150℃程度の低温でアニールする
とAuとInの合金ができることを利用して、半導体チップ
を損傷することなく両バンプ間の結合力を強化するもの
である。
に、Inバンプ上にAu層を形成し、他方の半導体チップの
Inバンプ上にはAu層を形成させないで、両バンプを押し
つけて結合させた後、150℃程度の低温でアニールする
とAuとInの合金ができることを利用して、半導体チップ
を損傷することなく両バンプ間の結合力を強化するもの
である。
第１図（１）乃至（３）は本発明の実施例を工程順に示
した基板断面図である。
した基板断面図である。
第１図（１）において、第１の半導体チップとしてHgCd
Te基板１の上に、高さ10μｍのInバンプ２を形成し、In
バンプ２の上に合金形成用金属として厚さ1000ÅのAu層
３を被着する。
Te基板１の上に、高さ10μｍのInバンプ２を形成し、In
バンプ２の上に合金形成用金属として厚さ1000ÅのAu層
３を被着する。
第１図（２）において、第２の半導体チップとしてSi基
板４上にInバンプ５を形成し、Inバンプ５をAu層３を介
してInバンプ２の上に載せ、半導体チップ１と４を結合
する。
板４上にInバンプ５を形成し、Inバンプ５をAu層３を介
してInバンプ２の上に載せ、半導体チップ１と４を結合
する。
第１図（３）において、結合した半導体チップをアニー
ルすると、AuとInの合金層６が形成される。
ルすると、AuとInの合金層６が形成される。
アニールの条件は、例えば150℃で４時間である。
第２図は本発明による赤外検知用ハイプリッド半導体装
置の構造を模式的に説明する基板断面図である。
置の構造を模式的に説明する基板断面図である。
図において、11はｐ型HgCdTe基板、12は基板内に形成さ
れたｎ型HgCdTe領域、13は絶縁層である。
れたｎ型HgCdTe領域、13は絶縁層である。
PV型素子はｐ型HgCdTe基板11に、Inバンプ５は絶縁層13
を開口してｎ型HgCdTe領域12上に形成される。
を開口してｎ型HgCdTe領域12上に形成される。
一方、41はｐ型Si基板で、42は基板内に形成されたｎ型
Si領域、43は絶縁層である。
Si領域、43は絶縁層である。
ｐ型Si基板41に、入力ゲート44と転送ゲート45を形成し
て電荷結合素子（CCD）が構成され、ｎ型Si領域42とｐ
型Si基板41は入力ダイオードを構成し、Inバンプ２は絶
縁層43を開口してｎ型Si領域42上に形成される。
て電荷結合素子（CCD）が構成され、ｎ型Si領域42とｐ
型Si基板41は入力ダイオードを構成し、Inバンプ２は絶
縁層43を開口してｎ型Si領域42上に形成される。
AuとInの合金層６で両チップは強く結合されている。
以上詳細に説明したように本発明によれば、Inバンプ間
の合金層により、バンプ間の結合力を強化することがで
き、半導体装置の信頼性を向上することができる。
の合金層により、バンプ間の結合力を強化することがで
き、半導体装置の信頼性を向上することができる。
第１図（１）乃至（３）は本発明の実施例を工程順に示
した基板断面図、 第２図は本発明による赤外検知用ハイプリッド半導体装
置の構成を模式的に説明する基板断面図である。 図において、 １は第１の半導体チップでHgCdTe基板、 11はｐ型HgCdTe基板、 12はｎ型HgCdTe領域、 13は絶縁層、 ２はInバンプ、 ３は合金形成用金属でAu層、 ４は第２の半導体チップでSi基板、 41はｐ型Si基板、 42はｎ型Si領域、 43は絶縁層、 44は入力ゲート、 45は転送ゲート、 ５はInバンプ、 ６はAuとInの合金層 である。
した基板断面図、 第２図は本発明による赤外検知用ハイプリッド半導体装
置の構成を模式的に説明する基板断面図である。 図において、 １は第１の半導体チップでHgCdTe基板、 11はｐ型HgCdTe基板、 12はｎ型HgCdTe領域、 13は絶縁層、 ２はInバンプ、 ３は合金形成用金属でAu層、 ４は第２の半導体チップでSi基板、 41はｐ型Si基板、 42はｎ型Si領域、 43は絶縁層、 44は入力ゲート、 45は転送ゲート、 ５はInバンプ、 ６はAuとInの合金層 である。
Claims (3)
- 【請求項１】第１の半導体チップ（１）上に形成された
インジウム（In）、またはインジウムを含む合金よりな
るバンプ（２）を、 インジウムの融点より低い温度でインジウムと合金をつ
くる合金形成用金属層（３）を介在させて、 第２の半導体チップ（４）のバンプ（５）に接触させ、
加熱して両半導体チップ（１）と（４）を結合してなる ことを特徴とする半導体装置。 - 【請求項２】前記いずれかの半導体チップ（１）、また
は（４）が水銀カドミウムテルル（HgCdTe）結晶よりな
ることを特徴とする特許請求の範囲第１項記載の半導体
装置。 - 【請求項３】前記合金形成用金属層（３）が金（Au）よ
りなることを特徴とする特許請求の範囲第１項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058904A JPH0744251B2 (ja) | 1985-03-22 | 1985-03-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60058904A JPH0744251B2 (ja) | 1985-03-22 | 1985-03-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61216455A JPS61216455A (ja) | 1986-09-26 |
| JPH0744251B2 true JPH0744251B2 (ja) | 1995-05-15 |
Family
ID=13097788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60058904A Expired - Lifetime JPH0744251B2 (ja) | 1985-03-22 | 1985-03-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744251B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026718B1 (en) | 1998-09-25 | 2006-04-11 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| WO2005060011A1 (ja) * | 2003-12-16 | 2005-06-30 | National University Corporation Shizuoka University | 広域エネルギーレンジ放射線検出器及び製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57136349A (en) * | 1981-02-16 | 1982-08-23 | Mitsubishi Electric Corp | Semiconductor device |
| JPS59112652A (ja) * | 1982-12-17 | 1984-06-29 | Fujitsu Ltd | 半導体撮像装置 |
-
1985
- 1985-03-22 JP JP60058904A patent/JPH0744251B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61216455A (ja) | 1986-09-26 |
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