JPH0744449B2 - デイジタル・フエ−ズロツクル−プ回路 - Google Patents

デイジタル・フエ−ズロツクル−プ回路

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JPH0744449B2
JPH0744449B2 JP29685686A JP29685686A JPH0744449B2 JP H0744449 B2 JPH0744449 B2 JP H0744449B2 JP 29685686 A JP29685686 A JP 29685686A JP 29685686 A JP29685686 A JP 29685686A JP H0744449 B2 JPH0744449 B2 JP H0744449B2
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カルロ・モガヴエロ・ブルノ
レナト・アムブロシオ
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クセルト セントロ・ステユデイ・エ・ラボラトリ・テレコミニカチオ−ニ・エツセ・ピ−・ア−
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

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  • Computer Networks & Wireless Communication (AREA)
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデータ伝送システム用の装置に関するものであ
り、更に詳しくはデイジタル・フエーズロツクループ回
路の改良に関するものである。
従来の技術 周知の通り、遠隔点間（たとえば衛星と地上局の間）ま
たは近傍点間（たとえば電話交換機と加入者の間）のデ
イジタル伝送で生じる問題は送信器に対する受信器の同
期である。
この動作は受信信号の電気レベルを正しく推定するため
すべての受信装置に必要とされる。
実際、最適サンプリング時点は信号期間境界すなわち単
一要素情報が伝送される期間がわかりさえすれば判定で
きる。
上記時点は伝送チヤンネルによつて生じる雑音と歪の影
響が最小となる時点、したがつて受信シンボルの正しい
推定の確率が最大となる時点である。
この問題は周波数差を自動的に補正し、受信信号の信号
周期を周波数基準として使用される局部発生信号の周期
と一致させる装置の使用により解消する。
この場合、送出された信号の信号周期についての情報が
受信器によつて受信データ流から抽出される。これによ
り、チヤンネルによつて生じる歪ならびに遠隔クロツク
発生器と局部クロツク発生器との間の周波数と位相の差
が解消する。
一旦この情報が得られれば、信号周期の中に正しく配置
された信号を発生して受信信号の論理レベルを推定する
ことができる。
現在まで一般に使用される装置は位相比較器、ループ・
フイルタ、および制御発振器（たとえばVCO＝電圧制御
発振器）で構成されるフエーズロツクループ（すなわち
PLL）であつた。
位相比較器は入力信号と局部基準との位相差を判定す
る。検出された位相誤差は雑音低減のため波され、制
御発振器に送られる。これに応じて、制御発振器は局部
発生信号の周波数を調整する。
従来、これら３つの構成要素はアナログ手法によつて構
成された。
デイジタル技術の進歩に伴なつて、PLLにデイジタル素
子が次第に導入されてきた。
まずフイルタの後にサンプルホールド回路が導入され、
デイジタルVCOが使用できるようになつた。
その後、位相比較器およびフイルタがデイジタル化さ
れ、全デイジタルPLL、いわゆるDPLL（デイジタル・フ
エーズロツクループ）が実現された。
DPLLの一具体例では、局部発生器の送出する信号を遠隔
発生器の送出する信号と比較した場合の進むまたは遅れ
を評価することによつて位相誤差が判定される。このよ
うな推定は受信信号が所定の電気的しきい値を横断する
たびに行なわれる。
振幅および符号が位相差に比例した誤差信号が波さ
れ、局部発生器に必要な補正を行なうために使用され
る。
これらの型のDPLLで生じる主要な問題の１つは受信信号
の中にレベル遷移が少ないとき、更に詳しく述べれば同
じシンボルが長く連続するとき、または同じ信号が短期
間回線に存在しないときの同期の損失によつて生じるも
のである。
したがつて、同期信号を正しく抽出するため時間が必要
になるので、連続した有効信号が到来したとき最適サン
プリング時点の検出が遅れる。
これらの欠点はライン・エンコーダの使用によつて解消
される。ライン・エンコーダは遷移の数を増加させるの
で、位相動作の情報量が増加する。
しかし、局部発生器を補正するために使用される信号の
信頼できる値を得るために、遷移数が多い場合には推定
誤差を正確に波しなければならない。しかし、波動
作には複雑な素子群とアルゴリズムが必要となり、その
結果集束速度が遅くなり、集積が困難になる。
同期損失の欠点を解消するもう１つの方法は高階層レベ
ル交換機と接続されたデイジタル電話交換機に対して設
けられる方法である。
アール・ダブリユー・スラボン他の論文（R.W.Slabon e
t al.“Synchronization system for telephone and da
ta networks",ISS 81,pages 41.B3.1−６）に述べられ
ている上記の方法によれば、遠隔クロツクと局部クロツ
クとの間の周波数差についての情報を記憶し、機能不全
の場合にこれを使う。しかし、予想される使用領域から
情報とその管理のため大形プロセツサを使わなければな
らない。
発明の目的と構成 上記の欠点は本発明の提供するデイジタル・フエーズロ
ツクループ回路の改良によつて解消する。本発明によれ
ば、 −あまり多数のゲートを用いることなく集積化できる、 −ジツタを大幅に削減することができる、 −受信信号位相の推定が高分解能かつ高速で行なうこと
ができる、 −高価でない周波数基準（選別されていない水晶発振器
またはセラミツクス発振器）と一緒に使うこともでき
る、 −初期調整または周期的調整がない、 −そのパラメータの値を適切にきめることにより異なる
適用対象で装置を使うことができる、 −有用な信号が長い間存在しなくても動作することがで
きる。
本発明は入力信号の遷移検出器、入力信号の互いに逆の
遷移によつて起動または阻止される局部発振器の第１の
カウンタ、あるいは種類の入力信号遷移によつてイネー
ブルされ計数結果を出力に送出する局部発振器の第２の
カウンタ、第１および第２のカウンタの計数結果に対し
て作用し、局部発振器の信号と入力信号との間の位相差
の符号に関連した信号を出力に送出することができる回
路、および位相差の符号に対応する信号を受けて、第２
のカウンタを増減してその出力に再生クロツク信号が得
られるようにする出力信号を送出するデイジタル・フイ
ルタを含むデイジタル・フエーズロツクループ回路に於
いて、更にデイジタル・フイルタの出力信号の符号の関
数として増減される補正信号のカウンタ、補正信号カウ
ンタをイネーブルして計数結果を送出させるオーバーフ
ロー信号を送出するフレーム信号カウンタ、補正信号カ
ウンタおよびフレーム信号カウンタの出力の計数結果に
基いて適当なフレーム数の中に一様分布した補正の数と
型を出力に送出する論理回路であつて、局部発振器の第
２のカウンタの増減に上記論理回路の送出する補正信号
が使用されるような論理回路をも含む事を特徴とするデ
イジタル・フエーズロツクループ回路を提供する。
一層詳細に述べれば本発明は、遠隔クロツク信号を抽出
できるような入力信号１が存在しない場合においても局
部クロツクを補正し得るように構成されたデジタル・フ
エーズロツクループ回路において、 （イ）遠隔クロツクによつて制御されそして遠隔クロツ
ク信号の抽出が可能な入力信号１を受信する入力部を有
し、互いに逆の２つの型の遷移が検出されたときに出力
する遷移検出器CPを備え、 （ロ）局部クロツクを発信する局部発振器に接続された
出力部を有するカウンタ手段を有し、該カウンタ手段は
下記の第１カウンタCCと、第２カウンタCBと、局部クロ
ツク伝送手段とを備え、 （ｉ）前記の第１カウンタCCは前記の遷移検出器CPの出
力部のうちの少なくとも１つに接続され、そして前記の
互いに逆の２つの型の遷移の一つにより上記局部クロツ
ク信号の計数ヘイネーブルされ、もう一方の型の遷移に
より抑制され、 （ii）前記の第２カウンタCB（カウント値はクリアされ
た入力としてクロツクパルスを連続的に計数する）は前
記の遷移検出器CPの出力部のうちの１つに接続され、前
記の複数の遷移の型のうちのいずれか１つの型の遷移に
よつてイネーブルされて、計数値を該第２カウンタの出
力部から送出し、 （iii）前記の局部クロツク伝送手段は、前記の局部ク
ロツクを前記の第１カウンタCCおよび第２カウンタCBに
伝送する手段であり、 （ハ）前記の第１カウンタCCおよび第２カウンタCBの出
力部に接続され、前記の第１カウンタCCおよび第２カウ
ンタCBの各々の累算計数値に基づいて、前記入力信号１
と前記局部クロツクとの位相差の符号に対応する位相差
符号検出回路出力信号を出力部から発信する位相差符号
検出回路OM（別名「ブロツクOM」）を有し、 （ニ）前記の位相差符号検出回路OMの出力部に接続され
たデイジタルフイルタCD（別名「カウンタCD」）を有
し、デイジタルフイルタで濾波された信号がその出力部
から発信され、該出力部は前記の第２カウンタCBに接続
され、該フイルタCDの出力によつて前記の第２カウンタ
CBの計数値の増減すなわち補正が行われ、これによつて
得られた再生クロツク信号は前記カウンタ手段の出力部
16から送出され、該再生クロツク信号は前記の局部発振
器の制御のために役立つものであり、 （ホ）前記のデイジタルフイルタCDの出力部に補正信号
カウンタCEの入力部が接続されており、該補正信号カウ
ンタCEは、前記デイジタルフイルタCDから発信された信
号によつて増減される補正信号のカウンタであり、 （ヘ）フレーム同期信号を受信するフレーム信号カウン
タCFを有し、該フレーム信号カウンタCFは前記の補正信
号カウンタCEに接続され、該フレーム信号カウンタCFの
オーバーフロー信号に応答して前記補正信号カウンタCE
がイネーブルされて、その出力部から累算計数値を送出
し、 （ト）前記の補正信号カウンタCEの出力部および前記の
フレーム信号カウンタCFの出力部に接続された論理回路
LCを有し、前記の補正信号カウンタCEおよびフレーム信
号カウンタCFの累算計数値によつて決定される個数Ntの
フレーム全体にわたつて一様に分布した補正の数および
型を表わす信号が前記論理回路LCの出力部から送出さ
れ、該論理回路LCの出力部は前記の第２カウンタCBに接
続され、これによつて前記第２カウンタCBの計数値の増
減すなわち補正が行われ、さらにまた前記の論理回路LC
は、前記入力信号１の存在しない場合でさえ前記局部発
振器を抑制するための、前記の局部クロツクと前記の遠
隔クロツクとの差を示す信号を記憶しているものである
ことを特徴とするデイジタル・フエーズロツクループ回
路に関するものである。
好ましくは、前記の論理回路LCは下記の機器を有し、す
なわち、 （イ）前記の補正信号カウンタCEに接続されたプログラ
マブル・カウンタCHを有し、該プログラマブル・カウン
タCHに前記の補正信号カウンタCEの計数値がロードさ
れ、そして、該補正信号カウンタCEの計数値の符号を表
わす信号の論理レベルに依存して、前記補正信号カウン
タCEの計数値の増減が行われ、 （ロ）前記のプログラマブル・カウンタCHに接続された
第１レジスタRAを有し、前記のプログラマブル・カウン
タCH中に存在する数のビツト位置を反転することによつ
て得られる２進数が前記の第１レジスタRAにロードさ
れ、 （ハ）前記のフレーム信号カウンタCFに接続された第２
レジスタRBを有し、前記のフレーム信号カウンタCFの出
力部から送出された計数値が前記の第２レジスタRBにロ
ードされ、 （ニ）複数のANDゲートA1,A2,…Anを有し、これらのAND
ゲートの入力部の１つはそれに対応する前記の第１レジ
スタRAのセルの出力部に接続され、前記ANDゲートの別
の入力部はそれに対応する前記の第２レジスタRBのセル
の出力部に接続されており、 （ホ）複数の微分器D1,D2,…Dnを有し、これらの微分器
の各々の入力部は、それに対応する前記ANDゲートA1,A
2,…Anの１つの出力部に接続されており、 （ヘ）前記のすべての微分器の出力を受信する入力部を
備えたORゲートPOを有し、しかして該ORゲートは、前記
論理回路LCの出力を送出するための出力部を有するもの
である。
前記のフレーム同期信号は、局部発生されたもの、ある
いは、前記入力信号１から抽出されたものであり得る。
実施例 以下、本発明の実施例を図面を参照して説明する。
以下に説明するデイジタル・フエーズロツクループ回路
の改良は遠隔クロツクと局部クロツクとの間の周波数差
の実時間記憶、その連続的更新、およびそれを使用して
局部クロツクに対し必要な周波数調整を行なうことで構
成される。
このように改良された回路は３つの主要な動作フエーズ
をそなえている。
−活性化フエーズ −記憶フエーズ −正規動作フエーズ 第１のフエーズでは回路は入力信号に対するフエーズロ
ツクだけを行ない、通常のデイジタル・フエーズロツク
ループとして動作する。このようなフエーズの継続時間
は回路が入力回路をフエーズロツクする速度によつてき
まる。
第２のフエーズは入力信号フエーズが既に推定されたと
きに始まり、ループフイルタ出力での補正によつて遠隔
クロツクと局部クロツクとの周波数差についての実際の
情報が与えられる。このフエーズはNtフレームに続く。
Nt値はクロツク・ドリフトの有効な推定が行なえるよう
に充分に長くなければならない。Ntフレームの終りに、
補正の数とその符号が後で使えるように記憶される。
第３のフエーズでは回路はNtフレーム毎に周波数差の推
定を更新し、Ntフレームに沿つて一様に分布した、既に
記憶されている付加的な補正を行なう。その結果、正常
動作中に回路は２通りの動作を行なう。すなわち、位相
の推定と補正、ならびに周波数の推定と補正を行なう。
遷移がない場合、位相補正は中止されるが、回路は記憶
された周波数を使うことによつて動作し続ける。
本発明によるフエーズロツク回路のブロツク図が第１図
に示されている。
タイミングを抽出すべ受信信号は線１にあり、フレーム
同期信号は線11にある。
しきい値比較器CPは線１の入力信号を受け、信号が２進
値から３レベルの値に応じて入力信号しきい値電圧また
は零に対して対称的な２つの電圧と比較し、パルスの立
上りまたは立下りの遷移に関する情報を線２および３に
出力として送出する。
線２に存在する立上り遷移を示す信号がカウンタCCの起
動信号として使用される。カウンタCCは立下り遷移を示
す次の信号によつて停止する。
このカウンタ線４で局部クロツクから与えられるパルス
をモジユロＮで計数する。このＮの値は位相推定で要求
される確度によつてきまる。もちろん、それらの周波数
は受信信号のシンボル周波数のＮ倍に等しい。線４のク
ロツク信号はカウンタCBにもアクセスする。カウンタCB
もモジユロＮであり、自由に計数する。立上り遷移に関
する情報が線３に現われたとき計数結果を接続線５に送
出する。
次にCCおよびCBの計数結果はブロツクOMに送られる。ブ
ロツクOMは次の演算を実行する。
err＝N/2−（Ｂ−C/2） 但し、ＢおよびＣはそれぞれCBおよびCCの計数結果であ
る。
得られた値errは局部カウンタCBの信号と入力信号との
間の位相差を表わす。
ブロツクOMは２つの２進加算器で構成される。２つの２
進加算器のうち最初の加算器は計数結果Ｂを計数結果Ｃ
に加算する。これは２による除算を実行するため符号が
反転され、最下位ビツトを奪われる。
その結果は第２の加算器に送られる。第２の加算器はそ
の符号を反転し、これを所定の値N/2に加算する。
可変errの符号ビツトだけが使用され、線７を介して可
変モジユロ・アツプ／ダウン・カウンタに送られ、記憶
される。フレーム毎にカウンタが調べられる。正または
負のオーバーフロー値に達した場合、対応する信号が線
８でカウンタCBに送られる。カウンタCBは次に減少また
は増加させられる。カウンタCDは簡単な一次デイジタル
・フイルタとして位相誤差に働きかける。誤差信号はデ
イジタル信号で、この一ビツト即ち符号ビツトのみがカ
ウンタCDに送られる。
活性化フエーズと記憶フエーズの間、計数のモジユロは
小さい値となる。正常動作の間、高い値が使用される。
このようにして最初の２つのフエーズでは安定状態に素
早く達し、第３のフエーズでは誤差信号のより良い波
が得られる。
更に、カウンタCDが正または負のオーバーフロー値に達
した場合、フレーム毎にNtモジユロのアツプ／ダウン・
カウンタが減少または増加する。したがつて、Ntフレー
ム後にカウンタCEには実行された正または負の補正数が
収容されている。CEに対するイネーブル信号はカウンタ
CFから線10で与えられるオーバーフロー信号である。カ
ウンタCFもNtモジユロである。カウンタCFは線11で送ら
れるフレーム・パルスを計数し、得られた計数値を接続
線12に送出した後、リセツトされる。この接続線12は接
続線14とともに論理回路LCに接続されている。接続線14
の上にはカウンタCEの計数値がある。線13には同じカウ
ンタCEの計数結果の符号ビツトが送出されている。Ntフ
レーム毎に、時間軸上で一様な間隔を置いた、都合のよ
い数の補正パルスが線８のLC出力に得られる。上記パル
スによりカウンタCBは減少または増加するので、線16の
出力信号の周波数補正が行なわれる。発振器相互の間に
高周波ドリフトが生じた場合、フレーム毎に線８に補正
パルスが現れる。
カウンタCDの計数モジユロはカウンタCGの制御のもとに
変えられる。カウンタCGは線10のカウンタCFの２番目の
オーバーフローで線15に進行を送出する。実際には、活
性化フエーズと記憶フエーズがそれぞれ第１および第２
のオーバーフローで終つた後、正常動作フエーズが開始
する。
カウンタCBが値N/2に達したとき、受信シンボルを復号
化するのに役立つビツト同期信号がカウンタCBから抽出
され、線16に送出される（接続線５上に存在する計数値
のビツトの一つ）。
カウンタCBの動作について他のカウンタとの関連下に詳
細に説明する。カウンタＣは線４上のパルスの数を計測
し、計数結果を線５上の出力部に送出する。上記のカウ
ンタCBによるパルス計数測は、入力信号の立下りの遷移
を知らせる信号がブロックCPから線３上に送られたとき
に行われる。線４に存在する信号はクロック信号であっ
て、その周波数は、線４上の入力信号の周波数のＮ倍で
ある。ここにＮは、カウンタCCから供給されるカウント
数に類似のカウント数を得るためにカウンタCBが計測す
べきパルスの数である。したがってＮはカウンタCBのモ
ジュラス（すなわちモジュロ）である。
Ｎの値は次のごとく選択される。すなわち、位相誤差を
評価するのに必要な程度の正確性を保つことを基本条件
として選択される。Ｎの値が極端に大きい場合には、PL
Lのロッキングタイム（locking time）が長くなるの
で、この点もまた考慮に入れてＮの値を適切に選択す
る。
信号errは、局部クロックと入力信号のタイミングとの
間の位相誤差を示す信号である。信号errは、既述の立
下り遷移が起るまでカウンタCBで計測されたパルス数Ｂ
と、或一定の時間内に含まれ得るパルス数（すなわちN/
2＋C/2）との差として得られる信号である。前記の位相
誤差が大である場合には、既述の立下りの遷移のときま
でにCBカウンタで計測された値Ｂが高くなり、信号err
の値も高くなる。一方、前記の位相誤差が小である場合
には、値ＢはN/2＋C/2の値にほとんど等しくなり、すな
わち、Ｎの値にほとんど等しくなり、信号errの値が低
くなる。
線８上の前記信号がカウンタCBを制御し、すなわち、カ
ウンタCBの値を１ユニット（モジュロＮ）だけ増加また
は減少させることによって、換言すれば、その値を“Ｎ
＋1"または“Ｎ−1"の値に変えることによってカウンタ
CBを制御する。
カウンタCDはループフィルタである。したがってカウン
タCDは、同種の符号（すなわち＋符号または−符号）を
有する信号errの数がそのモジュロ値に達した後におい
てのみ、カウンタCDはカウンタCBへの信号を線８上に発
信する。該モジュロは２つの値を有する。その１つは、
活性化フェーズおよび記憶フェーズのときの比較的低い
値である。この段階では、ロッキング速度の上昇のため
に濾波操作を比較的弱く行うことが必要である。もう１
つの値は一層高い値であって、しかしてこれは正規動作
フェーズのときの値であり、これによってノイズが減少
できる。第２フェーズ（すなわち記憶フェーズ）の末期
に、カウンタCGが、カウンタCDのモジュロを変える信号
を線15上に送出する。カウンタCGは単に、或１つの伝送
路を２つに分けるデバイダとして動作するものである。
カウンタCEは、Ntフレームの期間中に、線８上に出され
た正または負の補正数を計数する。上記の方法によっ
て、其後の期間において正規動作フェーズのときに入力
信号が存在しない場合でさえ、同数の補正がカウンタCB
によって実施できる。数Ntは、補正数および位相誤差の
符号が検知される期間におけるフレームの数である。こ
の値は、位相のノイズをフィルタで除去できるような充
分に高い値であるべきである。
入力信号が存在する場合には、カウンタCBは次のごとく
制御され、すなわち、そのモジュロが、カウンタCDから
線８上に送出された信号によって或単位（unit）だけ増
大または減少せしめられるように制御される。入力信号
が存在しない場合には、カウンタCBのモジュロを増大ま
たは減少させるときの数を示す信号が、論理回路LCから
線８上に送出される。該信号は、カウンタCE中に含まれ
る情報に基いて論理回路LCから送出される信号である。
論理回路LCの詳細が第２図に示されている。論理回路LC
はプログラマブル・カウンタCH、log2Ntセルで構成され
た２個のレジスタRAおよびRB、レジスタ・セルと同数の
ANDゲートA1,A2,…An,レジスタ・セルと同数の微分器
D1,D2,…Dn,入力がANDゲート出力に接続されたORゲート
POで構成されている。
カウンタCEはカウンタCDにより放出されるオーバーフロ
ー信号の数を計数し、測ちカウンタCBのディビジョンモ
ジュラスＮの補正数を計数しそしてその計数値を、フレ
ームカウンタCFによりイネーブルされたときに（各Ntフ
レームの一フレームにより）論理回路LCに伝達する。
CE,LC,CF及びCGから構成される回路部分は、該回路がロ
ッキング状態に達した時に、該回路の開始フェーズを早
めそして該回路に入力１において基準信号をミスした場
合にもその出力16における正確な周波数を供給させるよ
うにする。線13,14上にCEにより供給された計数はLCに
より使用されて正確なパルスを適当数発生し、これらパ
ルスは総べてのフレーム中に規則的間隔でカウンタCBに
送られる。CP,CC,CB,OM及びCDから構成される回路はデ
ジタルPLLとして作動する。
プログラム可能カウンタのビット位置は反転されるよう
になっており、それはCFにより計算されたフレームナン
バーの最大有効ビットがANDに,CEにより計算された補正
ナンバーの最小有効ビットと共に入力されるからであ
る。
事実、Nt周期（CF出力における最大有効ビット）が長け
れば長い程そしてカウンタCB（CE出力における最小有効
ビット）に送られるべき補正パルスの数は大きくなる。
記憶フエーズの終りに、カウンタCE（第１図）の内容が
接続線14を介してカウンタCHの中に記憶される。反対
に、正常動作フエーズの間、CF（第１図）がNtフレーム
を計数する毎に、カウンタCE（第１図）が線13に送出す
る計数結果の符号が調べられ、これを使つてCHの内容が
増加または減少させられる。CHの内容はレジスタRAのロ
ードに使用されるが、最上位ビツトを最下位ビツトと交
換するように反転される。
レジスタRBには通常、接続線12に存在するCFの内容（第
１図）がロードされる。
２つのレジスタの対応するセルのビツトが同数のANDゲ
ートA1,A2,…Anに送出され、すべてのANDゲート出力は
通常の微分器D1,D2,…Dnに送出される。これにより、論
理レベルの遷移に対応したパルス信号が送出される。す
べての微分器出力はORゲートPOに送出される。ORゲート
POの出力には一様の間隔を置いて配置された一連のパル
スが得られる。このパルスの数はNtフレームの中で行な
う補正に等しい。
LC制御されたカウンタの増加または減少をきめるパルス
の論理レベルはCHの中に入つている数の符号によつて定
められる。
それから同期信号を抽出すべき信号がそれ自身のフレー
ムを持つていないとき、したがつて線11でCF入力（第１
図）に送出すべき対応する信号が得られないときは、シ
ンボル周波数に対して適当な周波数の信号を供給し得る
適当な発生器を付加しなけれならない。
なお、本発明のフエーズロツクループ回路は、下記の補
足的説明によつて一層よく理解されるであろう。
（ａ）Ntフレーム中になされる補正の数、すなわち、カ
ウンタCEで計数される補正の数は、カウンタCDのオーバ
ーフローの回数であつて、これは正または負の数であ
る。このオーバーフローは、線８上に出されるパルス信
号に対応する。また、いかなるときでも、カウンタCDで
計数されるクロツク信号の数はその計数モジユラス（co
unting modulus）に等しい。Ntフレームの期間にカウン
タCEによつて供給される補正の数の物理的意味について
述べれば、これは、局部クロツクと遠隔クロツクとの位
相の差に関連する値である。すなわち、補正の数が多い
ことは前記の位相の差が大であることを意味し、補正の
数が少ないことは該位相の差が小であることを意味す
る。
（ｂ）位相差に関する情報はカウンタCDによつて供給さ
れるのではなく、該情報は既述のごとくカウンタCEによ
つて得られ、そして該情報は回路LCにおいて利用され
る。
（ｃ）入力信号が存在しない場合にはカウンタCDは働か
ず、したがつてこれはカウンタCBを制御しない。カウン
タCBは、最後の位相差情報を利用する回路LCによつて、
線８を介して制御される。
（ｄ）カウンタCEの計数値は、入力信号がなくなると変
化しなくなる。
（ｅ）線13上に出される信号は、接続部14上に出された
値の代数符号（algebraic sign）である。Ntフレームの
後に、カウンタCEで計数された正のオーバーフローの数
が負のオーバーフローの数よりも大である場合には、線
13上に出される信号の符号は正になり、その反対の場合
には該符号は負になる。これは、局部クロツクと遠隔ク
ロツクとの位相差の符号に対応する。
（ｆ）論理回路LCは、位相差が、「入力信号が無くなる
直前の位相差として」単純にカウンタCBを制御する。
（ｇ）遷移検出器CPはその入力部１においてアナログ信
号を受信し、そして該信号が正または負のしきい値を超
えたものであるときに、それに対応するパルス信号を線
２および３上に送出する。これらのパルス信号は、カウ
ンタCCの始動用パルス信号および停止用パルス信号とし
て使用され、さらにまた、カウンタCBの読出し用パルス
信号として使用される。しかしてカウンタCBは、そこで
受信し計数した値を、そこに停止させることなくその時
点においてその出力部から送出する。
カウンタCCおよびカウンタCBの両者は、局所発振器から
送出され線４上に存在するクロツク信号を計数する。
（ｈ）回路OMの出力は、デイジタルフイルタCDの入力に
対応する。
（ｉ）第二カウンタCBは、局部クロツクの期間内の入力
パルスの前縁の位置を同定する数Ｂを送出する。数Ｂ
は、加算器である回路OMで使用される。すなわち回路OM
は数Ｂおよび数Ｃ（カウンタCCから送られる数）を使用
して演算を行い、誤差信号を発生する。該誤差信号は、
カウンタCDすなわちデイジタルフイルタCDに送られる。
既述のごとく、これらの誤差パルス信号によつてカウン
タCDにおいて正または負のオーバーフローが生じ、その
数はカウンタCEで計数され、そして回路LCに伝送され
る。増減操作は、局部クロツクと遠隔クロツクとの位相
差の符号に依存して行われる。
（ｊ）適当なフレーム数Ntの中に（すなわち個数Ntのフ
レーム全体にわたつて）一様に分布した補正の数および
型について具体的に述べると、たとえば、フレームカウ
ンタCFによつて計数されそして回路LC内に記憶された51
2フレームの期間内に、カウンタCEが８つの正の補正を
計数した場合には、回路LCはカウンタCBを次のごとく制
御し、すなわち、これがその出力部を512フレームの期
間中に８回調整するように制御する（換言すれば、64フ
レームの期間内に１回調整するように制御する）。
以上説明したことは非限定的な例を示したに過ぎない。
本発明の範囲を逸脱することなく変更や変形を行なうこ
とができる。
【図面の簡単な説明】
第１図は本発明の提供する回路のブロツク図である。第
２図は第１図の中の回路LCのブロツク図である。第３図
は本発明の入力信号、フレーム同期信号、第１カウンタ
のカウント動作、第２カウンタのカウント動作、等のタ
イミングを示すタイムチヤートである。 符号の説明 CP……しきい値比較器、CB〜CG……カウンタ、OM……位
相差符号関連信号出力回路、LC……論理回路。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】遠隔クロツク信号を抽出できるような入力
    信号（１）が存在しない場合においても局部クロツクを
    補正し得るように構成されたデイジタル・フエーズロツ
    クループ回路において、 （イ）遠隔クロツクによつて制御されそして遠隔クロツ
    ク信号の抽出が可能な入力信号（１）を受信する入力部
    を有し、互いに逆の２つの型の遷移が検出されたときに
    出力する遷移検出器（CP）を備え、 （ロ）局部クロツクを発信する局部発振器に接続された
    出力部を有するカウンタ手段を有し、該カウンタ手段は
    下記の第１カウンタ（CC）と、第２カウンタ（CB）と、
    局部クロツク伝送手段とを備え、 （ｉ）前記の第１カウンタ（CC）は前記の遷移検出器
    （CP）の出力部のうちの少なくとも１つに接続され、そ
    して前記の互いに逆の２つの型の遷移の一つにより上記
    局部クロック信号の計数ヘイネーブルされ、もう一方の
    型の遷移により抑制され、 （ii）前記の第２カウンタ（CB）は前記の遷移検出器
    （CP）の出力部のうちの１つに接続され、前記の複数の
    遷移の型のうちのいずれか１つの型の遷移によつてイネ
    ーブルされて、計数値を該第２カウンタの出力部から送
    出し、 （iii）前記の局部クロツク伝送手段は、前記の局部ク
    ロツクを前記の第１カウンタ（CC）および第２カウンタ
    （CB）に伝送する手段であり、 （ハ）前記の第１カウンタ（CC）および第２カウンタ
    （CB）の出力部に接続され、前記の第１カウンタ（CC）
    および第２カウンタ（CB）の各々の累算計数値に基づい
    て、前記入力信号（１）と前記局部クロツクとの位相差
    の符号に対応する位相差符号検出回路出力信号を出力部
    から発信する位相差符号検出回路（OM）を有し、 （ニ）前記の位相差符号検出回路（OM）の出力部に接続
    されたデイジタルフイルタ（CD）を有し、デイジタルフ
    イルタで濾波された信号がその出力部から発信され、該
    出力部は前記の第２カウンタ（CB）に接続され、該フイ
    ルタ（CD）の出力によつて前記の第２カウンタ（CB）の
    計数値の増減すなわち補正が行われ、これによつて得ら
    れた再生クロツク信号は前記カウンタ手段の出力部（1
    6）から送出され、該再生クロツク信号は前記の局部発
    振器の制御のために役立つものであり、 （ホ）前記のデイジタルフイルタ（CD）の出力部に補正
    信号カウンタ（CE）の入力部が接続されており、該補正
    信号カウンタ（CE）は、前記デイジタルフイルタ（CD）
    から発信された信号によつて増減される補正信号のカウ
    ンタであり、 （ヘ）フレーム同期信号を受信するフレーム信号カウン
    タ（CF）を有し、該フレーム信号カウンタ（CF）は前記
    の補正信号カウンタ（CE）に接続され、該フレーム信号
    カウンタ（CF）のオーバーフロー信号に応答して前記補
    正信号カウンタ（CE）がイネーブルされて、その出力部
    から累算計数値を送出し、 （ト）前記の補正信号カウンタ（CE）の出力部および前
    記のフレーム信号カウンタ（CF）の出力部に接続された
    論理回路（LC）を有し、前記の補正信号カウンタ（CE）
    およびフレーム信号カウンタ（CF）の累算計数値によつ
    て決定される個数（Nt）のフレーム全体にわたつて一様
    に分布した補正の数および型を表わす信号が前記論理回
    路（LC）の出力部から送出され、該論理回路（LC）の出
    力部は前記の第２カウンタ（CB）に接続され、これによ
    つて前記第２カウンタ（CB）の計数値の増減すなわち補
    正が行われ、さらにまた前記の論理回路（LC）は、前記
    入力信号（１）の存在しない場合でさえ前記局部発振器
    を抑制するための、前記の局部クロツクと前記の遠隔ク
    ロツクとの差を示す信号を記憶しているものであること
    を特徴とするデイジタル・フエーズロツクループ回路。
  2. 【請求項２】前記の論理回路（LC）が下記の機器を有
    し、すなわち、 （イ）前記の補正信号カウンタ（CE）に接続されたプロ
    グラマブル・カウンタ（CH）を有し、該プログラマブル
    ・カウンタ（CH）に前記の補正信号カウンタ（CE）の計
    数値がロードされ、そして、該補正信号カウンタ（CE）
    の計数値の符号を表わす信号の論理レベルに依存して、
    前記補正信号カウンタ（CE）の計数値の増減が行われ、 （ロ）前記のプログラマブル・カウンタ（CH）に接続さ
    れた第１レジスタ（RA）を有し、前記のプログラマブル
    ・カウンタ（CH）中に存在する数のビツト位置を反転す
    ることによつて得られる２進数が前記の第１レジスタ
    （RA）にロードされ、 （ハ）前記のフレーム信号カウンタ（CF）に接続された
    第２レジスタ（RB）を有し、前記のフレーム信号カウン
    タ（CF）の出力部から送出された計数値が前記の第２レ
    ジスタ（RB）にロードされ、 （ニ）複数のANDゲート（A1,A2,…An）を有し、これら
    のANDゲートの入力部の１つはそれに対応する前記の第
    １レジスタ（RA）のセルの出力部に接続され、前記AND
    ゲートの別の入力部はそれに対応する前記の第２レジス
    タ（RB）のセルの出力部に接続されており、 （ホ）複数の微分器（D1,D2,…Dn）を有し、これらの微
    分器の各々の入力部は、それに対応する前記ANDゲート
    （A1,A2,…An）の１つの出力部に接続されており、 （ヘ）前記のすべての微分器の出力を受信する入力部を
    備えたORゲート（PO）を有し、しかして該ORゲートは、
    前記論理回路（LC）の出力を送出するための出力部を有
    するものである特許請求の範囲第１項記載のデイジタル
    ・フエーズロツクループ回路。
  3. 【請求項３】前記のフレーム同期信号が局部発生される
    特許請求の範囲第１項記載のデイジタル・フエーズロツ
    クループ回路。
  4. 【請求項４】前記のフレーム同期信号が前記入力信号
    （１）から抽出される特許請求の範囲第１項記載のデイ
    ジタル・フエーズロツクループ回路。
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