JPH0744527B2 - ビツト同期回路 - Google Patents
ビツト同期回路Info
- Publication number
- JPH0744527B2 JPH0744527B2 JP61017937A JP1793786A JPH0744527B2 JP H0744527 B2 JPH0744527 B2 JP H0744527B2 JP 61017937 A JP61017937 A JP 61017937A JP 1793786 A JP1793786 A JP 1793786A JP H0744527 B2 JPH0744527 B2 JP H0744527B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- clock
- counter
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
- G01R31/318527—Test of counters
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はビツト同期回路、すなわち同期式デイジタル通
信システムにおいて、位相ジツタをもつ信号を正しく受
信するビツト同期回路の故障の診断容易にする回路に関
する。
信システムにおいて、位相ジツタをもつ信号を正しく受
信するビツト同期回路の故障の診断容易にする回路に関
する。
ビツト同期回路は、同一周波数で送受信が行われる交換
網、計算機間通信において伝送路の電気的特性の変動
（温度、電源、雑音など）による遅延時間のばらつきに
よるジツタを吸収し、受信波形を正しく取込むことを制
御している。このような回路は特願昭57-173219号に記
載されているように受信側に多相のクロツクを用意し、
入力データの変化点との上記クロツクの位相との相関を
検出し、変化点より一番位相の離れているクロツクを入
力データのラツチクロツクとするようクロツク選択を制
御することで、ジツタを吸収するようにしている。
網、計算機間通信において伝送路の電気的特性の変動
（温度、電源、雑音など）による遅延時間のばらつきに
よるジツタを吸収し、受信波形を正しく取込むことを制
御している。このような回路は特願昭57-173219号に記
載されているように受信側に多相のクロツクを用意し、
入力データの変化点との上記クロツクの位相との相関を
検出し、変化点より一番位相の離れているクロツクを入
力データのラツチクロツクとするようクロツク選択を制
御することで、ジツタを吸収するようにしている。
しかし通信用の回路が大規模集積化されてくるにつれ
て、このように自動的にクロツクが選択されるような回
路は、集積回路内で実現されると、製造時の故障検査の
ため、あるいは通常の動作時に発生し得るノイズ等に起
因する誤動作を防ぐために外部から直接アクセスできる
ようにしておかないと、運用時通信動作不良を発生した
り、検査に多大なテストパターンや、これを作成するた
めの工数がかかる欠点がある。
て、このように自動的にクロツクが選択されるような回
路は、集積回路内で実現されると、製造時の故障検査の
ため、あるいは通常の動作時に発生し得るノイズ等に起
因する誤動作を防ぐために外部から直接アクセスできる
ようにしておかないと、運用時通信動作不良を発生した
り、検査に多大なテストパターンや、これを作成するた
めの工数がかかる欠点がある。
本発明の目的は、ノイズ等に起因したクロック選択回路
の誤動作による同期外れを防止できるビット同期回路を
提供することにある。
の誤動作による同期外れを防止できるビット同期回路を
提供することにある。
本発明の他の目的は、外部装置からの制御信号によって
テスト動作あるいは状態のモニタを可能にしたビット同
期回路を提供することにある。
テスト動作あるいは状態のモニタを可能にしたビット同
期回路を提供することにある。
上記目的を達成するために、本発明では、一定周波数の
入力ディジタル信号と入力ラッチ信号との位相を比較
し、同期が外れたことを示す検知信号を出力するための
手段と、上記検知信号をカウント動作するためのカウン
タ手段と、上記カウンタ手段のカウント値に応じて、複
数の多相クロックのうちの１つを選択し、上記入力ラッ
チ信号として出力するための選択手段とからなるビット
同期回路において、プロセッサ等の外部装置からの制御
信号に応じて、上記カウンタ手段のカウント動作を禁止
するための手段を設けたことを特徴とする。
入力ディジタル信号と入力ラッチ信号との位相を比較
し、同期が外れたことを示す検知信号を出力するための
手段と、上記検知信号をカウント動作するためのカウン
タ手段と、上記カウンタ手段のカウント値に応じて、複
数の多相クロックのうちの１つを選択し、上記入力ラッ
チ信号として出力するための選択手段とからなるビット
同期回路において、プロセッサ等の外部装置からの制御
信号に応じて、上記カウンタ手段のカウント動作を禁止
するための手段を設けたことを特徴とする。
また、本発明のビット同期回路の他の特徴は、外部装置
からの制御信号に応じて、上記検知信号およびカウンタ
手段のカウント値を外部装置に読み出すための手段、あ
るいは上記カウンタ手段を外部装置からの制御信号に応
じてテスト動作させるための手段を備えたことを特徴と
する。
からの制御信号に応じて、上記検知信号およびカウンタ
手段のカウント値を外部装置に読み出すための手段、あ
るいは上記カウンタ手段を外部装置からの制御信号に応
じてテスト動作させるための手段を備えたことを特徴と
する。
以下、本発明の実施例を詳細に説明する。
第１図は本発明によるビツト同期回路の一実施例の構成
を示す。同図における301,302は入力信号の波形整形用
のインバータ、303はエツジトリガータイプのフリツプ
プロツプ、304、305は入力波形のエツジ検出用の遅延素
子と排他（イクスクルシブ）NOR,306,311はNOR,307,309
はインバータ,308はSRフリツププロツプ,310,314は４入
力のマルチプレクサ、320はデコーダ、313,315,317,32
2,327,328,330,333はNAND、316,321,325,335はAND,318,
326,329,334はインバータ,312はスルーラツチ,319,324,
332はカウンタを構成するエツジトリガータイプのフリ
ツプフロツプ、336〜340は制御信号が０でハイインピー
ダンスとなるトライステートゲート、データバスDBは外
部プロセツサーと接続される双方向バス、SELは外部よ
りこのビツト同期回路を選択する制御信号、R/Wはレジ
スタへの書込み／読出しを指定する信号、TESTは外部か
ら検査用に直接選択される信号である。
を示す。同図における301,302は入力信号の波形整形用
のインバータ、303はエツジトリガータイプのフリツプ
プロツプ、304、305は入力波形のエツジ検出用の遅延素
子と排他（イクスクルシブ）NOR,306,311はNOR,307,309
はインバータ,308はSRフリツププロツプ,310,314は４入
力のマルチプレクサ、320はデコーダ、313,315,317,32
2,327,328,330,333はNAND、316,321,325,335はAND,318,
326,329,334はインバータ,312はスルーラツチ,319,324,
332はカウンタを構成するエツジトリガータイプのフリ
ツプフロツプ、336〜340は制御信号が０でハイインピー
ダンスとなるトライステートゲート、データバスDBは外
部プロセツサーと接続される双方向バス、SELは外部よ
りこのビツト同期回路を選択する制御信号、R/Wはレジ
スタへの書込み／読出しを指定する信号、TESTは外部か
ら検査用に直接選択される信号である。
第２図は第１図の320のデコード回路の状態と、このと
きマルチプレクサ310,314で選択されるクロツクの関係
を示している。
きマルチプレクサ310,314で選択されるクロツクの関係
を示している。
第３図は第１図のデータバイアスDBの各ビツトの書込み
／読出し時のビツトの意味付けを示している。
／読出し時のビツトの意味付けを示している。
第４図は第１図におけるφ0〜φ3の各クロツクの位相関
係を示している。
係を示している。
以下前述の図を用いて実施例を説明する。まず通常状態
での動作を説明するため以下の条件を設定する。入力デ
ータのラツチクロツクがφ0が選択され正常に動作して
いる状態では、319,324,332のＱ出力はすべて０であ
り、デコーダ320はU0が‘1'で他は“0"である。このと
き310はφ0信号を314はφ2信号が出力される。
での動作を説明するため以下の条件を設定する。入力デ
ータのラツチクロツクがφ0が選択され正常に動作して
いる状態では、319,324,332のＱ出力はすべて０であ
り、デコーダ320はU0が‘1'で他は“0"である。このと
き310はφ0信号を314はφ2信号が出力される。
さらに、同期外れのときクロツクが自動選択されるよう
312のＱ出力“1"とする。
312のＱ出力“1"とする。
301への入力信号の変化点がφ0以外のタイミングのとき
は309の出力が“1"となり305より変化時点に対するパル
スが出力されても306はマスクされその出力は“0"のま
までSRフリツプフロツプは変化しない。したがつて313
の出力も変化しないので、319も元の状態を保持する。
このような状態で動作しているときに302の入力の変化
点がφ0クロツクの“1"の間に入つた場合、303はφ0の
立下りでラツチするので位相マージンが少なくなる。よ
つてこのような場合他のクロツクが選択される必要があ
る。上記のような場合305にパルスが出力されるときは
φ0が“1"であるので309の出力が“0"となり305の変化
は307に伝えられる。この変化の結果308はセツトされ、
これにより313は"0"から"1"へと変化する。（ただしこ
のときTESTは常に“1"としておく。）313の出力は319の
クロツク端子に入力されており、Ｄ端子は312のＱが
“1"のとき319のＱ出力の逆極性が入力されているので
クロツクの立上がりに応じて反転する。308は次の変化
に対処するために選択クロツクの２つ先のクロツク（こ
こではφ2）によつてリセツトされる。本回路では雑音
等による瞬間的なデータの乱れにより直ちに同期外れを
起さないように319を用いて１回の外れを除去してい
る。
は309の出力が“1"となり305より変化時点に対するパル
スが出力されても306はマスクされその出力は“0"のま
までSRフリツプフロツプは変化しない。したがつて313
の出力も変化しないので、319も元の状態を保持する。
このような状態で動作しているときに302の入力の変化
点がφ0クロツクの“1"の間に入つた場合、303はφ0の
立下りでラツチするので位相マージンが少なくなる。よ
つてこのような場合他のクロツクが選択される必要があ
る。上記のような場合305にパルスが出力されるときは
φ0が“1"であるので309の出力が“0"となり305の変化
は307に伝えられる。この変化の結果308はセツトされ、
これにより313は"0"から"1"へと変化する。（ただしこ
のときTESTは常に“1"としておく。）313の出力は319の
クロツク端子に入力されており、Ｄ端子は312のＱが
“1"のとき319のＱ出力の逆極性が入力されているので
クロツクの立上がりに応じて反転する。308は次の変化
に対処するために選択クロツクの２つ先のクロツク（こ
こではφ2）によつてリセツトされる。本回路では雑音
等による瞬間的なデータの乱れにより直ちに同期外れを
起さないように319を用いて１回の外れを除去してい
る。
319が変化した後、さらにφ0が‘1'のときにデータの変
化がある場合、308が再度セツトされ、これによりカウ
ンタのクロツクが再度立上がり、この結果324のＱ出力
が“1"に変化し、デコーダ320の出力U1が“1"となり、3
10の出力はφ0からφ1へ、314の出力はφ2からφ4へと
変化する。
化がある場合、308が再度セツトされ、これによりカウ
ンタのクロツクが再度立上がり、この結果324のＱ出力
が“1"に変化し、デコーダ320の出力U1が“1"となり、3
10の出力はφ0からφ1へ、314の出力はφ2からφ4へと
変化する。
このように選択クロツクとデータの変化点の位相が近接
してきた場合には上記のように位相マージンのとれる方
向へ選択クロツクを切替える。
してきた場合には上記のように位相マージンのとれる方
向へ選択クロツクを切替える。
以上がビツト同期回路の動作であり、基本的にはこれだ
けの回路があれば機能は実現できる。しかしながら本回
路を集積回路に内蔵した場合、この基本機能のみでは、
初期設定時の内部状態の確認、また任意の状態への設定
ができないために、外部よりこの回路の不良状態を観測
するのが困難なため、検査コストが大きくなり内蔵の意
味あいが薄れる。このため第１図に示すようにこの基本
回路の回りに外部よりアクセス可能となる機能を付加し
ている。以下この機能について説明する。
けの回路があれば機能は実現できる。しかしながら本回
路を集積回路に内蔵した場合、この基本機能のみでは、
初期設定時の内部状態の確認、また任意の状態への設定
ができないために、外部よりこの回路の不良状態を観測
するのが困難なため、検査コストが大きくなり内蔵の意
味あいが薄れる。このため第１図に示すようにこの基本
回路の回りに外部よりアクセス可能となる機能を付加し
ている。以下この機能について説明する。
SELが“1"R/Wが“0"のとき316が“1"となりこのとき外
部よりの書込みが行われる。316が“1"により308はリセ
ットされる。つぎに各ビツトの機能を示す。b0が“1"の
とき319はリセツトされる。“0"のときは無変化であ
る。b1,b2は各々324,332への設情報であり、b4が‘1'の
とき、324,332への設情報であり、b4が‘1'のとき、32
4,323へ書込まれる。またb4が“0"のときは324,332は元
の状態が保たれる。この書込みは321が１となり、322,3
27,328,333の各NANDを介して端子が“0"のときＱは
“1"に、端子が“0"のときＱは“0"にすることで行わ
れる。b3はカウンタのカウント禁止を制御するもので31
2のＱが“1"にセツトされたときカウンタはフリーラン
に“0"のときは319の変化が317,318,323を介して324に
伝わるのを325の入力を“0"とすることでクロツクの変
化を止めて、324の反転を禁止している。これらは第３
図に示している。
部よりの書込みが行われる。316が“1"により308はリセ
ットされる。つぎに各ビツトの機能を示す。b0が“1"の
とき319はリセツトされる。“0"のときは無変化であ
る。b1,b2は各々324,332への設情報であり、b4が‘1'の
とき、324,332への設情報であり、b4が‘1'のとき、32
4,323へ書込まれる。またb4が“0"のときは324,332は元
の状態が保たれる。この書込みは321が１となり、322,3
27,328,333の各NANDを介して端子が“0"のときＱは
“1"に、端子が“0"のときＱは“0"にすることで行わ
れる。b3はカウンタのカウント禁止を制御するもので31
2のＱが“1"にセツトされたときカウンタはフリーラン
に“0"のときは319の変化が317,318,323を介して324に
伝わるのを325の入力を“0"とすることでクロツクの変
化を止めて、324の反転を禁止している。これらは第３
図に示している。
内部状態の読出しは、SELは“1"、R/Wが“1"のとき335
が“1"となることで336〜340のトライステートゲートが
出力状態になることで、319,324,332,312の各フリツプ
フロツプの出力、カウンタのクロツク信号である325が
出力がDataBusに出力される。
が“1"となることで336〜340のトライステートゲートが
出力状態になることで、319,324,332,312の各フリツプ
フロツプの出力、カウンタのクロツク信号である325が
出力がDataBusに出力される。
カウンタの機能検査としては入力データの変化点に関係
なく機能確認できるようTest信号を用いてこの信号をカ
ウンタのクロツク端子（313の出力）に直接印加し、こ
の信号の変化により、プロセツサの読出しモードにおい
て、カウンタのカウントアツプの状態をDataBusに出力
することで外部より直接観測可能としている。
なく機能確認できるようTest信号を用いてこの信号をカ
ウンタのクロツク端子（313の出力）に直接印加し、こ
の信号の変化により、プロセツサの読出しモードにおい
て、カウンタのカウントアツプの状態をDataBusに出力
することで外部より直接観測可能としている。
本発明によれば、ビツト同期回路にカウンタ動作の禁止
手段を設けてあるため、例えば、最適クロックが選択さ
れた状態となった時点で外部からの制御でクロックの自
動選択を禁止しておくことによって、ノイズ等に起因す
る誤った入力ラッチクロックの切り替えを防止し、受信
回路の正常動作を保ことが可能となる。また、外部制御
によるテスト動作機能、あるいはモニタ機能を設けた場
合、入力波形の変化点の位相を変化させることなく、直
接外部より制御することで任意の状態を設定し、またそ
の内部状態を直接読出すことで、製造時の検査のテスト
パターンの低減、通常動作時のオンラインモニタが可能
となり回路の信頼性を上げることができる。
手段を設けてあるため、例えば、最適クロックが選択さ
れた状態となった時点で外部からの制御でクロックの自
動選択を禁止しておくことによって、ノイズ等に起因す
る誤った入力ラッチクロックの切り替えを防止し、受信
回路の正常動作を保ことが可能となる。また、外部制御
によるテスト動作機能、あるいはモニタ機能を設けた場
合、入力波形の変化点の位相を変化させることなく、直
接外部より制御することで任意の状態を設定し、またそ
の内部状態を直接読出すことで、製造時の検査のテスト
パターンの低減、通常動作時のオンラインモニタが可能
となり回路の信頼性を上げることができる。
第１図は本発明によるビツト同期回路の一実施例の回路
図、第２図は第１図中のデコーダとマルチプレクサ出力
の論理図、第３図は第１図のプロセツサインタフエース
のビツトを示す図、第４図は第１図で使用する４相クロ
ツクのタイミング図である。 301,302,307,309,318,326,329,334……インバータ、30
6,311……NORゲート、313,315,317,322,327,328,330,33
3……NANDゲート、316,321,325,335……ANDゲート、30
3,319,324,332……エツジトリガーフリツプフロツプ回
路、308……SRフリツプフロツプ回路、312……スルーラ
ツチ回路、320……デコーダ回路、310,314……マルチプ
レクサ回路、323……エクスクリユーシブORゲート、30
5,331……エクスクリユーシブNORゲート、304……遅延
回路、336,337,338,339,340……トライステートゲー
ト。
図、第２図は第１図中のデコーダとマルチプレクサ出力
の論理図、第３図は第１図のプロセツサインタフエース
のビツトを示す図、第４図は第１図で使用する４相クロ
ツクのタイミング図である。 301,302,307,309,318,326,329,334……インバータ、30
6,311……NORゲート、313,315,317,322,327,328,330,33
3……NANDゲート、316,321,325,335……ANDゲート、30
3,319,324,332……エツジトリガーフリツプフロツプ回
路、308……SRフリツプフロツプ回路、312……スルーラ
ツチ回路、320……デコーダ回路、310,314……マルチプ
レクサ回路、323……エクスクリユーシブORゲート、30
5,331……エクスクリユーシブNORゲート、304……遅延
回路、336,337,338,339,340……トライステートゲー
ト。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅野 賢一 東京都小平市上水本町1448番地 日立超エ ル・エス・アイ・エンジニアリング株式会 社内 (56)参考文献 特開 昭59−63835（ＪＰ，Ａ) 特開 昭54−124915（ＪＰ，Ａ) 特開 昭59−215148（ＪＰ，Ａ) 特開 昭56−42825（ＪＰ，Ａ) 特開 昭51−71766（ＪＰ，Ａ)
Claims (2)
- 【請求項１】一定周波数の入力ディジタル信号（HWIN）
と同一の周波数を有する多相クロック（φ0〜φ3）のな
かから、上記ディジタル信号に同期した位相をもつクロ
ックを自動的に選択して入力ラッチクロックとして出力
するビット周期回路において、 上記入力ラッチ信号と上記入力ディジタル信号との位相
を比較し、同期が外れたことを示す検知信号を出力する
ための手段（306〜308、313）と、 上記検知信号をカウント動作するためのカウンタ手段
（319、324、332）と、 上記カウンタ手段のカウント値に応じて、複数の多相ク
ロック（φ0〜φ3）のうちの１つを選択し、上記入力ラ
ッチ信号として出力するための選択手段（320、310）
と、 外部装置からの制御信号（b3）に応じて、上記カウンタ
手段のカウント動作を任意の期間禁止するための手段
（312）と、 外部装置からの制御信号（b0、b1、b2、b4）に応じて、
上記カウント手段のカウント値を所望の値に変更するた
めの手段（315、316、321、322、326〜329、333） を備えたことを特徴とするビット同期回路。 - 【請求項２】第１項に記載のビット同期回路において、
更に、前記検知信号および前記カウンタ手段のカウント
値を外部装置に読み出すための手段（DB、R/W、335〜34
0）を備えたことを特徴とするビット同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017937A JPH0744527B2 (ja) | 1986-01-31 | 1986-01-31 | ビツト同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017937A JPH0744527B2 (ja) | 1986-01-31 | 1986-01-31 | ビツト同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62178035A JPS62178035A (ja) | 1987-08-05 |
| JPH0744527B2 true JPH0744527B2 (ja) | 1995-05-15 |
Family
ID=11957689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61017937A Expired - Lifetime JPH0744527B2 (ja) | 1986-01-31 | 1986-01-31 | ビツト同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744527B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5614018B2 (ja) * | 1974-12-19 | 1981-04-01 | ||
| JPS54124915A (en) * | 1978-03-22 | 1979-09-28 | Mitsubishi Electric Corp | Phase controller |
| JPS5642825A (en) * | 1979-09-14 | 1981-04-21 | Clarion Co Ltd | Compensating circuit for data reading clock |
| JPS5963835A (ja) * | 1982-10-04 | 1984-04-11 | Hitachi Ltd | ビツト同期回路 |
| JPH0693673B2 (ja) * | 1983-05-23 | 1994-11-16 | 日本電気株式会社 | 回線誤り率検出装置 |
-
1986
- 1986-01-31 JP JP61017937A patent/JPH0744527B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62178035A (ja) | 1987-08-05 |
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