JPH0744531A - 演算装置 - Google Patents
演算装置Info
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- JPH0744531A JPH0744531A JP5191094A JP19109493A JPH0744531A JP H0744531 A JPH0744531 A JP H0744531A JP 5191094 A JP5191094 A JP 5191094A JP 19109493 A JP19109493 A JP 19109493A JP H0744531 A JPH0744531 A JP H0744531A
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Abstract
(57)【要約】
【目的】 演算処理を施した配列データに対してその自
己相関関数を求める処理を、少ないステップ数で高速に
実行する。 【構成】 メモリ１に格納された配列データを読みだし
て、バレルシフタ７で左シフトし、レジスタ９・バス３
を介してラッチ１０に一時記憶する。書き込み制御部１
１が、メモリ１と２の両方に書き込みを指示することに
より、シフト処理後の配列データをメモリ１と２の両方
に同時に格納する。次に上記配列データをメモリ１と２
から同時に読みだして、乗算器５・ＡＬＵ８・レジスタ
９を用いて積和演算を行う。
己相関関数を求める処理を、少ないステップ数で高速に
実行する。 【構成】 メモリ１に格納された配列データを読みだし
て、バレルシフタ７で左シフトし、レジスタ９・バス３
を介してラッチ１０に一時記憶する。書き込み制御部１
１が、メモリ１と２の両方に書き込みを指示することに
より、シフト処理後の配列データをメモリ１と２の両方
に同時に格納する。次に上記配列データをメモリ１と２
から同時に読みだして、乗算器５・ＡＬＵ８・レジスタ
９を用いて積和演算を行う。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ディジタル信号処理プ
ロセッサ内部で配列データの自己相関関数を計算する演
算装置に関する。
ロセッサ内部で配列データの自己相関関数を計算する演
算装置に関する。
【０００２】
【従来の技術】近年、ディジタル信号処理プロセッサ
（ＤＳＰ）は、ディジタル移動体通信装置、例えば、携
帯電話機に多用されている。このようなＤＳＰでは音声
の符号化処理等を行う場合、次式（数１）示す配列デー
タの自己相関関数を得る計算を行うことが多い。
（ＤＳＰ）は、ディジタル移動体通信装置、例えば、携
帯電話機に多用されている。このようなＤＳＰでは音声
の符号化処理等を行う場合、次式（数１）示す配列デー
タの自己相関関数を得る計算を行うことが多い。
【０００３】
【数１】
【０００４】この場合、携帯電話機などに用いるＤＳＰ
では、コストを抑えるため、固定小数点演算を行ってい
る。その場合、（数１）の積和演算の実行前に、乗算時
の桁落ちを防ぐため、全てｘ［ｎ］に対して同一のシフ
ト数で左シフトしてスケーリングを施し、改めてｘ
［ｎ］として計算することがある。
では、コストを抑えるため、固定小数点演算を行ってい
る。その場合、（数１）の積和演算の実行前に、乗算時
の桁落ちを防ぐため、全てｘ［ｎ］に対して同一のシフ
ト数で左シフトしてスケーリングを施し、改めてｘ
［ｎ］として計算することがある。
【０００５】次に、このような従来の演算装置を説明す
る。図３は従来の演算装置の構成を示すブロック図であ
る。図３において、この演算装置は、データｘ［ｎ］を
記憶するメモリ１，２と、メモリ１に接続され、データ
の供給や演算結果の格納等を行うバスライン３と、メモ
リ２に接続されてデータ供給を行うバスライン４と、バ
スライン３，４のデータに対して乗算を行う乗算器５
と、バスライン３の値又は乗算器５の出力のいずれかを
選択して出力するマルチプレクサ６とを有している。さ
らに、この演算装置は、マルチプレクサ６の出力をシフ
トし、又はそのまま出力するバレルシフタ７と、このバ
レルシフタ７の出力をそのまま通過（スルー）又はレジ
スタ９の出力と算術論理演算して出力するＡＬＵ(Arith
metic and logic Unit) ８と、このＡＬＵ８の出力を保
持し、ＡＬＵ８の左側入力又はバスライン３に出力する
レジスタ９と、バスライン３の値を保持してメモリ１，
２に出力するラッチ回路１０とを有している。
る。図３は従来の演算装置の構成を示すブロック図であ
る。図３において、この演算装置は、データｘ［ｎ］を
記憶するメモリ１，２と、メモリ１に接続され、データ
の供給や演算結果の格納等を行うバスライン３と、メモ
リ２に接続されてデータ供給を行うバスライン４と、バ
スライン３，４のデータに対して乗算を行う乗算器５
と、バスライン３の値又は乗算器５の出力のいずれかを
選択して出力するマルチプレクサ６とを有している。さ
らに、この演算装置は、マルチプレクサ６の出力をシフ
トし、又はそのまま出力するバレルシフタ７と、このバ
レルシフタ７の出力をそのまま通過（スルー）又はレジ
スタ９の出力と算術論理演算して出力するＡＬＵ(Arith
metic and logic Unit) ８と、このＡＬＵ８の出力を保
持し、ＡＬＵ８の左側入力又はバスライン３に出力する
レジスタ９と、バスライン３の値を保持してメモリ１，
２に出力するラッチ回路１０とを有している。
【０００６】次に、この従来例の構成における自己相関
関数計算の動作について説明する。ここでｘ［ｎ］は、
メモリ１に格納されているものとし、次の処理を行う。 （１）ｘ［ｎ］のスケーリング処理 乗算時の桁落ちを防ぐため、ｘ［ｎ］を左シフトする。
まず、ｘ［ｎ］のデータをメモリ１から読み出し、バス
ライン３とマルチプレクサ６を通じてバレルシフタ７で
予め定めたビット数だけ左シフトする。ＡＬＵ８はバレ
ルシフタ７の出力をそのままで通過させ、レジスタ９に
格納する。次にレジスタ９の出力をバスライン３を通じ
てラッチ回路１０に一時的に記憶し、改めてｘ［ｎ］の
データとしてメモリ１に格納する。 （２）ｘ［ｎ］の転送処理 （数１）の積和演算の高速処理を行うには、ｘ［ｎ］と
ｘ［ｎ＋ｍ］のデータをメモリ１，２から同時に読み出
せることが望ましい。そのためには、（１）ｘ［ｎ］の
スケーリング処理で、メモリ１に格納した同一のｘ
［ｎ］の配列データがメモリ２にも存在する必要があ
る。そこで、メモリ１からｘ［ｎ］のデータを順に読み
出し、バスライン３とラッチ回路１０を通じてメモリ２
に書き込む。 （３）レジスタ９のクリア レジスタ９の出力をＡＬＵ８の左側に入力すると同時に
バスライン３とマルチプレクサ６とバレルシフタ７を通
じてＡＬＵの右側にも入力する。ＡＬＵ８では減算を行
い、値０を出力してレジスタ９に格納する。 （４）積和演算処理 メモリ１からｘ［ｎ］の値を読み出し、バスライン３を
通じて乗算器５の右側に入力する。同時にメモリ２から
ｘ［ｎ＋ｍ］の値を読み出し、バスライン４を通じて乗
算器５の左側に入力する。乗算器５では乗算を行い、結
果をマルチプレクサ６とバレルシフタ７を通じてＡＬＵ
８の右側に入力する。ＡＬＵ８はバレルシフタ７の出力
とレジスタ９の出力の加算を行い、レジスタ９に格納す
る。このような処理をＬ回繰り返すことにより、（数
１）で表される自己相関関数Ｒを得ることが出来る。
関数計算の動作について説明する。ここでｘ［ｎ］は、
メモリ１に格納されているものとし、次の処理を行う。 （１）ｘ［ｎ］のスケーリング処理 乗算時の桁落ちを防ぐため、ｘ［ｎ］を左シフトする。
まず、ｘ［ｎ］のデータをメモリ１から読み出し、バス
ライン３とマルチプレクサ６を通じてバレルシフタ７で
予め定めたビット数だけ左シフトする。ＡＬＵ８はバレ
ルシフタ７の出力をそのままで通過させ、レジスタ９に
格納する。次にレジスタ９の出力をバスライン３を通じ
てラッチ回路１０に一時的に記憶し、改めてｘ［ｎ］の
データとしてメモリ１に格納する。 （２）ｘ［ｎ］の転送処理 （数１）の積和演算の高速処理を行うには、ｘ［ｎ］と
ｘ［ｎ＋ｍ］のデータをメモリ１，２から同時に読み出
せることが望ましい。そのためには、（１）ｘ［ｎ］の
スケーリング処理で、メモリ１に格納した同一のｘ
［ｎ］の配列データがメモリ２にも存在する必要があ
る。そこで、メモリ１からｘ［ｎ］のデータを順に読み
出し、バスライン３とラッチ回路１０を通じてメモリ２
に書き込む。 （３）レジスタ９のクリア レジスタ９の出力をＡＬＵ８の左側に入力すると同時に
バスライン３とマルチプレクサ６とバレルシフタ７を通
じてＡＬＵの右側にも入力する。ＡＬＵ８では減算を行
い、値０を出力してレジスタ９に格納する。 （４）積和演算処理 メモリ１からｘ［ｎ］の値を読み出し、バスライン３を
通じて乗算器５の右側に入力する。同時にメモリ２から
ｘ［ｎ＋ｍ］の値を読み出し、バスライン４を通じて乗
算器５の左側に入力する。乗算器５では乗算を行い、結
果をマルチプレクサ６とバレルシフタ７を通じてＡＬＵ
８の右側に入力する。ＡＬＵ８はバレルシフタ７の出力
とレジスタ９の出力の加算を行い、レジスタ９に格納す
る。このような処理をＬ回繰り返すことにより、（数
１）で表される自己相関関数Ｒを得ることが出来る。
【０００７】
【発明が解決しようとする課題】しかしながら上記の従
来の演算装置では、スケーリング処理を施した配列デー
タをメモリ１からメモリ２に転送する処理が必要であ
る。したがって、自己相関関数の計算を高速処理できな
い欠点がある。
来の演算装置では、スケーリング処理を施した配列デー
タをメモリ１からメモリ２に転送する処理が必要であ
る。したがって、自己相関関数の計算を高速処理できな
い欠点がある。
【０００８】本発明は、このような従来の問題を解決す
るものであり、少ないステップ数で自己相関関数計算の
処理を高速実行できる優れた演算装置の提供を目的とす
る。
るものであり、少ないステップ数で自己相関関数計算の
処理を高速実行できる優れた演算装置の提供を目的とす
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の演算装置は、データを記憶する第１及び第
２の記憶手段と、この第１及び第２の記憶手段に記憶さ
れたデータに対して少なくとも積和演算を行う演算手段
と、この演算手段からの出力を前記第１及び第２の記憶
手段に同時に書き込むための書き込み手段とを備える構
成としている。
に、本発明の演算装置は、データを記憶する第１及び第
２の記憶手段と、この第１及び第２の記憶手段に記憶さ
れたデータに対して少なくとも積和演算を行う演算手段
と、この演算手段からの出力を前記第１及び第２の記憶
手段に同時に書き込むための書き込み手段とを備える構
成としている。
【００１０】また、データを記憶する第１及び第２の記
憶手段と、この第１及び第２の記憶手段に記憶されたデ
ータに対して少なくとも積和演算を行う演算手段と、外
部からデータを入力する入力手段と、この入力手段から
入力されたデータを第１及び第２の記憶手段に同時に書
き込む書き込み手段とを備える構成としている。
憶手段と、この第１及び第２の記憶手段に記憶されたデ
ータに対して少なくとも積和演算を行う演算手段と、外
部からデータを入力する入力手段と、この入力手段から
入力されたデータを第１及び第２の記憶手段に同時に書
き込む書き込み手段とを備える構成としている。
【００１１】
【作用】このような構成により、請求項１記載の発明の
演算装置では、演算処理を施した配列データを書き込み
手段が第１及び第２の記憶手段に同時に書き込み、第１
及び第２の記憶手段に配列データを転送する処理を不要
にしている。したがって、演算処理を施した配列データ
に対して、自己相関関数を得る処理が少ないステップ数
で高速実行される。
演算装置では、演算処理を施した配列データを書き込み
手段が第１及び第２の記憶手段に同時に書き込み、第１
及び第２の記憶手段に配列データを転送する処理を不要
にしている。したがって、演算処理を施した配列データ
に対して、自己相関関数を得る処理が少ないステップ数
で高速実行される。
【００１２】また、請求項２の発明の演算装置では、入
出力装置が入力したデータを、書き込み手段が第１及び
第２の記憶手段に同時に書き込んでいる。したがって、
外部から入力した配列データに対して、その自己相関関
数を得る処理が少ないステップ数で高速実行される。
出力装置が入力したデータを、書き込み手段が第１及び
第２の記憶手段に同時に書き込んでいる。したがって、
外部から入力した配列データに対して、その自己相関関
数を得る処理が少ないステップ数で高速実行される。
【００１３】
【実施例】以下、本発明の演算装置の実施例を図面を参
照して詳細に説明する。
照して詳細に説明する。
【００１４】図１は本発明の演算装置の第１の実施例に
おける構成を示すブロック図である。なお、以下の文中
及び図中にあって、従前の図３おける同一の構成要素に
は同一の符号を付した。図１において、この演算装置
は、データｘ［ｎ］を記憶するメモリ１，２と、メモリ
１に接続され、データの供給や演算結果の格納等を行う
バスライン３と メモリ２に接続され、データ供給を行
うバスライン４と、バスライン３，４のデータに対して
乗算を行う乗算器５とを有している。さらに、この演算
装置は、バスライン３の値又は乗算器５の出力のいずれ
かを選択して出力するマルチプレクサ６と、マルチプレ
クサ６の出力をシフトし、又は、そのまま出力するバレ
ルシフタ７と、バレルシフタ７の出力をそのままで通過
させ、又はレジスタ９の出力と算術論理演算して出力す
るＡＬＵ８を有している。さらに、この演算装置は、Ａ
ＬＵ８の出力を保持し、ＡＬＵ８の左側入力又はバスラ
イン３に出力するレジスタ９と、バスライン３の値を保
持してメモリ１とメモリ２に出力するラッチ回路１０
と、メモリ１とメモリ２に対してそれぞれメモリ１の書
き込み信号Ｓ１２とメモリ２の書き込み信号Ｓ１３を出
力する書き込み制御部１１とを有している。
おける構成を示すブロック図である。なお、以下の文中
及び図中にあって、従前の図３おける同一の構成要素に
は同一の符号を付した。図１において、この演算装置
は、データｘ［ｎ］を記憶するメモリ１，２と、メモリ
１に接続され、データの供給や演算結果の格納等を行う
バスライン３と メモリ２に接続され、データ供給を行
うバスライン４と、バスライン３，４のデータに対して
乗算を行う乗算器５とを有している。さらに、この演算
装置は、バスライン３の値又は乗算器５の出力のいずれ
かを選択して出力するマルチプレクサ６と、マルチプレ
クサ６の出力をシフトし、又は、そのまま出力するバレ
ルシフタ７と、バレルシフタ７の出力をそのままで通過
させ、又はレジスタ９の出力と算術論理演算して出力す
るＡＬＵ８を有している。さらに、この演算装置は、Ａ
ＬＵ８の出力を保持し、ＡＬＵ８の左側入力又はバスラ
イン３に出力するレジスタ９と、バスライン３の値を保
持してメモリ１とメモリ２に出力するラッチ回路１０
と、メモリ１とメモリ２に対してそれぞれメモリ１の書
き込み信号Ｓ１２とメモリ２の書き込み信号Ｓ１３を出
力する書き込み制御部１１とを有している。
【００１５】次に、この第１の実施例の構成における自
己相関関数計算の動作について説明する。
己相関関数計算の動作について説明する。
【００１６】ここでの自己相関関数計算の式は従前の
（数１）と同一である。そしてｘ［ｎ］は、メモリ１に
格納されているものとし、次の処理を行う。 （１）ｘ［ｎ］のスケーリング処理 まず、乗算時の桁落ちを防ぐため、ｘ［ｎ］を左シフト
する。そして、ｘ［ｎ］のデータをメモリ１から読み出
し、バスライン３とマルチプレクサ６を通じてバレルシ
フタ７で、予め定めたビット数だけ左シフトする。ＡＬ
Ｕ８はバレルシフタ７の出力をそのままで通過させ、レ
ジスタ９に格納する。次にレジスタ９の出力をバスライ
ン３を通じてラッチ回路１０に一時的に記憶する。書き
込み制御部１１は、メモリ１の書き込み信号Ｓ１２とメ
モリ２の書き込み信号Ｓ１３とを出力し、かつ、メモリ
１とメモリ２に対してラッチ回路１０の出力の書き込み
を指示することにより、スケーリング処理後のｘ［ｎ］
のデータをメモリ１とメモリ２の両方に格納する。 （２）レジスタ９のクリア処理 レジスタ９の出力を、ＡＬＵ８の左側に入力すると同時
にバスライン３とマルチプレクサ６とバレルシフタ７を
通じてＡＬＵ８の右側にも入力する。ＡＬＵ８は減算を
行い、値０を出力してレジスタ９に格納する。 （３）積和演算処理 メモリ１からｘ［ｎ］の値を読み出し、バスライン３を
通じて乗算器５の右側に入力する。同時にメモリ２から
ｘ［ｎ＋ｍ］の値を読み出し、バスライン４を通じて乗
算器５の左側に入力する。乗算器５では乗算を行い、結
果をマルチプレクサ６とバレルシフタ７を通じてＡＬＵ
８の右側に入力する。ＡＬＵ８はバレルシフタ７の出力
とレジスタ９の出力の加算を行い、レジスタ９に格納す
る。このような処理をＬ回繰り返すことにより、（数
１）で表される自己相関関数Ｒを得ることが出来る。
（数１）と同一である。そしてｘ［ｎ］は、メモリ１に
格納されているものとし、次の処理を行う。 （１）ｘ［ｎ］のスケーリング処理 まず、乗算時の桁落ちを防ぐため、ｘ［ｎ］を左シフト
する。そして、ｘ［ｎ］のデータをメモリ１から読み出
し、バスライン３とマルチプレクサ６を通じてバレルシ
フタ７で、予め定めたビット数だけ左シフトする。ＡＬ
Ｕ８はバレルシフタ７の出力をそのままで通過させ、レ
ジスタ９に格納する。次にレジスタ９の出力をバスライ
ン３を通じてラッチ回路１０に一時的に記憶する。書き
込み制御部１１は、メモリ１の書き込み信号Ｓ１２とメ
モリ２の書き込み信号Ｓ１３とを出力し、かつ、メモリ
１とメモリ２に対してラッチ回路１０の出力の書き込み
を指示することにより、スケーリング処理後のｘ［ｎ］
のデータをメモリ１とメモリ２の両方に格納する。 （２）レジスタ９のクリア処理 レジスタ９の出力を、ＡＬＵ８の左側に入力すると同時
にバスライン３とマルチプレクサ６とバレルシフタ７を
通じてＡＬＵ８の右側にも入力する。ＡＬＵ８は減算を
行い、値０を出力してレジスタ９に格納する。 （３）積和演算処理 メモリ１からｘ［ｎ］の値を読み出し、バスライン３を
通じて乗算器５の右側に入力する。同時にメモリ２から
ｘ［ｎ＋ｍ］の値を読み出し、バスライン４を通じて乗
算器５の左側に入力する。乗算器５では乗算を行い、結
果をマルチプレクサ６とバレルシフタ７を通じてＡＬＵ
８の右側に入力する。ＡＬＵ８はバレルシフタ７の出力
とレジスタ９の出力の加算を行い、レジスタ９に格納す
る。このような処理をＬ回繰り返すことにより、（数
１）で表される自己相関関数Ｒを得ることが出来る。
【００１７】以上のように本実施例によれば、（１）の
ｘ［ｎ］のスケーリング処理の最後で、書き込み制御部
１１が、メモリ１の書き込み信号Ｓ１２とメモリ２の書
き込み信号Ｓ１３を出力し、メモリ１とメモリ２に対し
てラッチ回路１０の出力の書き込みを指示している。し
たがって、スケーリング処理後のｘ［ｎ］のデータをメ
モリ１とメモリ２の両方に格納することができ、スケー
リング処理を施したあとのｘ［ｎ］の配列データをメモ
リ１からメモリ２に転送する処理が不要となる。すなわ
ち、従前の（数１）に示す自己相関関数を得る処理を、
少ないステップ数、かつ、高速実行が出来る。
ｘ［ｎ］のスケーリング処理の最後で、書き込み制御部
１１が、メモリ１の書き込み信号Ｓ１２とメモリ２の書
き込み信号Ｓ１３を出力し、メモリ１とメモリ２に対し
てラッチ回路１０の出力の書き込みを指示している。し
たがって、スケーリング処理後のｘ［ｎ］のデータをメ
モリ１とメモリ２の両方に格納することができ、スケー
リング処理を施したあとのｘ［ｎ］の配列データをメモ
リ１からメモリ２に転送する処理が不要となる。すなわ
ち、従前の（数１）に示す自己相関関数を得る処理を、
少ないステップ数、かつ、高速実行が出来る。
【００１８】次に、第２の実施例を説明する。図２は第
２の実施例における構成を示す概略ブロック図である。
図２において、この演算装置は、図１に示した第１の実
施例における構成に対して、外部から入力したデータを
バスライン３に出力する入出力部１４を有しており、外
部から入力した配列データを、バスライン３及びラッチ
回路１０を通じてメモリ１とメモリ２に同時に書き込め
るようにしている。
２の実施例における構成を示す概略ブロック図である。
図２において、この演算装置は、図１に示した第１の実
施例における構成に対して、外部から入力したデータを
バスライン３に出力する入出力部１４を有しており、外
部から入力した配列データを、バスライン３及びラッチ
回路１０を通じてメモリ１とメモリ２に同時に書き込め
るようにしている。
【００１９】次に、この第２の実施例の構成における動
作を説明する。 （１）ｘ［ｎ］の入力処理 まず、入出力部１４は、ｘ［ｎ］のデータを外部から１
ワードずつ取り込み、バスライン３に出力する。ラッチ
回路１０はこの値を一時的に記憶しメモリ１とメモリ２
に出力する。書き込み制御部１１は、メモリ１の書き込
み信号Ｓ１２とメモリ２の書き込み信号Ｓ１３を出力
し、メモリ１とメモリ２に対してラッチ回路１０の出力
の書き込みを指示する。そして、外部から入力したｘ
［ｎ］のデータをメモリ１とメモリ２の両方に格納す
る。このような処理をデータ数Ｌだけ繰り返すことによ
り、Ｌ個のｘ［ｎ］の配列データをメモリ１とメモリ２
の両方に格納する。 （２）レジスタ９のエリア処理 レジスタ９の出力を、ＡＬＵ８の左側に入力すると同時
にバスライン３とマルチプレクサ６とバレルシフタ７を
通じてＡＬＵ８の右側にも入力する。ＡＬＵ８は減算を
行い、値０を出力してレジスタ９に格納する。 （３）積和演算処理 メモリ１からｘ［ｎ］の値を読み出し、バスライン３を
通じて乗算器５の右側に入力する。同時にメモリ２から
ｘ［ｎ＋ｍ］の値を読み出し、バスライン４を通じて乗
算器５の左側に入力する。乗算器５は乗算を行い、結果
をマルチプレクサ６とバレルシフタ７を通じてＡＬＵ８
の右側に入力する。ＡＬＵ８はバレルシフタ７の出力と
レジスタ９の出力の加算を行ってレジスタ９に格納す
る。
作を説明する。 （１）ｘ［ｎ］の入力処理 まず、入出力部１４は、ｘ［ｎ］のデータを外部から１
ワードずつ取り込み、バスライン３に出力する。ラッチ
回路１０はこの値を一時的に記憶しメモリ１とメモリ２
に出力する。書き込み制御部１１は、メモリ１の書き込
み信号Ｓ１２とメモリ２の書き込み信号Ｓ１３を出力
し、メモリ１とメモリ２に対してラッチ回路１０の出力
の書き込みを指示する。そして、外部から入力したｘ
［ｎ］のデータをメモリ１とメモリ２の両方に格納す
る。このような処理をデータ数Ｌだけ繰り返すことによ
り、Ｌ個のｘ［ｎ］の配列データをメモリ１とメモリ２
の両方に格納する。 （２）レジスタ９のエリア処理 レジスタ９の出力を、ＡＬＵ８の左側に入力すると同時
にバスライン３とマルチプレクサ６とバレルシフタ７を
通じてＡＬＵ８の右側にも入力する。ＡＬＵ８は減算を
行い、値０を出力してレジスタ９に格納する。 （３）積和演算処理 メモリ１からｘ［ｎ］の値を読み出し、バスライン３を
通じて乗算器５の右側に入力する。同時にメモリ２から
ｘ［ｎ＋ｍ］の値を読み出し、バスライン４を通じて乗
算器５の左側に入力する。乗算器５は乗算を行い、結果
をマルチプレクサ６とバレルシフタ７を通じてＡＬＵ８
の右側に入力する。ＡＬＵ８はバレルシフタ７の出力と
レジスタ９の出力の加算を行ってレジスタ９に格納す
る。
【００２０】このような処理をＬ回繰り返すことによ
り、（数１）で表される自己相関関数Ｒを得ることが出
来る。
り、（数１）で表される自己相関関数Ｒを得ることが出
来る。
【００２１】
【発明の効果】以上の説明から明らかなように、請求項
１記載の発明の演算装置では、演算処理を施した配列デ
ータを書き込み手段が第１及び第２の記憶手段に同時に
書き込み、第１及び第２の記憶手段に配列データを転送
する処理を不要にしているため、演算処理を施した配列
データに対して、自己相関関数を得る処理を少ないステ
ップ数で高速実行できるという効果を有する。
１記載の発明の演算装置では、演算処理を施した配列デ
ータを書き込み手段が第１及び第２の記憶手段に同時に
書き込み、第１及び第２の記憶手段に配列データを転送
する処理を不要にしているため、演算処理を施した配列
データに対して、自己相関関数を得る処理を少ないステ
ップ数で高速実行できるという効果を有する。
【００２２】また、請求項２の発明の演算装置では、入
出力装置が入力したデータを、書き込み手段が第１及び
第２の記憶手段に同時に書き込んでいるため、外部から
入力した配列データに対して、その自己相関関数を得る
処理を少ないステップ数で高速実行できるという効果を
有する。
出力装置が入力したデータを、書き込み手段が第１及び
第２の記憶手段に同時に書き込んでいるため、外部から
入力した配列データに対して、その自己相関関数を得る
処理を少ないステップ数で高速実行できるという効果を
有する。
【図１】本発明の演算装置の第１の実施例における構成
を示すブロック図
を示すブロック図
【図２】第２の実施例における構成を示す概略ブロック
図
図
【図３】従来の演算装置の構成を示すブロック図
１，２ メモリ ３，４ バスライン ５ 乗算器 ６ マルチプレクサ ７ バレルシフタ ９ レジスタ ８ ＡＬＵ １０ ラッチ回路 １１ 書き込み制御部 １４ 入出力部
Claims (2)
- 【請求項１】 データを記憶する第１及び第２の記憶手
段と、この第１及び第２の記憶手段に記憶されたデータ
に対して少なくとも積和演算を行う演算手段と、この演
算手段からの出力を上記第１及び第２の記憶手段に同時
に書き込むための書き込み手段とを備える演算装置。 - 【請求項２】 データを記憶する第１及び第２の記憶手
段と、この第１及び第２の記憶手段に記憶されたデータ
に対して少なくとも積和演算を行う演算手段と、外部か
らデータを入力する入力手段と、この入力手段から入力
されたデータを上記第１及び第２の記憶手段に同時に書
き込む書き込み手段とを備える演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191094A JPH0744531A (ja) | 1993-08-02 | 1993-08-02 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191094A JPH0744531A (ja) | 1993-08-02 | 1993-08-02 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0744531A true JPH0744531A (ja) | 1995-02-14 |
Family
ID=16268759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5191094A Pending JPH0744531A (ja) | 1993-08-02 | 1993-08-02 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744531A (ja) |
-
1993
- 1993-08-02 JP JP5191094A patent/JPH0744531A/ja active Pending
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