JPH0745078A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPH0745078A JPH0745078A JP5209039A JP20903993A JPH0745078A JP H0745078 A JPH0745078 A JP H0745078A JP 5209039 A JP5209039 A JP 5209039A JP 20903993 A JP20903993 A JP 20903993A JP H0745078 A JPH0745078 A JP H0745078A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- register
- cell
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 セルを構成するトランジスタの閾値電圧Ｖth
を下げることなく、セルの安定動作が可能な低電圧かつ
極低消費電流のメモリ回路を提供する。 【構成】 あるメモリセル１にデータを書き込むとき、
それと同時に同じデータをデータレジスタ７に、またそ
のアドレスをアドレスレジスタ１１にそれぞれ格納し、
次のサイクルでアドレスが入力されたら、この新たな指
定アドレスとアドレスレジスタの格納アドレスとをアド
レス比較器１０で比較し、両アドレスが完全に一致する
ときは、書込み・読出し制御回路１３によってデータレ
ジスタ７を駆動制御することにより、当該レジスタ７の
格納データをデータ出力として導出し、また両アドレス
で表されるセルが同一のワード線を共有するときは、第
２の書込み回路４1 〜４n によってデータレジスタ７の
格納データを前回指定のセルに書き込む。
を下げることなく、セルの安定動作が可能な低電圧かつ
極低消費電流のメモリ回路を提供する。 【構成】 あるメモリセル１にデータを書き込むとき、
それと同時に同じデータをデータレジスタ７に、またそ
のアドレスをアドレスレジスタ１１にそれぞれ格納し、
次のサイクルでアドレスが入力されたら、この新たな指
定アドレスとアドレスレジスタの格納アドレスとをアド
レス比較器１０で比較し、両アドレスが完全に一致する
ときは、書込み・読出し制御回路１３によってデータレ
ジスタ７を駆動制御することにより、当該レジスタ７の
格納データをデータ出力として導出し、また両アドレス
で表されるセルが同一のワード線を共有するときは、第
２の書込み回路４1 〜４n によってデータレジスタ７の
格納データを前回指定のセルに書き込む。
Description
【０００１】
【産業上の利用分野】本発明はメモリ回路に関し、特に
高抵抗またはＴＦＴ(Thin Film Transistor:薄膜トラン
ジスタ）負荷型メモリセルを用いた低電圧にて動作可能
なスタティックＲＡＭ（ＳＲＡＭ）に関する。
高抵抗またはＴＦＴ(Thin Film Transistor:薄膜トラン
ジスタ）負荷型メモリセルを用いた低電圧にて動作可能
なスタティックＲＡＭ（ＳＲＡＭ）に関する。
【０００２】
【従来の技術】図３および図４に、高抵抗およびＴＦＴ
負荷型メモリセルの回路例を示す。先ず、図３に示すメ
モリセルにおいては、ドライバトランジスタＱ１，Ｑ２
の負荷として高抵抗Ｒ１，Ｒ２が用いられ、この高抵抗
Ｒ１，Ｒ２とドライバトランジスタＱ１，Ｑ２とが電源
Ｖccと接地との間に直列に接続されている。そして、ド
ライバトランジスタＱ１のゲートが記憶ノード（ドライ
バトランジスタＱ２のドレイン）Ｎ２に、ドライバトラ
ンジスタＱ２のゲートが記憶ノード（ドライバトランジ
スタＱ１のドレイン）Ｎ１にそれぞれ接続されている。
負荷型メモリセルの回路例を示す。先ず、図３に示すメ
モリセルにおいては、ドライバトランジスタＱ１，Ｑ２
の負荷として高抵抗Ｒ１，Ｒ２が用いられ、この高抵抗
Ｒ１，Ｒ２とドライバトランジスタＱ１，Ｑ２とが電源
Ｖccと接地との間に直列に接続されている。そして、ド
ライバトランジスタＱ１のゲートが記憶ノード（ドライ
バトランジスタＱ２のドレイン）Ｎ２に、ドライバトラ
ンジスタＱ２のゲートが記憶ノード（ドライバトランジ
スタＱ１のドレイン）Ｎ１にそれぞれ接続されている。
【０００３】また、ビット線対ＢＬ，ＢＬN （添字N は
反転極性を表すものとし、以下、同様とする）と記憶ノ
ードＮ１，Ｎ２との間には、ワードトランジスタＱ３，
Ｑ４が接続されている。ワードトランジスタＱ３，Ｑ４
の各ゲートは、ワード線ＷＬに接続されている。一方、
図４に示すメモリセルにおいては、負荷としてＰＭＯＳ
のＴＦＴＱ５，Ｑ６が用いられ、ＴＦＴＱ５のゲートが
ドライバトランジスタＱ１のゲートと共に記憶ノードＮ
２に、ＴＦＴＱ６のゲートがドライバトランジスタＱ２
のゲートと共に記憶ノードＮ１にそれぞれ接続されてい
る。
反転極性を表すものとし、以下、同様とする）と記憶ノ
ードＮ１，Ｎ２との間には、ワードトランジスタＱ３，
Ｑ４が接続されている。ワードトランジスタＱ３，Ｑ４
の各ゲートは、ワード線ＷＬに接続されている。一方、
図４に示すメモリセルにおいては、負荷としてＰＭＯＳ
のＴＦＴＱ５，Ｑ６が用いられ、ＴＦＴＱ５のゲートが
ドライバトランジスタＱ１のゲートと共に記憶ノードＮ
２に、ＴＦＴＱ６のゲートがドライバトランジスタＱ２
のゲートと共に記憶ノードＮ１にそれぞれ接続されてい
る。
【０００４】この高抵抗またはＴＦＴ負荷型メモリセル
を用いたスタティックＲＡＭでは、チップの最低動作電
圧はセル内のドライバトランジスタＱ１，Ｑ２とワード
トランジスタＱ３，Ｑ４とで構成されたラッチの入出力
特性で決まり、高抵抗Ｒ１，Ｒ２やＴＦＴＱ５，Ｑ６の
各負荷には依存しない。これは、高抵抗Ｒ１，Ｒ２やＴ
ＦＴＱ５，Ｑ６の負荷の電流駆動能力が低いために、セ
ルにとって最も厳しい条件となる書込み直後に同じセル
のデータを読み出したり、同じワード線を共有する別の
セルにアクセスする動作時には、セルの安定性に高抵抗
Ｒ１，Ｒ２やＴＦＴＱ５，Ｑ６が殆ど寄与しないからで
ある。
を用いたスタティックＲＡＭでは、チップの最低動作電
圧はセル内のドライバトランジスタＱ１，Ｑ２とワード
トランジスタＱ３，Ｑ４とで構成されたラッチの入出力
特性で決まり、高抵抗Ｒ１，Ｒ２やＴＦＴＱ５，Ｑ６の
各負荷には依存しない。これは、高抵抗Ｒ１，Ｒ２やＴ
ＦＴＱ５，Ｑ６の負荷の電流駆動能力が低いために、セ
ルにとって最も厳しい条件となる書込み直後に同じセル
のデータを読み出したり、同じワード線を共有する別の
セルにアクセスする動作時には、セルの安定性に高抵抗
Ｒ１，Ｒ２やＴＦＴＱ５，Ｑ６が殆ど寄与しないからで
ある。
【０００５】図５は、短い書込み期間の直後に、同じセ
ルのデータを読み出す動作をした場合におけるデータ保
持特性を表わすワードトランジスタとドライバトランジ
スタとのラッチのトランスファカーブである。ここに挙
げた例では、Ｖdd＝３．３ＶのときノイズマージンＮＭ
Ｖがあるものの、Ｖdd＝１．５ＶではＮＭＶ＝０Ｖとな
り、この場合にはデータ保持が不可能となる。これに対
し、書込み時間が十分に長いか、もしくは書込み後十分
長いスタンバイ状態を経たのち読出し動作を行った場合
には、そのデータ保持特性を表わすトランスファカーブ
は図６に示すようになり、Ｖdd＝０．８Ｖでもノイズマ
ージンＮＭＶがあり、データ保持が可能となる。
ルのデータを読み出す動作をした場合におけるデータ保
持特性を表わすワードトランジスタとドライバトランジ
スタとのラッチのトランスファカーブである。ここに挙
げた例では、Ｖdd＝３．３ＶのときノイズマージンＮＭ
Ｖがあるものの、Ｖdd＝１．５ＶではＮＭＶ＝０Ｖとな
り、この場合にはデータ保持が不可能となる。これに対
し、書込み時間が十分に長いか、もしくは書込み後十分
長いスタンバイ状態を経たのち読出し動作を行った場合
には、そのデータ保持特性を表わすトランスファカーブ
は図６に示すようになり、Ｖdd＝０．８Ｖでもノイズマ
ージンＮＭＶがあり、データ保持が可能となる。
【０００６】
【発明が解決しようとする課題】すなわち、短い書込み
直後に、読出し動作等のワードトランジスタＱ３，Ｑ４
がオンする動作をさせなければ、データ保持特性は高抵
抗Ｒ１，Ｒ２やＴＦＴＱ５，Ｑ６の負荷に依存するよう
にできる。しかしながら、従来のスタティックＲＡＭで
は、書込み直後に読出しを行うという最悪のパターンを
想定して設計しなければならず、セルの最低動作電圧は
ドライバトランジスタＱ１，Ｑ２とワードトランジスタ
Ｑ３，Ｑ４の閾値電圧Ｖthに律速されるので、セルの安
定性を保つためには低電源電圧化にしたがってドライバ
トランジスタＱ１，Ｑ２やワードトランジスタＱ３，Ｑ
４の閾値電圧Ｖthも下げる必要がある。
直後に、読出し動作等のワードトランジスタＱ３，Ｑ４
がオンする動作をさせなければ、データ保持特性は高抵
抗Ｒ１，Ｒ２やＴＦＴＱ５，Ｑ６の負荷に依存するよう
にできる。しかしながら、従来のスタティックＲＡＭで
は、書込み直後に読出しを行うという最悪のパターンを
想定して設計しなければならず、セルの最低動作電圧は
ドライバトランジスタＱ１，Ｑ２とワードトランジスタ
Ｑ３，Ｑ４の閾値電圧Ｖthに律速されるので、セルの安
定性を保つためには低電源電圧化にしたがってドライバ
トランジスタＱ１，Ｑ２やワードトランジスタＱ３，Ｑ
４の閾値電圧Ｖthも下げる必要がある。
【０００７】ところが、ドライバトランジスタＱ１，Ｑ
２やワードトランジスタＱ３，Ｑ４の閾値電圧Ｖthが下
がると、これらのトランジスタのサブスレッショルドリ
ーク電流が増え、スタンバイ時における消費電流が上昇
するため、単純にドライバトランジスタＱ１，Ｑ２やワ
ードトランジスタＱ３，Ｑ４の閾値電圧Ｖthを下げたの
では低電圧化するメリットがなくなってしまう。本発明
は、上記課題に鑑みてなされたものであり、その目的と
するところは、メモリセルを構成するトランジスタの閾
値電圧Ｖthを下げることなく、セルの安定動作が可能な
低電圧かつ極低消費電流のメモリ回路を提供することに
ある。
２やワードトランジスタＱ３，Ｑ４の閾値電圧Ｖthが下
がると、これらのトランジスタのサブスレッショルドリ
ーク電流が増え、スタンバイ時における消費電流が上昇
するため、単純にドライバトランジスタＱ１，Ｑ２やワ
ードトランジスタＱ３，Ｑ４の閾値電圧Ｖthを下げたの
では低電圧化するメリットがなくなってしまう。本発明
は、上記課題に鑑みてなされたものであり、その目的と
するところは、メモリセルを構成するトランジスタの閾
値電圧Ｖthを下げることなく、セルの安定動作が可能な
低電圧かつ極低消費電流のメモリ回路を提供することに
ある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるメモリ回路は、入力データをメモリセ
ルに書き込む第１の書込み回路と、この第１の書込み回
路によってメモリセルに書き込まれた少なくとも過去一
回分のデータを格納するデータレジスタと、このデータ
レジスタに格納されたデータのアドレスの履歴を格納す
るアドレスレジスタと、新たな指定アドレスとアドレス
レジスタの格納アドレスの履歴とを比較するアドレス比
較器と、このアドレス比較器により両アドレスが完全に
一致すると判定されたときデータレジスタの格納データ
をデータ出力とする読出し制御回路と、アドレス比較器
により両アドレスで表されるメモリセルが同一のワード
線を共有すると判定されたときデータレジスタの格納デ
ータを前回指定のメモリセルに書き込む第２の書込み回
路とを備えた構成となっている。
に、本発明によるメモリ回路は、入力データをメモリセ
ルに書き込む第１の書込み回路と、この第１の書込み回
路によってメモリセルに書き込まれた少なくとも過去一
回分のデータを格納するデータレジスタと、このデータ
レジスタに格納されたデータのアドレスの履歴を格納す
るアドレスレジスタと、新たな指定アドレスとアドレス
レジスタの格納アドレスの履歴とを比較するアドレス比
較器と、このアドレス比較器により両アドレスが完全に
一致すると判定されたときデータレジスタの格納データ
をデータ出力とする読出し制御回路と、アドレス比較器
により両アドレスで表されるメモリセルが同一のワード
線を共有すると判定されたときデータレジスタの格納デ
ータを前回指定のメモリセルに書き込む第２の書込み回
路とを備えた構成となっている。
【０００９】
【作用】本発明によるメモリ回路において、あるセルに
データを書き込むとき、それと同時に同じデータをデー
タレジスタに、またそのアドレスをアドレスレジスタに
それぞれ格納し、次のサイクルでアドレスが入力された
ら、この新たな指定アドレスとアドレスレジスタの格納
アドレスとをアドレス比較器で比較する。そして、アド
レス比較器にて両アドレスが完全に一致すると判定した
ときは、読出し制御回路によってデータレジスタを駆動
制御することにより、当該レジスタの格納データをデー
タ出力とし、また両アドレスで表されるメモリセルが同
一のワード線を共有すると判定したときは、第２の書込
み回路によってデータレジスタの格納データを前回指定
のメモリセルに書き込む。
データを書き込むとき、それと同時に同じデータをデー
タレジスタに、またそのアドレスをアドレスレジスタに
それぞれ格納し、次のサイクルでアドレスが入力された
ら、この新たな指定アドレスとアドレスレジスタの格納
アドレスとをアドレス比較器で比較する。そして、アド
レス比較器にて両アドレスが完全に一致すると判定した
ときは、読出し制御回路によってデータレジスタを駆動
制御することにより、当該レジスタの格納データをデー
タ出力とし、また両アドレスで表されるメモリセルが同
一のワード線を共有すると判定したときは、第２の書込
み回路によってデータレジスタの格納データを前回指定
のメモリセルに書き込む。
【００１０】これによれば、データの書込み直後に、同
じメモリセルのデータを読み出したり、または同じワー
ド線を共有する別のメモリセルにアクセスするという動
作を疑似的に避けることができる。したがって、メモリ
セルの高抵抗またはＴＦＴの各負荷を最適化することで
メモリセルの安定性を向上でき、またセルのデータ保持
特性が負荷で決まるようにできるため、ワードトランジ
スタおよびドライバトランジスタの設計自由度を向上で
きる。
じメモリセルのデータを読み出したり、または同じワー
ド線を共有する別のメモリセルにアクセスするという動
作を疑似的に避けることができる。したがって、メモリ
セルの高抵抗またはＴＦＴの各負荷を最適化することで
メモリセルの安定性を向上でき、またセルのデータ保持
特性が負荷で決まるようにできるため、ワードトランジ
スタおよびドライバトランジスタの設計自由度を向上で
きる。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示すブロック
図である。図１において、ｍ（行）×ｎ（列）分のメモ
リセル１がマトリクス状に配列され、各ビット線対Ｂ
Ｌ，ＢＬN 間にはセンスアンプ２1 〜２n が接続されて
いる。また、各ビット線対ＢＬ，ＢＬN の図面上の上下
には第１，第２の書込み回路３1 〜３n ，４1 〜４n が
設けられ、さらにカラムアドレス（以下、単にアドレス
と称する）で指定されたビット線対ＢＬ，ＢＬN を選択
すべく第１，第２の書込み回路３1 〜３n ，４1 〜４n
を制御する第１，第２のカラムデコーダ５，６が設けら
れている。
に説明する。図１は、本発明の一実施例を示すブロック
図である。図１において、ｍ（行）×ｎ（列）分のメモ
リセル１がマトリクス状に配列され、各ビット線対Ｂ
Ｌ，ＢＬN 間にはセンスアンプ２1 〜２n が接続されて
いる。また、各ビット線対ＢＬ，ＢＬN の図面上の上下
には第１，第２の書込み回路３1 〜３n ，４1 〜４n が
設けられ、さらにカラムアドレス（以下、単にアドレス
と称する）で指定されたビット線対ＢＬ，ＢＬN を選択
すべく第１，第２の書込み回路３1 〜３n ，４1 〜４n
を制御する第１，第２のカラムデコーダ５，６が設けら
れている。
【００１２】入力データは、第１の書込み回路３1 〜３
n に供給されるとともに、データレジスタ７に供給され
る。このデータレジスタ７は、第１の書込み回路３1 〜
３nによってメモリ１に書き込まれた例えば過去一回分
のデータを格納する。データレジスタ７に格納されたデ
ータは、ラッチ回路８を経て第２の書込み回路４1 〜４
n に供給される。一方、入力アドレスは、第１のカラム
デコーダ５に供給されるとともに、ラッチ回路９を介し
てアドレス比較器１０の一入力となる。また、データレ
ジスタ７に格納されたデータのアドレスはアドレスレジ
スタ１１に格納される。このアドレスレジスタ１１に格
納されたアドレスは、ラッチ回路１２を経てアドレス比
較器１０の他入力となる。
n に供給されるとともに、データレジスタ７に供給され
る。このデータレジスタ７は、第１の書込み回路３1 〜
３nによってメモリ１に書き込まれた例えば過去一回分
のデータを格納する。データレジスタ７に格納されたデ
ータは、ラッチ回路８を経て第２の書込み回路４1 〜４
n に供給される。一方、入力アドレスは、第１のカラム
デコーダ５に供給されるとともに、ラッチ回路９を介し
てアドレス比較器１０の一入力となる。また、データレ
ジスタ７に格納されたデータのアドレスはアドレスレジ
スタ１１に格納される。このアドレスレジスタ１１に格
納されたアドレスは、ラッチ回路１２を経てアドレス比
較器１０の他入力となる。
【００１３】アドレス比較器１０は、あるサイクルのア
ドレスＡk とアドレスレジスタ１１に格納された１サイ
クル前のアドレスＡk-1 とを比較することにより、アド
レスＡk とアドレスＡk-1 とが完全に一致するモード
と、アドレスＡk とアドレスＡk-1 とで表されるメモリ
セル１が同一のワード線ＷＬを共有するモードと、ア
ドレスＡk とアドレスＡk-1 とが一致せず、かつ両アド
レスで選択されるメモリセル１が同一のワード線ＷＬを
共有しないモードの３つのモードを判定し、各モード
に対応した制御信号Ｓ１，Ｓ２，Ｓ３を出力する。
ドレスＡk とアドレスレジスタ１１に格納された１サイ
クル前のアドレスＡk-1 とを比較することにより、アド
レスＡk とアドレスＡk-1 とが完全に一致するモード
と、アドレスＡk とアドレスＡk-1 とで表されるメモリ
セル１が同一のワード線ＷＬを共有するモードと、ア
ドレスＡk とアドレスＡk-1 とが一致せず、かつ両アド
レスで選択されるメモリセル１が同一のワード線ＷＬを
共有しないモードの３つのモードを判定し、各モード
に対応した制御信号Ｓ１，Ｓ２，Ｓ３を出力する。
【００１４】アドレス比較器１０のアドレス比較部の構
成の一例を図２に示す。アドレスデータが例えば１０ビ
ットの場合には、アドレス比較器１０は、１０個の否定
排他的論理和ゲート２１1 〜２１10およびこれらゲート
２１1 〜２１10の各出力の論理積をとる論理積ゲート２
２とから構成される。アドレス比較器１０から出力され
る制御信号Ｓ１は書込み・読出し制御回路１３に、制御
信号Ｓ２は第２のカラムデコーダ６に、制御信号Ｓ３は
第１のカラムデコーダ５にそれぞれ供給されて各モード
〜に応じた制御を行う。なお、上記構成のシステム
を実現するには、アドレスやデータの格納、転送、比較
（演算）等の各動作を円滑に行うために、これらの動作
を外部クロックΦeに基づいてチップ内部で生成した内
部クロックΦi に同期させることが必要となる。
成の一例を図２に示す。アドレスデータが例えば１０ビ
ットの場合には、アドレス比較器１０は、１０個の否定
排他的論理和ゲート２１1 〜２１10およびこれらゲート
２１1 〜２１10の各出力の論理積をとる論理積ゲート２
２とから構成される。アドレス比較器１０から出力され
る制御信号Ｓ１は書込み・読出し制御回路１３に、制御
信号Ｓ２は第２のカラムデコーダ６に、制御信号Ｓ３は
第１のカラムデコーダ５にそれぞれ供給されて各モード
〜に応じた制御を行う。なお、上記構成のシステム
を実現するには、アドレスやデータの格納、転送、比較
（演算）等の各動作を円滑に行うために、これらの動作
を外部クロックΦeに基づいてチップ内部で生成した内
部クロックΦi に同期させることが必要となる。
【００１５】次に、上記構成のシステムの回路動作につ
いて説明する。先ず、あるサイクルでデータを書き込ん
だ直後のメモリセル１に対し、次のサイクルで行われる
動作としては、 同じセルにもう一度データを書き込む 同じセルを読み出す 同じワード線を共有する別のセルにアクセス（読出し
または書込み） スタンバイ の４つの動作が挙げられる。
いて説明する。先ず、あるサイクルでデータを書き込ん
だ直後のメモリセル１に対し、次のサイクルで行われる
動作としては、 同じセルにもう一度データを書き込む 同じセルを読み出す 同じワード線を共有する別のセルにアクセス（読出し
または書込み） スタンバイ の４つの動作が挙げられる。
【００１６】ここで、上記した４つの動作のうち、，
の場合には、データを書き込んだ直後にスタンバイ状
態を経ることなしに次のサイクルで、図３または図４に
おけるワードトランジスタＱ３，Ｑ４がオンしており、
ドライバトランジスタＱ１，Ｑ２とワードトランジスタ
Ｑ３，Ｑ４からなるラッチでノイズマージンＮＭＶが無
い場合、この時点でデータが破壊されることになる。そ
こで、本発明においては、あるセルにデータを書き込む
とき、それと同時に同じデータＤk をデータレジスタ７
に、またそのアドレスＡk をアドレスレジスタ１１にそ
れぞれ格納し、次のサイクルでアドレスＡk-1 が入力さ
れたら、このアドレスＡk-1 とアドレスレジスタ１１の
格納アドレスＡk とをアドレス比較器１０で比較するこ
とによって先述したモード〜の判定を行い、その判
定結果に基づいて以下の制御を行う。
の場合には、データを書き込んだ直後にスタンバイ状
態を経ることなしに次のサイクルで、図３または図４に
おけるワードトランジスタＱ３，Ｑ４がオンしており、
ドライバトランジスタＱ１，Ｑ２とワードトランジスタ
Ｑ３，Ｑ４からなるラッチでノイズマージンＮＭＶが無
い場合、この時点でデータが破壊されることになる。そ
こで、本発明においては、あるセルにデータを書き込む
とき、それと同時に同じデータＤk をデータレジスタ７
に、またそのアドレスＡk をアドレスレジスタ１１にそ
れぞれ格納し、次のサイクルでアドレスＡk-1 が入力さ
れたら、このアドレスＡk-1 とアドレスレジスタ１１の
格納アドレスＡk とをアドレス比較器１０で比較するこ
とによって先述したモード〜の判定を行い、その判
定結果に基づいて以下の制御を行う。
【００１７】先ず、アドレスＡk とアドレスＡk-1 とが
完全に一致するモードのときは、アドレス比較器１０
から書込み・読出し制御回路１３に対して制御信号Ｓ１
が出力される。このとき、その命令が書込み命令の場合
には、書込み・読出し制御回路１３が第１のカラムデコ
ーダ５を駆動制御することにより、そのまま通常通り同
一のセルにアクセスし、データを書き込む。また、読出
し命令の場合には、同一のセルにはアクセスせずに、書
込み・読出し制御回路１３がデータレジスタ７を駆動制
御することによってデータレジスタ７の格納データＤk
をデータ出力として導出する。
完全に一致するモードのときは、アドレス比較器１０
から書込み・読出し制御回路１３に対して制御信号Ｓ１
が出力される。このとき、その命令が書込み命令の場合
には、書込み・読出し制御回路１３が第１のカラムデコ
ーダ５を駆動制御することにより、そのまま通常通り同
一のセルにアクセスし、データを書き込む。また、読出
し命令の場合には、同一のセルにはアクセスせずに、書
込み・読出し制御回路１３がデータレジスタ７を駆動制
御することによってデータレジスタ７の格納データＤk
をデータ出力として導出する。
【００１８】次に、アドレスＡk とアドレスＡk-1 とで
表されるメモリセル１が同一のワード線ＷＬを共有する
モードのときは、アドレス比較器１０から第２のカラ
ムデコーダ６に対して制御信号Ｓ２が出力される。この
場合は、アドレスＡk-1 で表されるセルには通常通りア
クセスしてデータの読出しまたは書込み動作を行い、ア
ドレスＡk で表されるセルにはそのサイクル中データレ
ジスタ７の格納データＤk を第２の書込み回路４1 〜４
n から書込み続ける。一方、アドレスＡk とアドレスＡ
k-1 とが一致せず、かつ両アドレスで選択されるメモリ
セル１が同一のワード線ＷＬを共有しないモードのと
きは、アドレス比較器１０から第１のカラムデコーダ５
に対して制御信号Ｓ３が出力され、通常通りの動作を行
う。
表されるメモリセル１が同一のワード線ＷＬを共有する
モードのときは、アドレス比較器１０から第２のカラ
ムデコーダ６に対して制御信号Ｓ２が出力される。この
場合は、アドレスＡk-1 で表されるセルには通常通りア
クセスしてデータの読出しまたは書込み動作を行い、ア
ドレスＡk で表されるセルにはそのサイクル中データレ
ジスタ７の格納データＤk を第２の書込み回路４1 〜４
n から書込み続ける。一方、アドレスＡk とアドレスＡ
k-1 とが一致せず、かつ両アドレスで選択されるメモリ
セル１が同一のワード線ＷＬを共有しないモードのと
きは、アドレス比較器１０から第１のカラムデコーダ５
に対して制御信号Ｓ３が出力され、通常通りの動作を行
う。
【００１９】上述したように、あるセルにデータを書き
込むとき、それと同時に同じデータをデータレジスタ
に、またそのアドレスをアドレスレジスタにそれぞれ格
納し、次のサイクルでアドレスが入力されたら、この新
たな指定アドレスとアドレスレジスタの格納アドレスと
を比較し、両アドレスが完全に一致するときは、データ
レジスタの格納データをデータ出力とし、また両アドレ
スで表されるメモリセルが同一のワード線を共有すると
きは、データレジスタの格納データを前回指定のメモリ
セルに書き込むようにしたことにより、データの書込み
直後に、同じセルのデータを読み出したり、または同じ
ワード線ＷＬを共有する別のセルにアクセスするという
動作を疑似的に回避することができる。これにより、メ
モリセル１における高抵抗またはＴＦＴの各負荷（図
３，図４を参照）を最適化することでセルの安定性を向
上でき、またセルのデータ保持特性が負荷で決まるよう
にできるため、ワードトランジスタとドライバトランジ
スタの設計自由度を向上できる。
込むとき、それと同時に同じデータをデータレジスタ
に、またそのアドレスをアドレスレジスタにそれぞれ格
納し、次のサイクルでアドレスが入力されたら、この新
たな指定アドレスとアドレスレジスタの格納アドレスと
を比較し、両アドレスが完全に一致するときは、データ
レジスタの格納データをデータ出力とし、また両アドレ
スで表されるメモリセルが同一のワード線を共有すると
きは、データレジスタの格納データを前回指定のメモリ
セルに書き込むようにしたことにより、データの書込み
直後に、同じセルのデータを読み出したり、または同じ
ワード線ＷＬを共有する別のセルにアクセスするという
動作を疑似的に回避することができる。これにより、メ
モリセル１における高抵抗またはＴＦＴの各負荷（図
３，図４を参照）を最適化することでセルの安定性を向
上でき、またセルのデータ保持特性が負荷で決まるよう
にできるため、ワードトランジスタとドライバトランジ
スタの設計自由度を向上できる。
【００２０】なお、上記実施例では、過去１回分のデー
タおよびアドレスを格納する場合を例にとって説明した
が、これに限定されるものではなく、例えば書込み直後
のセルの高レベル側のノードが電源電圧近くまで到達す
るのに１μsec.の時間がかかるとし、かつ１００ｎsec.
のサイクルでメモリを使いたい場合には、過去１０回分
のデータおよびそのアドレスの履歴をデータレジスタ７
およびアドレスレジスタ１１に格納し、その格納アドレ
スを並列に入力アドレスとアドレス比較器１０で比較
し、各アドレスの比較結果をフラグ１〜１０として出力
するように構成することも可能である。
タおよびアドレスを格納する場合を例にとって説明した
が、これに限定されるものではなく、例えば書込み直後
のセルの高レベル側のノードが電源電圧近くまで到達す
るのに１μsec.の時間がかかるとし、かつ１００ｎsec.
のサイクルでメモリを使いたい場合には、過去１０回分
のデータおよびそのアドレスの履歴をデータレジスタ７
およびアドレスレジスタ１１に格納し、その格納アドレ
スを並列に入力アドレスとアドレス比較器１０で比較
し、各アドレスの比較結果をフラグ１〜１０として出力
するように構成することも可能である。
【００２１】この場合、データレジスタ７およびアドレ
スレジスタ１１として、先に格納したデータから順に取
り出すＦＩＦＯ方式のレジスタを用いる方が、データの
格納および読出しの制御が容易なため好ましい。さら
に、アドレスデータの比較に際しては、データレジスタ
７およびアドレスレジスタ１１から１０回分の各データ
を直列に出力して順に比較するよりも、並列に出力して
一括して比較する方が時間的に有利である。また、アド
レスＡk とアドレスＡk-1 とで表されるメモリセル１が
同一のワード線ＷＬを共有するモードのときは、デー
タレジスタ７から１０回分の各データを並列に出力する
ことで、同一のワード線ＷＬを共有するセルに対し、第
２の書込み回路４1 〜４n によってデータレジスタ７の
複数の格納データが同時に書き込めることになる。
スレジスタ１１として、先に格納したデータから順に取
り出すＦＩＦＯ方式のレジスタを用いる方が、データの
格納および読出しの制御が容易なため好ましい。さら
に、アドレスデータの比較に際しては、データレジスタ
７およびアドレスレジスタ１１から１０回分の各データ
を直列に出力して順に比較するよりも、並列に出力して
一括して比較する方が時間的に有利である。また、アド
レスＡk とアドレスＡk-1 とで表されるメモリセル１が
同一のワード線ＷＬを共有するモードのときは、デー
タレジスタ７から１０回分の各データを並列に出力する
ことで、同一のワード線ＷＬを共有するセルに対し、第
２の書込み回路４1 〜４n によってデータレジスタ７の
複数の格納データが同時に書き込めることになる。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
あるセルにデータを書き込むとき、それと同時に同じデ
ータをデータレジスタに、またそのアドレスをアドレス
レジスタにそれぞれ格納し、次のサイクルでアドレスが
入力されたら、この新たな指定アドレスとアドレスレジ
スタの格納アドレスとを比較し、両アドレスが完全に一
致するときは、データレジスタの格納データをデータ出
力とし、また両アドレスで表されるメモリセルが同一の
ワード線を共有するときは、データレジスタの格納デー
タを前回指定のメモリセルに書き込むようにしたので、
データの書込み直後に、同じメモリセルのデータを読み
出したり、または同じワード線を共有する別のメモリセ
ルにアクセスするという動作を疑似的に避けることがで
きる。
あるセルにデータを書き込むとき、それと同時に同じデ
ータをデータレジスタに、またそのアドレスをアドレス
レジスタにそれぞれ格納し、次のサイクルでアドレスが
入力されたら、この新たな指定アドレスとアドレスレジ
スタの格納アドレスとを比較し、両アドレスが完全に一
致するときは、データレジスタの格納データをデータ出
力とし、また両アドレスで表されるメモリセルが同一の
ワード線を共有するときは、データレジスタの格納デー
タを前回指定のメモリセルに書き込むようにしたので、
データの書込み直後に、同じメモリセルのデータを読み
出したり、または同じワード線を共有する別のメモリセ
ルにアクセスするという動作を疑似的に避けることがで
きる。
【００２３】したがって、メモリセルの高抵抗またはＴ
ＦＴの各負荷を最適化することでメモリセルの安定性を
向上でき、またセルのデータ保持特性が負荷で決まるよ
うにできるため、ワードトランジスタおよびドライバト
ランジスタの設計自由度を向上できる。これにより、低
電圧化したときに問題となるセルのデータ保持能力を高
抵抗またはＴＦＴの各負荷で確保し、かつワードトラン
ジスタとドライバトランジスタの閾値電圧Ｖthを高めに
保ちながらスタンバイ電流を抑えることが可能となる。
その結果、低電圧かつ極低消費電流のスタティックＲＡ
Ｍを実現できることになる。
ＦＴの各負荷を最適化することでメモリセルの安定性を
向上でき、またセルのデータ保持特性が負荷で決まるよ
うにできるため、ワードトランジスタおよびドライバト
ランジスタの設計自由度を向上できる。これにより、低
電圧化したときに問題となるセルのデータ保持能力を高
抵抗またはＴＦＴの各負荷で確保し、かつワードトラン
ジスタとドライバトランジスタの閾値電圧Ｖthを高めに
保ちながらスタンバイ電流を抑えることが可能となる。
その結果、低電圧かつ極低消費電流のスタティックＲＡ
Ｍを実現できることになる。
【図１】本発明の一実施例を示すブロック図である。
【図２】アドレス比較器の具体例を示すブロック図であ
る。
る。
【図３】高抵抗負荷型メモリセルの構成を示す回路図で
ある。
ある。
【図４】ＴＦＴ負荷型メモリセルの構成を示す回路図で
ある。
ある。
【図５】短い書込み期間の直後に読出し動作を行った場
合のトランスファカーブを示す図である。
合のトランスファカーブを示す図である。
【図６】十分な書込み時間またはスタンバイ時間を経た
ときのトランスファカーブを示す図である。
ときのトランスファカーブを示す図である。
１ メモリセル ３1 〜３n 第１の書込み回路 ４1 〜４n 第２の書込み回路 ５ 第１のカラムデコーダ ６ 第２のカラムデコーダ ７ データレジスタ １０ アドレス比較器 １１ アドレスレジスタ １３ 書込み・読出し制御回路
Claims (3)
- 【請求項１】 入力データをメモリセルに書き込む第１
の書込み回路と、 前記第１の書込み回路によってメモリセルに書き込まれ
た少なくとも過去一回分のデータを格納するデータレジ
スタと、 前記データレジスタに格納されたデータのアドレスの履
歴を格納するアドレスレジスタと、 新たな指定アドレスと前記アドレスレジスタの格納アド
レスの履歴とを比較するアドレス比較器と、 前記アドレス比較器により両アドレスが完全に一致する
と判定されたとき前記データレジスタの格納データをデ
ータ出力とする読出し制御回路と、 前記アドレス比較器により両アドレスで表されるメモリ
セルが同一のワード線を共有すると判定されたとき前記
データレジスタの格納データを前回指定のメモリセルに
書き込む第２の書込み回路とを備えたことを特徴とする
メモリ回路。 - 【請求項２】 前記データレジスタには過去複数回分の
データが格納されており、 前記第２の書込み回路は、同一のワード線を共有する複
数のメモリセルに対して前記データレジスタに格納され
ている複数のデータを同時に書き込むことを特徴とする
請求項１記載のメモリ回路。 - 【請求項３】 前記データレジスタおよび前記アドレス
レジスタは、ＦＩＦＯ方式のレジスタであることを特徴
とする請求項２記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5209039A JPH0745078A (ja) | 1993-07-30 | 1993-07-30 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5209039A JPH0745078A (ja) | 1993-07-30 | 1993-07-30 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745078A true JPH0745078A (ja) | 1995-02-14 |
Family
ID=16566247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5209039A Pending JPH0745078A (ja) | 1993-07-30 | 1993-07-30 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745078A (ja) |
-
1993
- 1993-07-30 JP JP5209039A patent/JPH0745078A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7599210B2 (en) | Nonvolatile memory cell, storage device and nonvolatile logic circuit | |
| US6181640B1 (en) | Control circuit for semiconductor memory device | |
| US5276642A (en) | Method for performing a split read/write operation in a dynamic random access memory | |
| JP2771130B2 (ja) | セルフ リフレッシュ可能なデュアル ポート動的ｃａｍセル及びリフレッシュ装置 | |
| US4831591A (en) | Semiconductor memory capable of executing logical operation | |
| US6175533B1 (en) | Multi-port memory cell with preset | |
| US5848015A (en) | Bitline precharge halt access mode for low power operation of a memory device | |
| JPH06267287A (ja) | フラッシュ・メモリ用の書込み状態機械インタフェース回路へのアドレス遷移を検出する方法と装置 | |
| US5307314A (en) | Split read/write dynamic random access memory | |
| JPH11219589A (ja) | スタティック型半導体記憶装置 | |
| KR20050107458A (ko) | 저전압 감지 증폭기 및 방법 | |
| JP2752304B2 (ja) | 半導体記憶装置 | |
| US7259986B2 (en) | Circuits and methods for providing low voltage, high performance register files | |
| JPH0536277A (ja) | 半導体メモリ装置 | |
| US6707751B2 (en) | Semiconductor integrated circuit device | |
| US6738306B2 (en) | SRAM cell with single-ended and differential read/write ports | |
| JP2005025863A (ja) | 半導体記憶装置 | |
| JP2005085454A (ja) | メモリアレイを含む集積回路装置、およびセンスアンプを有するメモリを組込んだ集積回路装置においてパワーゲートするための方法 | |
| US5490111A (en) | Semiconductor integrated circuit device | |
| JPS63149895A (ja) | 半導体メモリ | |
| US7423900B2 (en) | Methods and apparatus for low power SRAM using evaluation circuit | |
| KR100357425B1 (ko) | 반도체기억장치 | |
| US6137715A (en) | Static random access memory with rewriting circuit | |
| JP4926129B2 (ja) | メモリ用の評価回路 | |
| US7684231B2 (en) | Methods and apparatus for low power SRAM based on stored data |