JPH0745098A - 集積回路メモリデバイス - Google Patents

Abstract

(57)【要約】 【目的】 多数のデバイスを一つのデバイステスターで
同時にテストできるようにすること。 【構成】 集積回路メモリデバイスは複数の入出力ピン
およびアドレス指定可能な記憶セルの複数のアレイを含
む。テスト用に設計された書き込み回路は、単一のピン
および共通データ入力リード線を介して印加されたテス
トビットの複数のコピーを並列に発生し、アレイの各々
におけるアドレス指定された記憶セルに記憶する。読み
出し回路は各アレイにおけるアドレス指定された記憶セ
ルから記憶されたテストデータビットを読み出しするよ
うになっている。共通ライン回路は共通ラインを高電圧
に充電する。各々が次のアレイに関連し、予想データビ
ットおよび関連したアレイのアドレス指定された記憶セ
ルに記憶されたテストデータビットに応答するようにな
っている複数の比較回路は、不一致の時に限り共通ライ
ン上の電圧をプルダウンする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路メモリデバイ
スに関し、より詳細にはテスト用に設計されたワイド入
出力メモリデバイスに関する。

【０００２】

【従来技術】集積メモリデバイスは、アドレス指定可能
な列および行に配列されたセルのアレイに情報を記憶す
るようになっている。これらデバイスの製造中に一つ以
上の故障が生じ、メモリ回路の適正な作動を阻害するこ
とがある。解析され、デバイス上で修理できるタイプの
欠陥もあれば、修理できず、デバイスの故障の原因とな
っているタイプの欠陥もある。メモリデバイスにおける
欠陥の分布はランダムであり、ウェーハごとの良好なデ
バイスの歩留まりは、かかる故障の原因を除くことによ
り時間を経るごとに改善できるものである。

【０００３】新世代のメモリデバイスが設計され、製造
されるにつれて、ビット密度が増し、記憶セルの大きさ
が小さくなり、入出力ピンの数が増した集積回路メモリ
が製造されている。この結果、デバイスは処理のバラツ
キおよび小さい許容度により欠陥が生じやすくなってい
る。利潤を上げながら製造するため、十分に高いデバイ
スの歩留まりが得られるように故障を検出し、かつ修理
するようにテストを行わなければならない。

【０００４】密度が高く入出力ピン数が多い集積回路デ
バイスをテストする際には種々の問題が生じる。記憶セ
ル数の多いメモリデバイスは実行すべきテストシーケン
スを長くしなければならない。従って、各デバイスをテ
ストするにはより長いデバイステスト時間が必要であ
る。更に、エンドユーザーはデバイスごとの入出力ピン
数のより多いものを使用することを望んでいる。かかる
ワイド入出力ピンデバイスはデバイステスターで一時に
テストできるデバイス数を限られたものにする。従っ
て、一つのデバイステスターではより少ない数のワイド
入出力デバイスしか同時にテストできない。テスト時間
が長くなることと、一時にテストできるデバイスの数が
少ないことの双方によりテストをするうえでの出費も増
加している。

【０００５】このようにして生じたジレンマに対処する
ため、米国電子工業協会の共同電子デバイス技術会議
（ＪＥＤＥＣ）は、、メモリデバイスのための並列書き
込み、並列読み出しテスト用設計（ＤＦＴ）インターフ
ェースの仕様を定めるためのプロジェクトを完了した。
このテスト用インターフェースの仕様では、テストデバ
イスのすべての入力回路にデータを書き込むための単一
の入力データピンも含むようになっており、テスト書き
込み作業中、一つの入力データピンで受信された単一の
データビットはメモリデバイスのすべてのアレイに同時
に書き込まれる。

【０００６】その後、テストの読み出し動作を実行する
ため、メモリデバイスの数個のアレイから同時に記憶デ
ータビットを読み出す。各アレイから読み出されたデー
タビットを期待データビットと比較する。アレイから読
み出されたデータビットのすべてが期待データビットと
一致していれば、期待データビットのステートをメモリ
デバイスから単一の出力ピンによりテスターへ送信す
る。読み出されたデータビットのうちの一つ以上が期待
データビットと一致していない場合は、期待データビッ
トを反転し、単一出力ピンを介してテスターへ送信す
る。

【０００７】ナロー（narrow）入出力データピンメモリ
デバイスをテストするための現在の設計は、チップを横
断する多数の信号ラインを用いている。かかる多数の信
号ラインは有益なデバイス面積を占めている。入出力デ
ータピンの数が増加するにつれて、これに比例して信号
ラインの本数も増すことになる。

【０００８】

【発明が解決しようとする課題】課題は、不要なデバイ
ス面を使用することなく、単一のデバイステスター上で
数個のワイド入出力ピンメモリデバイスを同時にテスト
するためのＪＥＤＥＣインターフェース仕様を満たした
集積回路メモリデバイスを設計するための有効な方法を
探すことにある。

【０００９】

【課題を解決するための手段】上記およびそれ以外の課
題は、複数の入出力ピンおよびアドレス指定可能な記憶
セルの複数のアレイを含む集積回路メモリデバイスによ
り達成される。テスト用に設計された書き込み回路は、
単一のピンおよび共通データ入力リード線を介して印加
されるテストビットの複数のコピーを並列に発生し、こ
れらをアレイの各々のうちのアドレス指定された記憶セ
ルに記憶する。期待データビットを受信し、このデータ
ビットを共通データ入力リード線に発生する回路も配置
されている。更に、共通ライン回路は共通ラインを高電
圧に充電し、それぞれ異なるアレイに関連する複数のコ
ンパレータ回路は、期待データビットおよび関連するア
レイのアドレス指定された記憶セルに記憶されたテスト
データビットに応答するようになっており、不一致の時
に限り共通ライン上の電圧をプルダウンするようになっ
ている。

【００１０】比較回路はデバイスを横断するよう分布し
ており、回路の各々は相互接続リード線が短くなり、か
つデバイスのうちの狭い面積しか必要としないように、
記憶セルの関連アレイに接近して設けられている。

【００１１】単一の共通ラインの電圧のステートは、期
待ビットに対する全ての比較演算の結果を示している。
この単一の共通ラインおよび単一の共通データ入力リー
ド線は、記憶セルの複数のアレイの各々にルートが定め
られたテストリード用のみの設計となっている。

【００１２】添付図面を参照して、下記の詳細な説明を
読めば、本発明の図示した実施例の上記の特徴およびそ
れ以外の特徴についてより明瞭に理解できよう。

【００１３】

【実施例】次に、図１を参照する。ここには、メモリデ
バイス２１〜２８を含む一組のメモリデバイスに接続さ
れたテスター２０のブロック図が示されているが、メモ
リデバイス２１および２８しか示されていない。その他
のデバイスはメモリデバイス２１と２８との間に位置す
る一連の点によって略式表示されている。メモリデバイ
ス２１〜２８の各々は、集積回路、例えばテスト用に設
計されたメモリデバイス２１である。このメモリデバイ
ス２１は情報記憶セルのアレイ３１〜４６の一つのグル
ープから成る。例えば記憶セルのアレイの数は１６個と
し得るが、実際にはアレイ３１と４６の２つしか示され
ておらず、他の１４個のアレイはアレイ３１と４６との
間にある一連の点によって略式表示されている。アレイ
３１〜４６の全てはアクセスされてデータを各アレイの
記憶セルのうちのアドレス指定されたうちの一つに書き
込むと共に、各アレイの記憶セルのうちのアドレス指定
された一つからデータを読み出すようになっている。

【００１４】共通制御信号ＷＥ（バー）、ＲＡＳ（バ
ー）、ＣＡＳ（バー）、Ｇ（バー）およびアドレス信号
がテスター２０によりメモリデバイス２１〜２８のうち
の各々に供給される。図示していないあるアプリケーシ
ョン用の特殊なメモリデバイスでは、付加制御信号を使
用することもある。更にテスター２０とメモリデバイス
２１〜２８との間で入出力信号がやり取りされる。テス
ター２０とメモリデバイス２１〜２８のうちの各々との
間には、別個の入出力リード線の対が接続されている。
リード線の対の各々のリード線、例えば入力データリー
ド線３０は、関連するメモリデバイス、例えばメモリデ
バイス２１にテストデータ信号を供給するのに使用され
る。リード線の対のうちの第２のリード線、例えば出力
リード線１２７はメモリデバイス、例えばメモリデバイ
ス２１からテスター２０へテストの結果を送信するのに
使用される。

【００１５】メモリデバイス２１〜２８がテストされる
際は、これらは全て同時にテストされる。テスター２０
により発生されるテストデータ信号は、入力データリー
ド線の全てを通ってそれぞれのメモリデバイス２１〜２
８に送られる。メモリデバイス２１〜２８の各々は、ア
レイの各々に位置するアドレス指定された記憶セル内に
テストデータ信号を記憶する。メモリデバイス２１しか
詳細に示していないので、その後もメモリデバイス２１
について説明するが、他のメモリデバイスも同時に同じ
ように作動する。

【００１６】まず、図２を参照する。テスト用設計（Ｄ
ＦＴ）モードがイネーブルされる。列アクセスストロー
ブ信号ＲＡＳ（バー）は、アクティブローとなり、列ア
ドレスバッファに一つのアドレスをラッチする。行アク
セスストローブ信号ＣＡＳ（バー）はアクティブローと
なり、行アドレスバッファに行アドレスをラッチする。
書き込みイネーブル信号ＷＥ（バー）も書き込みサイク
ルを表示するローとなる。ローとなった行アクセススト
ローブ信号ＣＡＳ（バー）またはローとなった書き込み
イネーブル信号ＷＥ（バー）は、テスター２０から図１
の入力データラッチ５１にテストデータ信号ＤＡＴＡ
ＩＮをラッチするための信号を発生するのに用いられ
る。出力イネーブル信号Ｇ（バー）は、図１の出力バッ
ファ１７１〜１８６をオンにするのに使用される。出力
イネーブル信号Ｇ（バー）は、書き込みサイクルではイ
ンアクティブハイとなる。

【００１７】図１では、テスター２０とメモリデバイス
２１との間には１本の入力データリード線３０しか接続
されていない。付加入力データピンおよび入力データラ
ッチ、例えばデータラッチ６６を入力するための入力デ
ータラッチ５２（図示せず）は、メモリデバイス２１に
対しては１５個しかないが、テスター２０には入力デー
タラッチ５１しか接続されていない。

【００１８】テスター２０は１６個の入出力接続部を有
しており、そのうちの８つは入力データ用であり、他の
８つは出力データ用である。従って、テスター２０は同
時にテストできるよう８個のメモリデバイス２１〜２８
に接続できる。テスター２０により発生され送信される
テストデータビットは、８個のメモリデバイス２１〜２
８の入力データラッチ、例えばデータラッチ５１に一度
に印加され、これらに記憶される。８個のメモリデバイ
スにテストデータビットを印加することにより、１６個
のデータ入出力接続部を有する一つのメモリデバイスし
かテストしない従来の装置よりも、かなりの利点が得ら
れる。

【００１９】メモリデバイス２１は特にテスト用にアレ
ンジされている。例えば入力データラッチ５１はアンプ
７０に接続された出力リード線を有し、アンプ７０は入
力データラッチ５１からのテストデータビットを共通デ
ータ入力リード線６８にドライブする。このリード線６
８はすべてのマルチプレクサ７１〜８６への短い並列ブ
ランチに分割されている。他の入力データラッチ、例え
ば５２（図示せず）〜６６は、テストデータビットをマ
ルチプレクサへ印加しないので、アンプ７０に類似する
アンプは有していない。単一共通データ入力リード線６
８は、１６個の書き込みマルチプレクサ７１〜８６の各
々のテストデータ入力端にデータラッチアンプ７０の出
力端を接続するのに用いられる。図１には書き込みマル
チプレクサ７１および８６しか示されていない。他の１
４個の書き込みマルチプレクサは、書き込みマルチプレ
クサ７１と８６との間にある一連の点により略式表示さ
れている。マルチプレクサ７１〜８６の左側には、書き
込みマルチプレクサのテストデータ入力端のすべてがあ
る。これら入力端はマルチプレクサの各々に印加される
テスト用設計（ＤＦＴ ＭＯＤＥ）信号により選択され
る。有利なことに、共通データ入力リード線６８は複数
のデータ入力リード線がデバイスを横断しなければなら
ないような装置で必要であったデバイスの面積よりも少
ない面積しか必要としない。

【００２０】メモリデバイス２１がテストされず、通常
のメモリデバイスとして作動する時は、マイクロプロセ
ッサからのデータリード線はメモリデバイス２１の１６
本の入力データピンの各々に接続される。これらデータ
リード線上の入力データは、入力ラッチ５１〜６６の各
々にラッチされる。図１では、実際には入力データラッ
チ５１および６６しか示されていないが、他の１４個の
入力データラッチは、入力データラッチ５１と６６との
間の一連の点により略式表示されている。図１に示され
る他のメモリデバイスは必ずしもマイクロプロセッサに
接続されるわけではない。テスト用設計（ＤＦＴ ＭＯ
ＤＥ）信号はイネーブルされない。これら異なるデータ
は別個のデータラッチ５１〜６６にラッチされ、書き込
みマルチプレクサ７１〜８６の右側の入力端まで別々の
回路パスを横断するので、マルチプレクサ７１〜８６を
通して別のデータを送信できる。従って、書き込みマル
チプレクサ、例えばマルチプレクサ７１〜８６の各々
は、右側の入力端から自己の出力端へデータを送信す
る。次にこのデータはアレイ３１〜４６のうちのアドレ
ス指定された記憶セルに記憶される。メモリデバイス２
１が通常のメモリデバイスとして作動するときもアンプ
７０はイネーブルされない。メモリデバイス２１がＤＦ
Ｔモードで作動しない時、すなわち信号ＤＦＴ ＭＯＤ
Ｅがディスエーブルされる時は、リード線６８のステー
トはアース電位に保持される。

【００２１】再度、図２を参照するテストモードの説明
に戻る。書き込みイネーブル信号ＷＥ（バー）はアクテ
ィブローであるが、アレイ３１〜４６の各々にそれぞれ
関連するセンスアンプ１３１〜１４６がイネーブルされ
る。行アドレスにより選択されたセンスアンプは、書き
込みマルチプレクサの出力端から送られるテストデータ
ビットのステートにドライブされる。アドレス指定され
たビット位置にあるアレイの各々には、テストデータビ
ットのステートが書き込まれ、その後使用できるように
記憶される。テスト動作中、アレイ３１〜４６の各々の
同じアドレスには一つのテストデータビットが書き込ま
れ、記憶される。

【００２２】テスト動作を完了するにはアレイ３１〜４
６の各々に書き込まれたデータを読み出さなければなら
ない。これはその後のサイクルで実施できる。アレイ３
１〜４６の各々に記憶されたテストデータビットは、す
べてのアレイから同時に読み出される。デバイス２１内
では読み出されたテストデータビットの全てがテスター
２０により得られた期待データビットと比較される。比
較論理回路１５１〜１６６、デバイス２１のまわりのア
レイの各々に一つずつ対応するよう分布している。図１
では、実際には比較論理回路１５１および１６６しか示
されていないが、他の１４個の比較論理回路は比較論理
回路１５１と１６６の間にある一連の点によって略式表
示されている。各アレイの比較論理回路をアレイに接近
して設けることにより、アレイから比較論理回路までの
リード線を極めて短くでき、かつデバイスの狭い面積し
か占めないようにすることができる。比較演算の各々の
結果は、テスト出力マルチプレクサ９２に対する制御入
力端として接続された出力端を有する共通ライン回路９
０に印加される。共通ライン回路９０内の共通ライン１
００は、メモリデバイス２１を横断するようなルートに
定められ、記憶セルのアレイに接近し、かつアレイに関
連している比較論理回路の各々に接続するようになって
いる。分布された比較論理回路１５１〜１６６、共通ラ
イン回路９０およびテスト出力マルチプレクサ９２は、
すべてテスト装置用の全ての部分となっている。有利な
ことに、共通ライン１００はデバイスを横断する多数の
リード線を有する従来装置よりも極めて狭いデバイス面
積しか必要としない。

【００２３】図３を参照してテスト読み出し動作につい
て説明するこのテスト読み出し動作を開始するため、信
号ＤＦＴ ＭＯＤＥをイネーブルし、書き込みイネーブ
ル信号ＷＥ（バー）をアクティブハイとする。列アドレ
スストローブ信号ＲＡＳ（バー）および行アドレススト
ローブ信号ＣＡＳ（バー）に応答してそれぞれの列アド
レスバッファおよび行アドレスバッファに列アドレスお
よび行アドレスをラッチする。ステートがテストデータ
ビットと同じ期待データビットをテスター２０からリー
ド３０を介して入力データラッチ５１に印加し、行アド
レスストローブ信号ＣＡＳ（バー）の降下エッジ、また
は列アドレスストローブ信号ＲＡＳ（バー）の降下エッ
ジで、この期待データビットをラッチする。入力データ
ラッチ５１からの期待データビットはアンプ７０により
増幅され、共通データ入力リード線６８および短い並列
ブランチによりマルチプレクサ７１〜８６および分布比
較論理回路１５１〜１６６の各排他ＯＲゲートの入力端
に書き込むために出力される。出力バッファ入力端、例
えばデータライン１１０および１１１に有効で有力され
る際の行アドレスストローブ信号ＣＡＳ（バー）がロー
となって出力バッファ１７１〜１８６をイネーブルする
時間の前後で、出力イネーブル出力Ｇ（バー）がアクテ
ィブローとなる。

【００２４】書き込みイネーブル信号ＷＥ（バー）がハ
イステートとなっている時は、センスアンプ１３１〜１
４６が書き込みマルチプレクサ７１〜８６からの期待デ
ータビットを受信しないようにセンスアンプをディスエ
ーブルする。行アドレスストローブ信号ＣＡＳ（バー）
がローレベルまで低下すると、アレイ３１〜４６の各々
に記憶されているテストデータビットがそれぞれのセン
スアンプ１３１〜１４６に読み出される。アレイ３１〜
４６の各々には、共通テストデータビットが書き込まれ
ているが、デバイスの製造中に生じた疵または欠陥のた
めに、実際にはすべてのアレイが同じビットステートを
記憶することはできない。個となるアレイ３１〜４６の
同じアドレス指定されたビット位置にある記憶ビットの
一つ以上が異なったステートになっていれば、このテス
ト読み出し動作の結果として検出すべき製造または論理
上の欠陥があることになる。各アレイから読み出される
ビットがどのステートであれ、関連するセンスアンプが
ステートを検出し、このステートを関連する論理回路１
５１〜１５６の排他的ＯＲゲートの一方の入力端へ送
る。

【００２５】センスアンプ１３１〜１４６の各々は、二
本のライン、すなわちセンスアンプ１３１からの出力ラ
イン１１０および１１１を有する。出力ラインは、デー
タ真ラインであり、出力ライン１１１は、データ偽ライ
ンである。出力ライン１１０および１１１の双方は読み
出しサイクルの開始時には低電位になっている。アクセ
スされた記憶セルのステートがハイであれば、出力ライ
ン１１０はハイとなり、出力ライン１１１はローのまま
である。アクセスされた記憶セルのステートがローであ
れば、出力ライン１１０はローのままであり、出力ライ
ン１１１はハイとなる。読み出しサイクルでは、適性に
作動するには出力ライン１１０または１１１のいずれか
がハイでならなければならない。また、データ真ライ
ン、例えば出力ライン１１０である出力ラインは、比較
回路１５１〜１６６の関連する排他的ＯＲゲートの入力
端に接続されている。

【００２６】センスアンプのうちの一つ、例えばセンス
アンプ１３１は、他のセンスアンプのすべてに対して時
間的に最初にその出力のステートを常に決定するように
なっている。センスアンプ１３１のその出力信号は、パ
ルス発生器９８に印加され、パルス発生器は図３に示す
ような短い出力パルスを発生する。このパルス発生器９
８からのパルスは、トランジスタスイッチで構成できる
プルアップ回路９９を一時的に導通することができる。
このプルアップ回路９９を介して共通ライン１００には
電圧Ｖｃｃが印加されている。プルダウン回路１０５
は、テストＤＦＴ（バー）ＭＯＤＥ（バー）制御信号に
対する反転設計によりディスエーブルされる。分布比較
論理回路１５１〜１６６の一部である他のプルダウン回
路の各々は、共通ライン１００に電圧Ｖｃｃが印加され
ると、中間ステートとなり得る。この結果、各プルダウ
ン回路はオン状態、オフ状態またはオン状態とオフ状態
の間の中間状態を取り得る。共通ライン１００は、電圧
Ｖｃｃになっており、短出力パルスの終了時にプルダウ
ン回路のすべてがオフになれば、この電圧Ｖ_ccに保持さ
れる。

【００２７】図４に示すように、分布比較論理回路１５
１〜１６６内の排他的ＯＲゲートの作動について検討す
る。入力信号の双方が排他的ＯＲゲートに対して同じで
あると（例えば読み出しデータが期待データビットと一
致していると）、排他的ＯＲゲートはローレベルの出力
信号を発生する。かかるローレベルの出力信号は比較論
理回路内の関連するプルダウン回路をディスエーブルす
る。プルダウン回路の全てがディスエーブルされている
限り、アースされるようなパスはないので、共通ライン
１００には電圧Ｖ_ccが印加されたままである。排他的Ｏ
Ｒゲートの入力信号が異なると、例えば読み出されたデ
ータが期待データと一致しない時は、排他的ＯＲゲート
はハイレベルの出力信号を発生する。このハイレベルの
信号は比較論理回路の関連するプルダウン回路を導通さ
せることができる。いずれかのプルダウン回路がイネー
ブルされれば、共通ライン１００の電圧はアース電圧と
なる。

【００２８】次に図５を参照する。この図には出力マル
チプレクサ９２の機能に関する真理値表が示されてい
る。出力マルチプレクサ９２はリード線１２７を介して
デバイステスター２０に接続された出力バッファ１７１
に関連するデバイス上に、一回だけ設置される。この出
力マルチプレクサには３つのデータ入力端と２つの制御
入力端が設けられている。リード線１１０および１１１
上のデータ入力端のうちの２つはセンスアンプ１３１の
ステートを表示し、リード線６８上の他のデータ入力端
はＤＦＴ ＭＯＤＥ中の期待データビットまたはＤＦＴ
ＭＯＤＥがディスエーブルされている時の通常の作動
中のデータラッチアンプ７０からのアース電圧のいずれ
かを表示する。次に、ＤＦＴ ＭＯＤＥがイネーブルさ
れている際にセンスアンプ１３１のステートが出力マル
チプレクサ９２の出力に影響しないようにディスエーブ
ルされる出力マルチプレクサ９２の作動について検討す
る。よって、図５の真理値表はリード線１１０および１
１１上のセンスアンプデータからの入力信号に対するＤ
ＯＮ’Ｔ ＣＡＲＥ状態を示す。ＤＦＴ ＭＯＤＥがイ
ネーブルされている間、共通ライン１００のステートは
共通データ入力リード線６８上の期待データのステート
に対するマルチプレクサ９０の出力ステートを決定す
る。例えば、すべてのアレイからの読み出しデータが期
待データビットに一致しているため、共通ライン１００
がハイレベルの電圧になっている際は、リード線１２０
上のマルチプレクサ９２の出力ステートは共通データ入
力リード線６８上の期待データビットと一致し、リード
線１２１は常にリード線１２０の逆となる。上記とは異
なり、一つ以上のアレイからの読み出されたデータが期
待データビットに一致しないために、共通ライン１００
が低レベル電圧になっていると、リード線１２０上のマ
ルチプレクサ９２の出力ステートは共通データ入力リー
ド線６８上の期待データビットの反転ステートとなり、
リード線１２１上のデータビットのステートはリード線
６８上のデータビットと一致する。

【００２９】リード線１２０および１２１上のマルチプ
レクサ９２の出力信号は、出力バッファ１７１にラッチ
される。出力バッファ１７１に記憶されたこの出力信号
は、図６の真理値表に基づき出力リード線１２７を介し
てテスター２０の入出力ターミナルに出力される。

【００３０】次に図６を参照する。ここには図１の出力
バッファ１７１の論理演算用真理値表が示されている。
この表が示すように、ライン１２７上の出力ステートは
データ真ライン１２０上の入力データステートと同一で
あり、データ偽ライン１２７上の入力データステートの
逆となる。有効データが得られない時、例えばアレイ内
のアドレスがラッチされる前の呼び出しサイクルの開始
時または書き込みサイクル中では、出力バッファは３ス
テート状態である。

【００３１】ＤＦＴ ＭＯＤＥ中、テスター２０へ送ら
れるデータ信号は、アレイ３０〜４６からの読み出しテ
ストビットの全てが期待データビットに一致する時は期
待データビットと一致し、読み出されたテストビットの
一つ以上が期待データビットと一致しない時は期待デー
タビットの反転ステートとなる。

【００３２】メモリデバイス２１からテスター２０へ送
られるこの情報は、同様に他のメモリから送られる情報
と共にデバイス２１〜２８内の欠陥を検出するため解析
される。この解析の結果はテスター２０に記憶され、商
業的に利用するための良好なデバイスをその後パスさせ
たり、商業的利用前にいくつかのデバイスを修理した
り、商業的利用をできないようにするためデバイスを不
合格にするのに用いられる。

【００３３】再度図５を参照する。メモリデバイス２１
が図１のテスター２０によってテストされない時はこの
デバイスは通常の作動モードで作動できる。通常の作動
モードでは、メモリデバイス２１はテスター２０でなく
マイクロプロセッサに相互接続され、テストＤＦＴ Ｍ
ＯＤＥ信号のための設計はディスエーブルされる。メモ
リデバイス２１の各データ入力端および出力端はマイク
ロプロセッサの対応するターミナルに別々に接続されて
いる。

【００３４】メモリデバイス２１に対する通常の書き込
み動作を行うため、入力データラッチ５１〜６６の各々
に異なるデータビットをラッチできる。ＤＦＴ ＭＯＤ
Ｅはディスエーブルされるので、書き込みマルチプレク
サ７１〜８６の右側の入力端に印加されるデータビット
は、センスアンプ１３１〜１４３のステートを決定し、
それぞれのアレイ３１〜４６のアドレス指定された記憶
セルに書き込まれる。

【００３５】通常の読み出し動作を行うため、いくつか
のアレイ３１〜４６の各々のアドレス指定されたメモリ
位置からそれぞれのセンスアレイ１３１〜１４６へ記憶
された異なるデータビットを読み出しできる。各センス
アンプ１３１〜１４６のステートはそれぞれの出力バッ
ファ１７１〜１８６およびデータリード線を介してマイ
クロプロセッサに送られる。１６の出力バッファ１７１
〜１８６が設けられているが、出力バッファ１７１およ
び１８６しか示していない。他の１４の出力バッファは
出力バッファ１７１と１８６との間の一連の点によって
略式表示されている。

【００３６】出力マイクロプロセッサ９２は、作動上の
利点をもたらすものである。図５の真理値表に示すよう
に、通常の作動中はＤＦＴ ＭＯＤＥ信号はディスエー
ブルされ、共通ライン１００上の信号をカットオフす
る。したがって、共通ライン１００上の信号レベルはＤ
ＯＮ’Ｔ ＣＡＲＥ状態である。マイクロプロセッサ−
メモリデバイス装置にはテスターはないので、期待デー
タビットはない。リード線１２０および１２１上に生じ
る出力信号は、リード線１１０および１１１上に生じる
センスアンプ１３１からの読み出されたデータ信号とそ
れぞれ同じにすぎない。

【００３７】次に図７を参照する。これら図にはＤＦＴ
ページ書き込み動作のための図１の装置を作動するため
のタイミング図が示されている。図示するように、別ア
ドレスストローブ信号ＲＡＳ（バー）がローになったこ
とに応答してメモリデバイスに列アドレスがラッチされ
る。最初、行アドレスストローブ信号ＣＡＳ（バー）が
ローになったことに応答してメモリデバイスに最初の行
アドレスがラッチされる。書き込みイネーブル信号ＷＥ
（バー）はローであって、書き込み動作を表示する。行
アドレスストローブ信号ＣＡＳ（バー）がローになった
とき有効なデータはメモリデバイスにラッチされ、アレ
イ内の最初にアドレス指定された記憶セルに記憶され
る。

【００３８】行アドレスストローブ信号は、２回目にロ
ーとなると、メモリデバイスに有効データがラッチさ
れ、アレイ内の２回目にアドレス指定された記憶セルに
記憶される。この２回目にアドレス指定された記憶セル
は最初にアドレス指定された記憶セルと同じ列にある
が、２回目の行アドレスによりアドレス指定されるどの
行にあってもよい。このようなページ書き込み動作で
は、テスターは一時に列アドレスを選択するだけで、ア
レイの単一列の複数の記憶セルにデータを書き込む。

【００３９】次に図８を参照する。ここにはＤＦＴペー
ジ読み出し動作のためのタイミング図が示されている。
列アドレスストローブ信号ＲＡＳ（バー）がローになる
と、デバイスに列アドレスがラッチされる。行アドレス
ストローブ信号ＣＡＳ（バー）がローになるとデバイス
に最初の行アドレスがラッチされる。行アドレスストロ
ーブ信号ＣＡＳ（バー）がローになった時はデバイスは
アレイのうちのアドレス指定された記憶位置からデータ
の読み出しもする。上記のように、期待データビットに
対してテストが完了する。有利なことに、このページ読
み出し動作を行うため、メモリデバイスに別の行アドレ
スがラッチされるとすぐに次のデータビットを読み出し
できる。センスアンプには最初にアクセスされた列に対
するデータビットの全てが入っているので、新しい行ア
ドレスが必要である。これと同じように、アレイの同じ
列から複数のデータビットを逐次短時間のうちに読み出
しでき、比較回路でテストできる。

【００４０】共通データ入力リード線６８および共通ラ
イン１００の双方を使用することによって得られたメモ
リデバイスの省スペースの観点から、上記テスト装置の
並列設計は従来のテスト装置の並列設計よりも利点が大
きい。デバイスのスペースが小さくてよいということ
は、デバイス当たりの最小コストで有効な並列書き込み
／並列読み出しテストを実行できることを意味してい
る。

【００４１】テスター２０を使用してメモリデバイス２
１〜２８の若干の変形例を有効にテストできる。このメ
モリデバイス２１〜２８の変形とは、別々の入力データ
ピンと出力データピンを共通な入出力データピンに置換
することである。各デバイス、例えばメモリデバイス２
１が共通入出力データピンおよび適当な入力データ用お
よび出力データ用マルチプレクサを有する限り、上記の
ようなテスト用の設計を利用できる。

【００４２】上記説明はテスト中のメモリデバイスの配
列および動作、および複数の入出力リード線を有しテス
ト用に設計された同じメモリデバイスの配列および通常
の動作をカバーしている。テストは迅速かつ有効に実施
でき、各々複数の入出力リード線を有する数個のメモリ
デバイスを一つのテスター２０によってテストできる。
本明細書に記載したメモリデバイスおよびテスト方法お
よび自明であるその他のものの要旨は、特許請求の範囲
に入ると考えられる。

【００４３】以上の説明に関し、更に以下の項を開示す
る。 （１）複数の入出力ピンと、アドレス指定可能な記憶セ
ルの複数のアレイと、ピンのうちの一つを介して印加さ
れたテストデータビットの複数のコピーを共通データ入
力リード線を介して供給し、記憶セルのアレイの各々の
うちのアドレス指定された記憶セルに記憶するための書
き込み回路と、共通データ入力リード線を含み、期待デ
ータビットを受信するための回路と、記憶セルのアレイ
の各々のうちのアドレス指定された記憶セルから記憶さ
れたテストデータビットを読み出すための読み出し回路
と、アドレス指定された記憶セルのうちの一つから読み
出された有効データビットに応答し、共通ライン上に第
１の電圧ステートを発生するため共通ライン回路と、各
々が記憶セルの異なるアレイに関連し、期待データビッ
トおよび記憶セルの関連アレイのうちの記憶セルから読
み出されたテストデータビットに応答するようになって
おり不一致の時にのみ共通ライン上の電圧ステートを変
えるための複数の比較回路とを備えた集積回路メモリデ
バイス。

【００４４】（２）メモリデバイスの回りに複数の比較
回路が分布しており、各比較回路は記憶セルの関連する
アレイに接近して位置する第１項記載の集積回路メモリ
デバイス。

【００４５】（３）共通ラインの電圧ステートは、記憶
セルのアレイの各々におけるアドレス指定された記憶セ
ルから読み出されたテストデータビットと、期待データ
とのすべての比較演算の結果を表す第２項記載の集積回
路メモリデバイス。

【００４６】（４）共通ラインは比較回路の各々の出力
端に接続されている第３項記載の集積回路メモリデバイ
ス。

【００４７】（５）入出力ピンは、入力データビットを
送るための複数の別個のピンと、出力データビットを送
るための複数の別個のピンとを備えた第４項記載の集積
回路メモリデバイス。

【００４８】（６）入出力ピンは複数のピンであり、各
ピンは入力データビットおよび出力データビットを送る
第４項記載の集積回路メモリデバイス。

【００４９】（７）共通ラインの電圧ステートは、記憶
セルのアレイの各々におけるアドレス指定された記憶セ
ルから読み出されたテストデータビットと、期待データ
とのすべての比較演算の結果を表す第１項記載の集積回
路メモリデバイス。

【００５０】（８）入出力ピンは、複数の別個のピン
と、複数の別個のピンとを備えた第７項記載の集積回路
メモリデバイス。

【００５１】（９）入出力ピンは複数のピンであり、各
ピンは入力データビットおよび出力データビットを送る
第７項記載の集積回路メモリデバイス。

【００５２】（１０）共通データ入力リード線および共
通ラインはデバイスを横断して記憶セルのアレイのすべ
てにルートが定められたテストリード線用のみに設計さ
れている第１項記載の集積回路メモリデバイス。

【００５３】（１１）複数の入出力ピンと、アドレス指
定可能な記憶セルの複数のアレイと、ピンのうちの一つ
を介して印加されたテストデータビットの複数のコピー
を共通データ入力リード線を介して供給し、記憶セルの
アレイの各々における一つの列に沿った、アドレス指定
された記憶セルに記憶するためのページモード書き込み
回路と、共通データ入力リード線を含み、期待データビ
ットを受信するための回路と、記憶セルのアレイの各々
のうちのアドレス指定された記憶セルから記憶されたテ
ストデータビットを読み出すための読み出し回路と、ア
ドレス指定された記憶セルのうちの一つから読み出され
た有効データビットに応答し、共通ライン上に第１の電
圧ステートを発生するため共通ライン回路と、各々が記
憶セルの異なるアレイに関連し、期待データビットおよ
び記憶セルの関連アレイのうちの記憶セルから読み出さ
れたテストデータビットに応答するようになっており、
不一致の時にのみ共通ライン上の電圧ステートを変える
ための複数の比較回路とを備えた集積回路メモリデバイ
ス。

【００５４】（１２）集積回路メモリデバイス（２１）
は複数の入出力ピン（３０等、１２７等）およびアドレ
ス指定可能な記憶セルの複数のアレイ（３１〜４６）を
含む。テスト用に設計された書き込み回路（５１、７
０、６８、７１〜８６、１３１〜１４６）は、単一のピ
ン（３０）および共通データ入力リード線（６８）を介
して印加されたテストビットの複数のコピーを並列に発
生し、アレイの各々におけるアドレス指定された記憶セ
ルに記憶する。回路（５１、７０）は、期待データビッ
トを受信し、このデータビットを共通データ入力リード
線（６８）に生じさせるようになっている。読み出し回
路（１３１〜１４６、１１１、１７０、１５１〜１６
６、９８、９９、１００、９２、１７１）は、アレイの
各々におけるアドレス指定された記憶セルから記憶され
たテストデータビットを読み出しするようになってい
る。共通ライン回路（９０）は共通ライン（１００）を
高電圧に充電する。各々が次のアレイに関連し、期待デ
ータビットおよび関連したアレイのアドレス指定された
記憶セルに記憶されたテストデータビットに応答するよ
うになっている複数の比較回路は、不一致の時に限り共
通ライン上の電圧をプルダウンする。かかる比較回路は
デバイスを横断するよう分布されており、各回路は接続
リード線がデバイスの狭い面積しか必要としないよう
に、記憶セルの関連アレイに接近している。共通ライン
の電圧ステートは期待データビットに対するすべての比
較演算の結果を示しており、この単一の共通ラインおよ
び単一の共通データ入力リード線は、記憶セルの複数の
アレイの各々へのルートが定められたテストリード線用
のみの設計になっている。

【図面の簡単な説明】

【図１】いくつかの入出力ピンを有し、テスト用に設計
（ＤＦＴ）された集積回路メモリデバイスをテストする
ための装置のブロック図を示す。

【図２】図１の装置のためのＤＦＴ ＭＯＤＥの書き込
み動作のタイミング図を示す。

【図３】図１の装置のＤＦＴ ＭＯＤＥの読み出し動作
のタイミング図を示す。

【図４】図１で使用される排他的ＯＲ（ＸＯＲ）ゲート
の真理値表を示す。

【図５】図１の出力マルチプレクサおよび反転論理回路
の真理値表を示す。

【図６】図１で使用される出力バッファの真理値表を示
す。

【図７】図１の装置のＤＦＴページ書き込み動作のタイ
ミング図を示す。

【図８】図１の装置のＤＦＴページ読み出し動作のタイ
ミング図を示す。

【符号の説明】

２０ テスター ２８ メモリデバイス ３０ ピン ３１ アレイ ５１〜６６ データラッチ ６８ 共通データ入力リード線 ７０ アンプ ７１〜８６ 書き込みマルチプレクサ ９０ 共通ライン回路 １３１〜１４６ センスアンプ １５１〜１６６ 比較回路

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３７１ Ｅ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の入出力ピンと、 アドレス指定可能な記憶セルの複数のアレイと、 ピンのうちの一つを介して印加されたテストデータビッ
   トの複数のコピーを共通データ入力リード線を介して供
   給し、記憶セルのアレイの各々のうちのアドレス指定さ
   れた記憶セルに記憶するための書き込み回路と、 共通データ入力リード線を含み、期待データビットを受
   信するための回路と、 記憶セルのアレイの各々のうちのアドレス指定された記
   憶セルから記憶されたテストデータビットを読み出すた
   めの読み出し回路と、 アドレス指定された記憶セルのうちの一つから読み出さ
   れた有効データビットに応答し、共通ライン上に第１の
   電圧ステートを発生するため共通ライン回路と、 各々が記憶セルの異なるアレイに関連し、期待データビ
   ットおよび記憶セルの関連アレイのうちの記憶セルから
   読み出されたテストデータビットに応答するようになっ
   ており、不一致の時にのみ共通ライン上の電圧ステート
   を変えるための複数の比較回路とを備えた集積回路メモ
   リデバイス。