JPH0745560A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0745560A JPH0745560A JP20564693A JP20564693A JPH0745560A JP H0745560 A JPH0745560 A JP H0745560A JP 20564693 A JP20564693 A JP 20564693A JP 20564693 A JP20564693 A JP 20564693A JP H0745560 A JPH0745560 A JP H0745560A
- Authority
- JP
- Japan
- Prior art keywords
- dicing
- groove
- wafer
- semiconductor device
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Dicing (AREA)
Abstract
(57)【要約】
【目的】 ウェハをチップ状にダイシングするときに欠
けやひびがチップ内に入るのを防止できる半導体装置及
びその製造方法を提供する。 【構成】 ダイシング前のウェハのダイシング位置にエ
ッチングなどによって溝を形成しておく。具体的には、
窓あけしたフォトレジスト２をマスクとして、ウェハ１
のダイシング位置にエッチングを施して溝４を形成し、
フォトレジスト２を除去して、ウェハ１を溝４内にてチ
ップにダイシングする。
けやひびがチップ内に入るのを防止できる半導体装置及
びその製造方法を提供する。 【構成】 ダイシング前のウェハのダイシング位置にエ
ッチングなどによって溝を形成しておく。具体的には、
窓あけしたフォトレジスト２をマスクとして、ウェハ１
のダイシング位置にエッチングを施して溝４を形成し、
フォトレジスト２を除去して、ウェハ１を溝４内にてチ
ップにダイシングする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、歩留りや信頼性の向上のための技術に関
する。
造方法に係り、歩留りや信頼性の向上のための技術に関
する。
【０００２】
【従来の技術】従来から、半導体装置ウェハをチップ状
にするとき、ウェハをダイサーなどを用いてダイシング
している。図４（ａ）は半導体装置ウェハ１を作製した
状態でダイシング前を示し、同図（ｂ）はダイシングし
た後の状態を示す。
にするとき、ウェハをダイサーなどを用いてダイシング
している。図４（ａ）は半導体装置ウェハ１を作製した
状態でダイシング前を示し、同図（ｂ）はダイシングし
た後の状態を示す。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のダイシングによって作製されたチップにあっ
ては、ダイシングするときにチップの欠け、ひびがチッ
プ内部に入ることがあり、チップ状にした半導体装置の
特性不良や信頼性不良を起こし、歩留りが下がるといっ
た問題がある。
うな従来のダイシングによって作製されたチップにあっ
ては、ダイシングするときにチップの欠け、ひびがチッ
プ内部に入ることがあり、チップ状にした半導体装置の
特性不良や信頼性不良を起こし、歩留りが下がるといっ
た問題がある。
【０００４】本発明は、上述した問題点を解決するもの
で、ダイシング前のウェハのダイシング位置に溝を形成
しておくことにより、ダイシングによって欠け、ひびが
チップ内に入るのを防止し、歩留りと信頼性の向上を図
ることができる半導体装置及びその製造方法を提供する
ことを目的とする。
で、ダイシング前のウェハのダイシング位置に溝を形成
しておくことにより、ダイシングによって欠け、ひびが
チップ内に入るのを防止し、歩留りと信頼性の向上を図
ることができる半導体装置及びその製造方法を提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に請求項１の発明は、ウェハ上のダイシング位置にダイ
シング幅よりも広い溝を形成した半導体装置である。請
求項２の発明は、上記溝の側面に保護膜を形成した請求
項１記載の半導体装置である。請求項３の発明は、ウェ
ハをチップにダイシングする前に、ダイシング位置にダ
イシング幅よりも広い溝をエッチングにより形成し、こ
の溝内にてダイシングする半導体装置の製造方法であ
る。請求項４の発明は、ウェハをチップにダイシングす
る前に、ダイシング位置にダイシング幅よりも広い溝を
エッチングにより形成し、次いでこの溝内に保護膜を形
成し、この溝内にてダイシングする半導体装置の製造方
法である。
に請求項１の発明は、ウェハ上のダイシング位置にダイ
シング幅よりも広い溝を形成した半導体装置である。請
求項２の発明は、上記溝の側面に保護膜を形成した請求
項１記載の半導体装置である。請求項３の発明は、ウェ
ハをチップにダイシングする前に、ダイシング位置にダ
イシング幅よりも広い溝をエッチングにより形成し、こ
の溝内にてダイシングする半導体装置の製造方法であ
る。請求項４の発明は、ウェハをチップにダイシングす
る前に、ダイシング位置にダイシング幅よりも広い溝を
エッチングにより形成し、次いでこの溝内に保護膜を形
成し、この溝内にてダイシングする半導体装置の製造方
法である。
【０００６】
【作用】請求項１，３によれば、ウェハ上のダイシング
位置に溝をエッチングなどにより形成し、この溝内にて
ダイシングしてチップを形成するので、ダイシングの際
に発生する欠けやひびがチップ内部に入りにくくなる。
請求項２，４によれば、ウェハ上のダイシング位置に溝
をエッチングなどにより形成し、さらに、この溝内に保
護膜を形成し、この溝内にてダイシングしてチップを形
成するので、上記の作用をより一層高めることができ
る。
位置に溝をエッチングなどにより形成し、この溝内にて
ダイシングしてチップを形成するので、ダイシングの際
に発生する欠けやひびがチップ内部に入りにくくなる。
請求項２，４によれば、ウェハ上のダイシング位置に溝
をエッチングなどにより形成し、さらに、この溝内に保
護膜を形成し、この溝内にてダイシングしてチップを形
成するので、上記の作用をより一層高めることができ
る。
【０００７】
【実施例】以下、本発明を具体化した第１実施例につい
て説明する。図１はダイシングまでの処理フローを示
す。（ａ）に示すように、半導体装置ウェハ１を作製し
た後、（ｂ）に示すように、ウェハ１の表面にフォトレ
ジスト２を塗布する。次に、（ｃ）に示すように、不図
示のマスクをかけてフォトレジスト２を露光させ、現像
した後、（ｄ）に示すように、ドライエッチング又はウ
ェットエッチングによって溝４を形成する。このとき、
溝４は、後述するウェハ１上のダイシング位置に、ダイ
シング幅よりも少しだけ広くなるように形成される。そ
の後、（ｅ）に示すように、フォトレジスト２を除去し
てダイシングまでの前処理が終了する。そして、（ｆ）
に示すように、ウェハ１を溝４内にてチップにダイシン
グする。このように、ダイシングする前に、エッチング
によってダイシング位置に溝を形成しておくことによ
り、ダイシングの際に発生する欠けやひびがチップ内に
入るのを防止することができる。
て説明する。図１はダイシングまでの処理フローを示
す。（ａ）に示すように、半導体装置ウェハ１を作製し
た後、（ｂ）に示すように、ウェハ１の表面にフォトレ
ジスト２を塗布する。次に、（ｃ）に示すように、不図
示のマスクをかけてフォトレジスト２を露光させ、現像
した後、（ｄ）に示すように、ドライエッチング又はウ
ェットエッチングによって溝４を形成する。このとき、
溝４は、後述するウェハ１上のダイシング位置に、ダイ
シング幅よりも少しだけ広くなるように形成される。そ
の後、（ｅ）に示すように、フォトレジスト２を除去し
てダイシングまでの前処理が終了する。そして、（ｆ）
に示すように、ウェハ１を溝４内にてチップにダイシン
グする。このように、ダイシングする前に、エッチング
によってダイシング位置に溝を形成しておくことによ
り、ダイシングの際に発生する欠けやひびがチップ内に
入るのを防止することができる。
【０００８】次に、第２実施例について説明する。図２
及び図３はダイシングまでの処理フローを示す。図２
（ａ）乃至（ｅ）は上記第１実施例と同様である。次
に、（ｆ）に示すように、酸化法又はＣＶＤ（化学的気
相成長法）により、酸化膜又は窒化膜の保護膜３を形成
する。その後、（ｇ）に示すように、保護膜３の上から
フォトレジスト２を塗布する。次に、（ｈ）に示すよう
に、不図示のマスクをかけてフォトレジスト２を露光さ
せ、現像した後、（ｉ）に示すように、ドライエッチン
グ又はウェットエッチングを行って、後でダイシングす
る位置にある保護膜３をダイシングが容易なように除去
する。その後、（ｊ）に示すように、フォトレジスト２
を除去してダイシングまでの前処理が終了する。そし
て、（ｋ）に示すように、ウェハ１を溝４内にてチップ
にダイシングする。このように、ダイシングする前に、
エッチングによってダイシング位置に溝を形成し、さら
に、この溝内に保護膜を形成しておくことにより、ダイ
シングの際に発生する欠けやひびがチップ内に入るの
を、上記第１実施例よりも一層、防止することができ
る。
及び図３はダイシングまでの処理フローを示す。図２
（ａ）乃至（ｅ）は上記第１実施例と同様である。次
に、（ｆ）に示すように、酸化法又はＣＶＤ（化学的気
相成長法）により、酸化膜又は窒化膜の保護膜３を形成
する。その後、（ｇ）に示すように、保護膜３の上から
フォトレジスト２を塗布する。次に、（ｈ）に示すよう
に、不図示のマスクをかけてフォトレジスト２を露光さ
せ、現像した後、（ｉ）に示すように、ドライエッチン
グ又はウェットエッチングを行って、後でダイシングす
る位置にある保護膜３をダイシングが容易なように除去
する。その後、（ｊ）に示すように、フォトレジスト２
を除去してダイシングまでの前処理が終了する。そし
て、（ｋ）に示すように、ウェハ１を溝４内にてチップ
にダイシングする。このように、ダイシングする前に、
エッチングによってダイシング位置に溝を形成し、さら
に、この溝内に保護膜を形成しておくことにより、ダイ
シングの際に発生する欠けやひびがチップ内に入るの
を、上記第１実施例よりも一層、防止することができ
る。
【０００９】
【発明の効果】以上のように請求項１，３の発明によれ
ば、ダイシングする前に、エッチングなどによってダイ
シング位置に溝を形成するので、ダイシングの際に発生
する欠けやひびを溝の壁で止めることができ、欠けやひ
びがチップ内部に入るのを防止することができる。従っ
て、ダイシングによる半導体装置の特性不良や信頼性不
良の発生を防止することができる。また、ダイシングに
よる歩留り低下を防止することができる。請求項２，４
の発明によれば、溝の側面に保護膜を形成するので、上
記効果をより一層高めることができる。
ば、ダイシングする前に、エッチングなどによってダイ
シング位置に溝を形成するので、ダイシングの際に発生
する欠けやひびを溝の壁で止めることができ、欠けやひ
びがチップ内部に入るのを防止することができる。従っ
て、ダイシングによる半導体装置の特性不良や信頼性不
良の発生を防止することができる。また、ダイシングに
よる歩留り低下を防止することができる。請求項２，４
の発明によれば、溝の側面に保護膜を形成するので、上
記効果をより一層高めることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例によるダイシングまでの処
理フローを示す図である。
理フローを示す図である。
【図２】第２実施例によるダイシングまでの処理フロー
を示す図である。
を示す図である。
【図３】第２実施例によるダイシングまでの処理フロー
を示す図である。
を示す図である。
【図４】従来例のダイシングまでの処理フローを示す図
である。
である。
１ 半導体装置ウェハ ２ フォトレジスト ３ 保護膜 ４ 溝
Claims (4)
- 【請求項１】 ウェハ上のダイシング位置にダイシング
幅よりも広い溝を形成したことを特徴とする半導体装
置。 - 【請求項２】 上記溝の側面に保護膜を形成したことを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 ウェハをチップにダイシングする前に、
ダイシング位置にダイシング幅よりも広い溝をエッチン
グにより形成し、この溝内にてダイシングすることを特
徴とする半導体装置の製造方法。 - 【請求項４】 ウェハをチップにダイシングする前に、
ダイシング位置にダイシング幅よりも広い溝をエッチン
グにより形成し、次いでこの溝内に保護膜を形成し、こ
の溝内にてダイシングすることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20564693A JPH0745560A (ja) | 1993-07-27 | 1993-07-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20564693A JPH0745560A (ja) | 1993-07-27 | 1993-07-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745560A true JPH0745560A (ja) | 1995-02-14 |
Family
ID=16510344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20564693A Withdrawn JPH0745560A (ja) | 1993-07-27 | 1993-07-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745560A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5882988A (en) * | 1995-08-16 | 1999-03-16 | Philips Electronics North America Corporation | Semiconductor chip-making without scribing |
| KR20000061035A (ko) * | 1999-03-23 | 2000-10-16 | 최완균 | 반도체 칩과 그의 제조 방법과 그 반도체 칩을 이용한 적층 칩패키지 및 그 적층 칩 패키지의 제조 방법 |
| DE102008037947A1 (de) | 2008-03-17 | 2009-10-08 | Mitsubishi Electric Corp. | Element-Wafer und Verfahren zu dessen Herstellung |
| JP2015220264A (ja) * | 2014-05-15 | 2015-12-07 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2016103564A (ja) * | 2014-11-28 | 2016-06-02 | シチズンファインデバイス株式会社 | 基板および基板の製造方法 |
-
1993
- 1993-07-27 JP JP20564693A patent/JPH0745560A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5882988A (en) * | 1995-08-16 | 1999-03-16 | Philips Electronics North America Corporation | Semiconductor chip-making without scribing |
| KR20000061035A (ko) * | 1999-03-23 | 2000-10-16 | 최완균 | 반도체 칩과 그의 제조 방법과 그 반도체 칩을 이용한 적층 칩패키지 및 그 적층 칩 패키지의 제조 방법 |
| DE102008037947A1 (de) | 2008-03-17 | 2009-10-08 | Mitsubishi Electric Corp. | Element-Wafer und Verfahren zu dessen Herstellung |
| US8304899B2 (en) | 2008-03-17 | 2012-11-06 | Mitsubishi Electric Corporation | Element wafer and method for manufacturing the same |
| CN101539586B (zh) | 2008-03-17 | 2013-01-09 | 三菱电机株式会社 | 元件晶片和元件晶片的制造方法 |
| DE102008037947B4 (de) * | 2008-03-17 | 2013-06-06 | Mitsubishi Electric Corp. | Verfahren zum Herstellen eines Element-Wafer und eines Elements |
| JP2015220264A (ja) * | 2014-05-15 | 2015-12-07 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2016103564A (ja) * | 2014-11-28 | 2016-06-02 | シチズンファインデバイス株式会社 | 基板および基板の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0774130A (ja) | ウェハからチップを個別化する方法 | |
| JPH04268747A (ja) | 半導体基板のアクティブ領域間にフィールド酸化物を形成する方法 | |
| JPH03145730A (ja) | 集積回路半導体デバイスの製造方法 | |
| JPH0745560A (ja) | 半導体装置及びその製造方法 | |
| JP2925960B2 (ja) | 半導体装置の製造方法 | |
| US20040067654A1 (en) | Method of reducing wafer etching defect | |
| US6867143B1 (en) | Method for etching a semiconductor substrate using germanium hard mask | |
| JPH1064855A (ja) | 半導体装置の製造方法 | |
| JP2644069B2 (ja) | 半導体装置の製造方法 | |
| CN1983563A (zh) | 形成栅极介电层的方法 | |
| US5510290A (en) | Method for forming a field oxide layer in a semiconductor device which prevents bird beak by nitradation of pad oxide | |
| US6383936B1 (en) | Method for removing black silicon in semiconductor fabrication | |
| US6352908B1 (en) | Method for reducing nitride residue in a LOCOS isolation area | |
| US6245643B1 (en) | Method of removing polysilicon residual in a LOCOS isolation process using an etching selectivity solution | |
| US6812148B2 (en) | Preventing gate oxice thinning effect in a recess LOCOS process | |
| KR100364416B1 (ko) | 반도체소자의소자격리방법 | |
| JP2776683B2 (ja) | 半導体装置の製造方法 | |
| JPH03149819A (ja) | 半導体装置の製造方法 | |
| KR100216729B1 (ko) | 실리콘 직접 접합 후처리 공정 | |
| JP2002164350A (ja) | 半導体素子の製造方法 | |
| JPH11297813A (ja) | 半導体装置及びその製造方法 | |
| JP2704054B2 (ja) | 層間絶縁膜の検査方法 | |
| TW452924B (en) | Method for forming trench isolation area with spin-on material | |
| JPH0444336A (ja) | 半導体装置の製造方法 | |
| JP2001068520A (ja) | 半導体装置の不良解析方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |