JPH0745627A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0745627A JPH0745627A JP5184283A JP18428393A JPH0745627A JP H0745627 A JPH0745627 A JP H0745627A JP 5184283 A JP5184283 A JP 5184283A JP 18428393 A JP18428393 A JP 18428393A JP H0745627 A JPH0745627 A JP H0745627A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】高周波高出力バイポーラトランジスタの出力電
力を向上させる。 【構成】ベース領域６直下のＮ- 型エピタキシャル層４
の底部にＮ+ 型シリコン基板１よりも高不純物濃度のＮ
++型埋込層を形成して実効的なエピタキシャル層の厚さ
を薄くする。
力を向上させる。 【構成】ベース領域６直下のＮ- 型エピタキシャル層４
の底部にＮ+ 型シリコン基板１よりも高不純物濃度のＮ
++型埋込層を形成して実効的なエピタキシャル層の厚さ
を薄くする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特にバイポーラトランジスタおよびその
製造方法に関する。
造方法に関し、特にバイポーラトランジスタおよびその
製造方法に関する。
【０００２】
【従来の技術】プレーナー型バイポーラトランジスタ
は、遮断周波数ｆT を上げるためにベースの接合深さｘ
j は０．４μｍ以下と浅くつくられている。ところで、
コレクタ・ベース間耐圧（以下Ｃ−Ｂ耐圧と記す）はコ
レクタの不純物濃度ＮC が一定の場合、コレクタ・ベー
ス接合（以下Ｃ−Ｂ接合と記す）外周部の曲面で決ま
り、接合部が球面であると仮定するとＣ−Ｂ耐圧はＣ−
Ｂ接合の曲率、即ちベースの接合深さｘj により決ま
る。従って、ベースの接合深さｘj が浅い程、Ｃ−Ｂ接
合の電界強度は大きくなり、Ｃ−Ｂ耐圧は低くなる。
は、遮断周波数ｆT を上げるためにベースの接合深さｘ
j は０．４μｍ以下と浅くつくられている。ところで、
コレクタ・ベース間耐圧（以下Ｃ−Ｂ耐圧と記す）はコ
レクタの不純物濃度ＮC が一定の場合、コレクタ・ベー
ス接合（以下Ｃ−Ｂ接合と記す）外周部の曲面で決ま
り、接合部が球面であると仮定するとＣ−Ｂ耐圧はＣ−
Ｂ接合の曲率、即ちベースの接合深さｘj により決ま
る。従って、ベースの接合深さｘj が浅い程、Ｃ−Ｂ接
合の電界強度は大きくなり、Ｃ−Ｂ耐圧は低くなる。
【０００３】ところで、動作周波数が１ＭＨｚ以上で、
出力電力が１Ｗ以上の高周波高出力トランジスタにおい
ては、Ｃ−Ｂ接合に１２Ｖ以上の印加電圧（以下ＶCCと
記す）をかけるが、電圧スイングを考慮し、Ｃ−Ｂ間耐
圧はＶCCの２倍以上となる様に設計されている。一方、
高周波動作させるために遮断周波数ｆT を上げなければ
ならないためベース接合深さｘj は浅くしなければなら
ないので、浅いベース接合深さｘj でも所要のＣ−Ｂ耐
圧を得られるように、一般にベース領域の外周にベース
接合深さが１μｍ程度と深いベースガードリング層を設
けている。
出力電力が１Ｗ以上の高周波高出力トランジスタにおい
ては、Ｃ−Ｂ接合に１２Ｖ以上の印加電圧（以下ＶCCと
記す）をかけるが、電圧スイングを考慮し、Ｃ−Ｂ間耐
圧はＶCCの２倍以上となる様に設計されている。一方、
高周波動作させるために遮断周波数ｆT を上げなければ
ならないためベース接合深さｘj は浅くしなければなら
ないので、浅いベース接合深さｘj でも所要のＣ−Ｂ耐
圧を得られるように、一般にベース領域の外周にベース
接合深さが１μｍ程度と深いベースガードリング層を設
けている。
【０００４】図２は従来の半導体装置の第１の例を示す
半導体チップの断面図である。
半導体チップの断面図である。
【０００５】図２に示すように、コレクタとなるＮ+ 型
（高不純物濃度Ｎ型）シリコン基板１の上にＮ- 型（低
不純物濃度Ｎ型）エピタキシャル層２１を形成し、Ｎ-
型エピタキシャル層２１の上に酸化シリコン膜５を形成
する。次に、Ｎ- 型エピタキシャル層２１の表面に選択
的にＰ型の不純物をイオン注入してベース領域６と、ベ
ース領域６の周囲に接して取囲むベースガードリング層
７を設ける。
（高不純物濃度Ｎ型）シリコン基板１の上にＮ- 型（低
不純物濃度Ｎ型）エピタキシャル層２１を形成し、Ｎ-
型エピタキシャル層２１の上に酸化シリコン膜５を形成
する。次に、Ｎ- 型エピタキシャル層２１の表面に選択
的にＰ型の不純物をイオン注入してベース領域６と、ベ
ース領域６の周囲に接して取囲むベースガードリング層
７を設ける。
【０００６】次に、酸化シリコン膜５を選択的にエッチ
ングしてエミッタ形成用の第１の開口部とベースコンタ
クト用の第２の開口部のそれぞれを形成し、第１の開口
部にＮ型不純物を含む多結晶シリコン膜８を設けて熱処
理により不純物をベース領域６内に拡散してＮ+ 型のエ
ミッタ領域９を形成し、第２の開口部にＰ型不純物を導
入してＰ+ 型ベースコンタクト層１０を形成する。次
に、多結晶シリコン膜８およびベースコンタクト層１０
と接続するエミッタ電極１１およびベース電極１２のそ
れぞれを形成しバイポーラトランジスタを構成する。
ングしてエミッタ形成用の第１の開口部とベースコンタ
クト用の第２の開口部のそれぞれを形成し、第１の開口
部にＮ型不純物を含む多結晶シリコン膜８を設けて熱処
理により不純物をベース領域６内に拡散してＮ+ 型のエ
ミッタ領域９を形成し、第２の開口部にＰ型不純物を導
入してＰ+ 型ベースコンタクト層１０を形成する。次
に、多結晶シリコン膜８およびベースコンタクト層１０
と接続するエミッタ電極１１およびベース電極１２のそ
れぞれを形成しバイポーラトランジスタを構成する。
【０００７】このバイポーラトランジスタは、ベース領
域６の接合深さｘjcよりベースガードリング層７の接合
深さｘjBG が深いという構造を有している。
域６の接合深さｘjcよりベースガードリング層７の接合
深さｘjBG が深いという構造を有している。
【０００８】ところで、Ｃ−Ｂ耐圧は、エピタキシャル
層の厚さｔe0にも依存する。即ちＣ−Ｂ接合の空乏層が
広がりＮ+ 型シリコン基板１に達するようになるとパン
チスルー現象が生じる。このため、ベースガードリング
層７下のエピタキシャル層の厚さｔe2（＝ｔe0−
ｘjBG ）はある程度の厚さが必要となる。エピタキシャ
ル層の濃度を５×１０13ｃｍ-3、Ｃ−Ｂ耐圧を４０Ｖと
したとき、エピタキシャル層の厚さｔe2は３．５μｍ程
度必要である。ここで、ベースガードリング層の深さｘ
jBG を２μｍ、ベース層の深さｘjcを０．３μｍとする
と実効エピタキシャル層の厚さｔe1（＝ｔe0−ｘjc）は
５．２μｍとなる。ここで、高周波高出力トランジスタ
において、その出力電力は前述の実効エピタキシャル層
の厚さｔe1に反比例するため、エピタキシャル層の厚さ
ｔe1は出来るだけうすいことが要求される。
層の厚さｔe0にも依存する。即ちＣ−Ｂ接合の空乏層が
広がりＮ+ 型シリコン基板１に達するようになるとパン
チスルー現象が生じる。このため、ベースガードリング
層７下のエピタキシャル層の厚さｔe2（＝ｔe0−
ｘjBG ）はある程度の厚さが必要となる。エピタキシャ
ル層の濃度を５×１０13ｃｍ-3、Ｃ−Ｂ耐圧を４０Ｖと
したとき、エピタキシャル層の厚さｔe2は３．５μｍ程
度必要である。ここで、ベースガードリング層の深さｘ
jBG を２μｍ、ベース層の深さｘjcを０．３μｍとする
と実効エピタキシャル層の厚さｔe1（＝ｔe0−ｘjc）は
５．２μｍとなる。ここで、高周波高出力トランジスタ
において、その出力電力は前述の実効エピタキシャル層
の厚さｔe1に反比例するため、エピタキシャル層の厚さ
ｔe1は出来るだけうすいことが要求される。
【０００９】また、高周波小信号トランジスタでは高出
力トランジスタのように高耐圧を必要としないが、実効
エピタキシャル層の厚さｔe1を薄くすることにより高周
波特性を向上させる例が特公昭６０−８４８７２号公報
に記載されている。
力トランジスタのように高耐圧を必要としないが、実効
エピタキシャル層の厚さｔe1を薄くすることにより高周
波特性を向上させる例が特公昭６０−８４８７２号公報
に記載されている。
【００１０】図３は従来の半導体装置の第２の例を示す
半導体チップの断面図である。
半導体チップの断面図である。
【００１１】図３に示すように、Ｐ型シリコン基板３１
の表面にＮ型のコレクタ埋込層３２を選択的に形成し、
コレクタ埋込層３２を含む表面にＮ- 型エピタキシャル
層３３を形成する。次に、Ｎ- 型エピタキシャル層３３
の表面に絶縁膜３４を形成してエミッタ領域形成用開口
部を形成した後、絶縁膜３４をマスクとして数百ＫｅＶ
〜数ＭｅＶの高い加速エネルギーでヒ素イオンをイオン
注入してＮ+ 型埋込層３５を形成する。次に、Ｎ+ 型の
コレクタコンタクト層３６を形成した後、高周波高出力
トランジスタと同様に、Ｐ型のベース領域６，エミッタ
領域形成用開口部に形成したＮ型不純物を含む多結晶シ
リコン膜８からベース領域６内に不純物を拡散して形成
したＮ+ 型のエミッタ領域９，絶縁膜３４に形成したベ
ースコンタクト用開口部にＰ型不純物を拡散して形成し
たＰ+ 型のベースコンタクト層１０とこれらに接続して
形成したエミッタ電極１１，ベース電極１２，コレクタ
電極１３のそれぞれを形成する。
の表面にＮ型のコレクタ埋込層３２を選択的に形成し、
コレクタ埋込層３２を含む表面にＮ- 型エピタキシャル
層３３を形成する。次に、Ｎ- 型エピタキシャル層３３
の表面に絶縁膜３４を形成してエミッタ領域形成用開口
部を形成した後、絶縁膜３４をマスクとして数百ＫｅＶ
〜数ＭｅＶの高い加速エネルギーでヒ素イオンをイオン
注入してＮ+ 型埋込層３５を形成する。次に、Ｎ+ 型の
コレクタコンタクト層３６を形成した後、高周波高出力
トランジスタと同様に、Ｐ型のベース領域６，エミッタ
領域形成用開口部に形成したＮ型不純物を含む多結晶シ
リコン膜８からベース領域６内に不純物を拡散して形成
したＮ+ 型のエミッタ領域９，絶縁膜３４に形成したベ
ースコンタクト用開口部にＰ型不純物を拡散して形成し
たＰ+ 型のベースコンタクト層１０とこれらに接続して
形成したエミッタ電極１１，ベース電極１２，コレクタ
電極１３のそれぞれを形成する。
【００１２】このトランジスタではＮ+ 型埋込層３５に
より実効エピタキシャル層の厚さｔe1を薄くでき高周波
特性を向上できるが、ベースガードリング層がないた
め、高出力トランジスタに必要な高耐圧を得ることがで
きない。
より実効エピタキシャル層の厚さｔe1を薄くでき高周波
特性を向上できるが、ベースガードリング層がないた
め、高出力トランジスタに必要な高耐圧を得ることがで
きない。
【００１３】
【発明が解決しようとする課題】この従来の半導体装置
は、高周波高出力トランジスタのベース領域の接合深さ
ｘjcよりベースガードリング層の接合深さｘjBG が深く
なっており、実効エピタキシャル層の厚さｔe1がｘjBG
とｘjcの深さの差の分だけ厚くなっているので、出力電
力が低く抑えられてしまうという問題点があった。
は、高周波高出力トランジスタのベース領域の接合深さ
ｘjcよりベースガードリング層の接合深さｘjBG が深く
なっており、実効エピタキシャル層の厚さｔe1がｘjBG
とｘjcの深さの差の分だけ厚くなっているので、出力電
力が低く抑えられてしまうという問題点があった。
【００１４】また、高周波小信号トランジスタのよう
に、エミッタ直下に高濃度埋込層を設けることによりｔ
e1を小さくできるが、大電流動作には適応できないとい
う問題があった。
に、エミッタ直下に高濃度埋込層を設けることによりｔ
e1を小さくできるが、大電流動作には適応できないとい
う問題があった。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
高不純物濃度の一導電型半導体基板上に形成した低不純
物濃度の第１の一導電型エピタキシャル層と、前記第１
の一導電型エピタキシャル層中に選択的に形成した前記
半導体基板よりも高不純物濃度の一導電型埋込層と、前
記埋込層を含む表面に形成して前記第１の一導電型エピ
タキシャル層と一体化した低不純物濃度の第２の一導電
型エピタキシャル層と、前記埋込層上の前記第２の一導
電型エピタキシャル層の表面に形成した逆導電型のベー
ス領域と、前記ベース領域の周囲に接して取囲み且つ前
記ベース領域よりも深い接合深さを有するベースガード
リング層と、前記ベース領域内に形成した一導電型のエ
ミッタ領域とを有する。
高不純物濃度の一導電型半導体基板上に形成した低不純
物濃度の第１の一導電型エピタキシャル層と、前記第１
の一導電型エピタキシャル層中に選択的に形成した前記
半導体基板よりも高不純物濃度の一導電型埋込層と、前
記埋込層を含む表面に形成して前記第１の一導電型エピ
タキシャル層と一体化した低不純物濃度の第２の一導電
型エピタキシャル層と、前記埋込層上の前記第２の一導
電型エピタキシャル層の表面に形成した逆導電型のベー
ス領域と、前記ベース領域の周囲に接して取囲み且つ前
記ベース領域よりも深い接合深さを有するベースガード
リング層と、前記ベース領域内に形成した一導電型のエ
ミッタ領域とを有する。
【００１６】本発明の半導体装置の製造方法は、高不純
物濃度の一導電型半導体基板上に低不純物濃度の第１の
エピタキシャル層を形成して選択的に高濃度の不純物を
導入し前記半導体基板よりも高不純物濃度の一導電型埋
込層を形成する工程と、前記埋込層を含む表面に形成し
て前記第１の一導電型エピタキシャル層と一体化した低
不純物濃度の第２の一導電型エピタキシャル層を形成す
る工程と、前記埋込層上の前記第２のエピタキシャル層
の表面に選択的に逆導電型のベース領域および前記ベー
ス領域の周囲に接して取囲み且つ前記ベース領域よりも
深い接合深さを有する逆導電型のベースガードリング層
をそれぞれ形成する工程と、前記ベース領域内に一導電
型エミッタ領域を選択的に形成する工程とを含んで構成
される。
物濃度の一導電型半導体基板上に低不純物濃度の第１の
エピタキシャル層を形成して選択的に高濃度の不純物を
導入し前記半導体基板よりも高不純物濃度の一導電型埋
込層を形成する工程と、前記埋込層を含む表面に形成し
て前記第１の一導電型エピタキシャル層と一体化した低
不純物濃度の第２の一導電型エピタキシャル層を形成す
る工程と、前記埋込層上の前記第２のエピタキシャル層
の表面に選択的に逆導電型のベース領域および前記ベー
ス領域の周囲に接して取囲み且つ前記ベース領域よりも
深い接合深さを有する逆導電型のベースガードリング層
をそれぞれ形成する工程と、前記ベース領域内に一導電
型エミッタ領域を選択的に形成する工程とを含んで構成
される。
【００１７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１８】図１（ａ）〜（ｅ）は本発明の一実施例の
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
製造方法を説明するための工程順に示した半導体チップ
の断面図である。
【００１９】まず、図１（ａ）に示すように、コレクタ
となる不純物濃度が５×１０15〜５×１０16ｃｍ-3のＮ
+ 型シリコン基板１の上に比抵抗が０．５〜５Ωｃｍ
（望ましくは１〜２Ωｃｍ）の第１のＮ- 型エピタキシ
ャル層２を１〜２０μｍ（望ましくは２μｍ）の厚さに
成長し、Ｎ- 型エピタキシャル層２の一部にヒ素イオン
をイオン注入してＮ+ 型シリコン基板１よりも高不純物
濃度（不純物濃度が１×１０17〜１×１０18ｃｍ-3）の
Ｎ++型埋込層３を形成する。
となる不純物濃度が５×１０15〜５×１０16ｃｍ-3のＮ
+ 型シリコン基板１の上に比抵抗が０．５〜５Ωｃｍ
（望ましくは１〜２Ωｃｍ）の第１のＮ- 型エピタキシ
ャル層２を１〜２０μｍ（望ましくは２μｍ）の厚さに
成長し、Ｎ- 型エピタキシャル層２の一部にヒ素イオン
をイオン注入してＮ+ 型シリコン基板１よりも高不純物
濃度（不純物濃度が１×１０17〜１×１０18ｃｍ-3）の
Ｎ++型埋込層３を形成する。
【００２０】次に、図１（ｂ）に示すように、Ｎ++型埋
込層３を含む表面にＮ- 型エピタキシャル層を５〜８μ
ｍの厚さに形成してＮ- 型エピタキシャル層２と一体化
した第２のＮ- 型エピタキシャル層４を形成する。次
に、Ｎ- 型エピタキシャル層４の表面を熱酸化して厚さ
０．３μｍ程度の酸化シリコン膜５を形成すると共にＮ
++埋込層３をアニールする。
込層３を含む表面にＮ- 型エピタキシャル層を５〜８μ
ｍの厚さに形成してＮ- 型エピタキシャル層２と一体化
した第２のＮ- 型エピタキシャル層４を形成する。次
に、Ｎ- 型エピタキシャル層４の表面を熱酸化して厚さ
０．３μｍ程度の酸化シリコン膜５を形成すると共にＮ
++埋込層３をアニールする。
【００２１】次に、図１（ｃ）に示すように、Ｎ- 型エ
ピタキシャル層４の表面にホウ素イオンを加速エネルギ
ー１００〜１５０ｋｅＶ、ドーズ量０．５×１０13〜
１．０×１０13ｃｍ-2で選択的にイオン注入し、熱処理
して環状のＰ+ 型のベースガードリング層７を形成し、
同様にホウ素イオンを加速エネルギー１０〜２０ｋｅ
Ｖ、ドーズ量１×１０13〜１×１０14ｃｍ-2でガードリ
ング層７の内側にイオン注入してベースガードリング層
７の内側に接続し且つベースガードリング層７よりも浅
いＰ型のベース領域６を形成する。
ピタキシャル層４の表面にホウ素イオンを加速エネルギ
ー１００〜１５０ｋｅＶ、ドーズ量０．５×１０13〜
１．０×１０13ｃｍ-2で選択的にイオン注入し、熱処理
して環状のＰ+ 型のベースガードリング層７を形成し、
同様にホウ素イオンを加速エネルギー１０〜２０ｋｅ
Ｖ、ドーズ量１×１０13〜１×１０14ｃｍ-2でガードリ
ング層７の内側にイオン注入してベースガードリング層
７の内側に接続し且つベースガードリング層７よりも浅
いＰ型のベース領域６を形成する。
【００２２】次に、図１（ｄ）に示すように、酸化シリ
コン膜５を選択的にエッチングしてエミッタ領域形成用
の第１の開口部とベースコンタクト用の第２の開口部の
それぞれを形成する。次に、第２の開口部をマスクして
第１の開口部にリンを含む多結晶シリコン膜８を選択的
に形成して熱処理し、多結晶シリコン膜８よりリンを第
１の開口部のベース領域６内に拡散してＮ+ 型エミッタ
領域９を形成する。次に多結晶シリコン膜８をマスクし
て第２の開口部のベース領域内にホウ素イオンをイオン
注入してＰ+ 型ベースコンタクト層１０を形成する。
コン膜５を選択的にエッチングしてエミッタ領域形成用
の第１の開口部とベースコンタクト用の第２の開口部の
それぞれを形成する。次に、第２の開口部をマスクして
第１の開口部にリンを含む多結晶シリコン膜８を選択的
に形成して熱処理し、多結晶シリコン膜８よりリンを第
１の開口部のベース領域６内に拡散してＮ+ 型エミッタ
領域９を形成する。次に多結晶シリコン膜８をマスクし
て第２の開口部のベース領域内にホウ素イオンをイオン
注入してＰ+ 型ベースコンタクト層１０を形成する。
【００２３】次に、図１（ｅ）に示すように、多結晶シ
リコン膜７およびベースコンタクト層１０を含む表面に
金膜を堆積してパターニングし、多結晶シリコン膜７と
接続するエミッタ電極１０およびベースコンタクト層９
と接続するベース電極１１のそれぞれを形成し、バイポ
ーラトランジスタを構成する。
リコン膜７およびベースコンタクト層１０を含む表面に
金膜を堆積してパターニングし、多結晶シリコン膜７と
接続するエミッタ電極１０およびベースコンタクト層９
と接続するベース電極１１のそれぞれを形成し、バイポ
ーラトランジスタを構成する。
【００２４】従来例のトランジスタではコレクタ抵抗が
０．６〜１．１Ω程度であるのに対して、この実施例の
トランジスタではコレクタ抵抗が０．４〜０．８Ω程度
と低くなり、出力電力を５〜２０％増大することができ
る。
０．６〜１．１Ω程度であるのに対して、この実施例の
トランジスタではコレクタ抵抗が０．４〜０．８Ω程度
と低くなり、出力電力を５〜２０％増大することができ
る。
【００２５】なお、本実施例ではＮＰＮトランジスタの
場合について説明したが、ＰＮＰトランジスタに適用し
た場合にも同様に高出力化が実現できる。
場合について説明したが、ＰＮＰトランジスタに適用し
た場合にも同様に高出力化が実現できる。
【００２６】
【発明の効果】以上説明したように本発明は、ベース領
域と対向する部分に半導体基板より高不純物濃度のコレ
クタ埋込層を設けているので、実効的なエピタキシャル
層の厚さを従来よりうすくすることができ、高周波高出
力トランジスタにおける出力電力を向上できるという効
果を有する。
域と対向する部分に半導体基板より高不純物濃度のコレ
クタ埋込層を設けているので、実効的なエピタキシャル
層の厚さを従来よりうすくすることができ、高周波高出
力トランジスタにおける出力電力を向上できるという効
果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
【図２】従来の半導体装置の第１の例を示す半導体チッ
プの断面図。
プの断面図。
【図３】従来の半導体装置の第２の例を示す半導体チッ
プの断面図。
プの断面図。
１ Ｎ+ 型シリコン基板 ２，４，２１，３３ Ｎ- 型エピタキシャル層 ３ Ｎ++型埋込層 ５ 酸化シリコン膜 ６ ベース領域 ７ ベースガードリング層 ８ 多結晶シリコン層 ９ エミッタ領域 １０ ベースコンタクト層 １１ エミッタ電極 １２ ベース電極 １３ コレクタ電極 ３１ Ｐ型シリコン基板 ３２ コレクタ埋込層 ３４ 絶縁膜 ３５ Ｎ+ 型埋込層 ３６ コレクタコンタクト層
Claims (2)
- 【請求項１】 高不純物濃度の一導電型半導体基板上に
形成した低不純物濃度の第１の一導電型エピタキシャル
層と、前記第１の一導電型エピタキシャル層中に選択的
に形成した前記半導体基板よりも高不純物濃度の一導電
型埋込層と、前記埋込層を含む表面に形成して前記第１
の一導電型エピタキシャル層と一体化した低不純物濃度
の第２の一導電型エピタキシャル層と、前記埋込層上の
前記第２の一導電型エピタキシャル層の表面に形成した
逆導電型のベース領域と、前記ベース領域の周囲に接し
て取囲み且つ前記ベース領域よりも深い接合深さを有す
るベースガードリング層と、前記ベース領域内に形成し
た一導電型のエミッタ領域とを有することを特徴とする
半導体装置。 - 【請求項２】 高不純物濃度の一導電型半導体基板上に
低不純物濃度の第１のエピタキシャル層を形成して選択
的に高濃度の不純物を導入し前記半導体基板よりも高不
純物濃度の一導電型埋込層を形成する工程と、前記埋込
層を含む表面に形成して前記第１の一導電型エピタキシ
ャル層と一体化した低不純物濃度の第２の一導電型エピ
タキシャル層を形成する工程と、前記埋込層上の前記第
２のエピタキシャル層の表面に選択的に逆導電型のベー
ス領域および前記ベース領域の周囲に接して取囲み且つ
前記ベース領域よりも深い接合深さを有する逆導電型の
ベースガードリング層をそれぞれ形成する工程と、前記
ベース領域内に一導電型エミッタ領域を選択的に形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184283A JPH0745627A (ja) | 1993-07-27 | 1993-07-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184283A JPH0745627A (ja) | 1993-07-27 | 1993-07-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745627A true JPH0745627A (ja) | 1995-02-14 |
Family
ID=16150616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5184283A Pending JPH0745627A (ja) | 1993-07-27 | 1993-07-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745627A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4712616A (ja) * | 1970-12-17 | 1972-06-26 |
-
1993
- 1993-07-27 JP JP5184283A patent/JPH0745627A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4712616A (ja) * | 1970-12-17 | 1972-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981013 |