JPH0745711A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0745711A JPH0745711A JP5184987A JP18498793A JPH0745711A JP H0745711 A JPH0745711 A JP H0745711A JP 5184987 A JP5184987 A JP 5184987A JP 18498793 A JP18498793 A JP 18498793A JP H0745711 A JPH0745711 A JP H0745711A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 １枚のマスクでＮ型拡散層とＰ型拡散層を相
補的なパターンで自己整合的に形成し、従来法で得られ
る構造・性能の半導体装置とほぼ同等のものを安価に製
造する。 【構成】 Ｐ型シリコン基板１にイオン注入法で燐イオ
ンを注入する。所定のパターンのフォトレジスト膜４を
シリコン基板１上に形成し、プラズマ中でその表面をド
ライエッチングする。エッチング深さは燐イオン濃度の
ピーク位置の深さの１．５〜５倍の範囲内とする。さら
に、ボロンイオンを６０ｋｅＶの加速エネルギーで注入
してから、フォトレジスト膜４を除去し、９００℃に加
熱して酸化膜２０を形成し、さらに１２００℃に加熱し
て燐とボロンとを拡散させて、Ｎウェル７とＰウェル９
とを同時に形成する。
補的なパターンで自己整合的に形成し、従来法で得られ
る構造・性能の半導体装置とほぼ同等のものを安価に製
造する。 【構成】 Ｐ型シリコン基板１にイオン注入法で燐イオ
ンを注入する。所定のパターンのフォトレジスト膜４を
シリコン基板１上に形成し、プラズマ中でその表面をド
ライエッチングする。エッチング深さは燐イオン濃度の
ピーク位置の深さの１．５〜５倍の範囲内とする。さら
に、ボロンイオンを６０ｋｅＶの加速エネルギーで注入
してから、フォトレジスト膜４を除去し、９００℃に加
熱して酸化膜２０を形成し、さらに１２００℃に加熱し
て燐とボロンとを拡散させて、Ｎウェル７とＰウェル９
とを同時に形成する。
Description
【０００１】
【産業上の利用分野】本発明は、高集積な半導体装置の
安価な製造方法に関するものであり、特に、ＣＭＯＳ
（Complementary Metal Oxide Semiconductor）集積回
路装置の製造工程での基板濃度制御（ウェル形成）工
程、バイポーラ集積回路装置またはＢｉＣＭＯＳ集積回
路装置の製造工程での埋込層形成工程での工程数を削減
し、製造コストを削減するためのものである。
安価な製造方法に関するものであり、特に、ＣＭＯＳ
（Complementary Metal Oxide Semiconductor）集積回
路装置の製造工程での基板濃度制御（ウェル形成）工
程、バイポーラ集積回路装置またはＢｉＣＭＯＳ集積回
路装置の製造工程での埋込層形成工程での工程数を削減
し、製造コストを削減するためのものである。
【０００２】
【従来の技術】半導体装置の分野では、高性能化ととも
に微細化が進み、さらに製造工程の増加と製造設備の高
額化のために製造コストが上昇しており、その低減が大
きな課題となってきた。
に微細化が進み、さらに製造工程の増加と製造設備の高
額化のために製造コストが上昇しており、その低減が大
きな課題となってきた。
【０００３】ＣＭＯＳの製造においても、基板濃度を精
密に制御しなければならないことから、Ｎチャンネル型
およびＰチャンネル型ＭＯＳトランジスタを各々形成す
るためのウェル領域の濃度を制御する工程では、マスク
工程を削減し、かつマスク合わせによるチップ面積の無
駄を最小限にするために、ＬＯＣＯＳ（Local Oxidatio
n）法による自己整合技術を駆使した方法を使うことが
多い。
密に制御しなければならないことから、Ｎチャンネル型
およびＰチャンネル型ＭＯＳトランジスタを各々形成す
るためのウェル領域の濃度を制御する工程では、マスク
工程を削減し、かつマスク合わせによるチップ面積の無
駄を最小限にするために、ＬＯＣＯＳ（Local Oxidatio
n）法による自己整合技術を駆使した方法を使うことが
多い。
【０００４】図２は従来のシリコン基板上にＣＭＯＳ集
積回路装置を製造するときのウェル形成工程の例を示す
断面図である。
積回路装置を製造するときのウェル形成工程の例を示す
断面図である。
【０００５】Ｐ型シリコン基板１を温度１０００℃の酸
化性雰囲気中で酸化させて、その表面にシリコン酸化膜
２を成長させる。続いてその上に減圧ＣＶＤ（Chemical
Vapour Deposition）法によりシリコン窒化膜３を成長
させる（図２（ａ））。これに周知のフォトリソグラフ
ィ法とドライエッチング法を使用して、フォトレジスト
膜４とシリコン窒化膜３の所望の領域を選択的に除去し
て、平面的にパターン形成する。それから、フォトレジ
スト膜４とシリコン窒化膜３とで覆われていない部分の
シリコン酸化膜２を通して、イオン注入法で燐（Ｐ）イ
オンを注入する（図２（ｂ））。図２（ｂ）において、
５はシリコン基板１中に注入された不純物（燐）のある
領域を示す。フォトレジスト膜４を除去し、水素と酸素
との混合気体中で酸化・拡散をすることにより、Ｎ型拡
散層７を形成すると同時に、その表面に厚いシリコン酸
化膜６を選択的に成長させる。しかし、シリコン窒化膜
３が残っている基板表面の部分上では、これがマスクと
なってシリコン酸化膜が成長しない（図２（ｃ））。燐
酸を使ったウェットエッチングによってシリコン窒化膜
３を選択的に除去し、続いてイオン注入法によってボロ
ン（Ｂ）イオンを注入する（図２（ｄ））。ここでは、
Ｎ型拡散層７上に成長した厚いシリコン酸化膜６がマス
クとなって、その直下の領域中にはボロンイオンが注入
されない。図２（ｄ）において、８はシリコン基板１中
に注入された不純物のボロンが存在する領域を示す。最
後に窒素雰囲気中での熱処理で拡散させて、図２（ｅ）
に示すとおりのＰウェル（Ｐ型拡散層）９とＮウェル
（Ｎ型拡散層）７とを自己整合的に形成する。
化性雰囲気中で酸化させて、その表面にシリコン酸化膜
２を成長させる。続いてその上に減圧ＣＶＤ（Chemical
Vapour Deposition）法によりシリコン窒化膜３を成長
させる（図２（ａ））。これに周知のフォトリソグラフ
ィ法とドライエッチング法を使用して、フォトレジスト
膜４とシリコン窒化膜３の所望の領域を選択的に除去し
て、平面的にパターン形成する。それから、フォトレジ
スト膜４とシリコン窒化膜３とで覆われていない部分の
シリコン酸化膜２を通して、イオン注入法で燐（Ｐ）イ
オンを注入する（図２（ｂ））。図２（ｂ）において、
５はシリコン基板１中に注入された不純物（燐）のある
領域を示す。フォトレジスト膜４を除去し、水素と酸素
との混合気体中で酸化・拡散をすることにより、Ｎ型拡
散層７を形成すると同時に、その表面に厚いシリコン酸
化膜６を選択的に成長させる。しかし、シリコン窒化膜
３が残っている基板表面の部分上では、これがマスクと
なってシリコン酸化膜が成長しない（図２（ｃ））。燐
酸を使ったウェットエッチングによってシリコン窒化膜
３を選択的に除去し、続いてイオン注入法によってボロ
ン（Ｂ）イオンを注入する（図２（ｄ））。ここでは、
Ｎ型拡散層７上に成長した厚いシリコン酸化膜６がマス
クとなって、その直下の領域中にはボロンイオンが注入
されない。図２（ｄ）において、８はシリコン基板１中
に注入された不純物のボロンが存在する領域を示す。最
後に窒素雰囲気中での熱処理で拡散させて、図２（ｅ）
に示すとおりのＰウェル（Ｐ型拡散層）９とＮウェル
（Ｎ型拡散層）７とを自己整合的に形成する。
【０００６】この後、標準的なＣＭＯＳの製造工程を経
て、Ｎウェル７上にＰチャンネル型ＭＯＳトランジスタ
を、またＰウェル９上にＮチャンネル型ＭＯＳトランジ
スタをそれぞれ作り込む。
て、Ｎウェル７上にＰチャンネル型ＭＯＳトランジスタ
を、またＰウェル９上にＮチャンネル型ＭＯＳトランジ
スタをそれぞれ作り込む。
【０００７】
【発明が解決しようとする課題】図２に示した従来の製
造方法によると、１回のマスク工程のみでＰウェルとＮ
ウェルとが自己整合的に形成できるという長所はあるも
のの、製造工程が複雑で長く、このため製造コストが高
くなってしまう。すなわち、工程数が多いということ
は、それに要する種々の機能の高価な半導体製造装置を
準備しなければならず、製造に直接的に、また間接的に
多量の材料を必要とし、多額の加工費を費やしてしまう
ことになる。また、製品を作り始めてから完成するまで
に長時間を必要とすることから、在庫に要する費用がか
さみ、またタイムリーな新製品の開発に支障を来す大き
な要因となっていた。
造方法によると、１回のマスク工程のみでＰウェルとＮ
ウェルとが自己整合的に形成できるという長所はあるも
のの、製造工程が複雑で長く、このため製造コストが高
くなってしまう。すなわち、工程数が多いということ
は、それに要する種々の機能の高価な半導体製造装置を
準備しなければならず、製造に直接的に、また間接的に
多量の材料を必要とし、多額の加工費を費やしてしまう
ことになる。また、製品を作り始めてから完成するまで
に長時間を必要とすることから、在庫に要する費用がか
さみ、またタイムリーな新製品の開発に支障を来す大き
な要因となっていた。
【０００８】図２に示した製造方法の他に、以前から使
用していたマスク（フォトリソグラフィ）工程を２回使
う方法もあるが、マスク工程数が増えて製造コストが高
くなり、また、これに伴って製造歩留も低下するため、
使用できない。
用していたマスク（フォトリソグラフィ）工程を２回使
う方法もあるが、マスク工程数が増えて製造コストが高
くなり、また、これに伴って製造歩留も低下するため、
使用できない。
【０００９】本発明は、これらの問題を解決し、短く簡
便な半導体装置の製造法を提供するものである。
便な半導体装置の製造法を提供するものである。
【００１０】
【課題を解決するための手段】この問題を解決するため
に、本発明の方法は、半導体基板に第一の導電型の拡散
層を形成するための不純物をイオン注入法で導入してか
ら、第一の導電型の不純物を含む半導体基板の表面層の
所定の部分を選択的に除去し、さらにこの半導体基板の
第一の導電型の不純物が除去された領域に、第二の導電
型の拡散層を形成するための不純物をイオン注入法で導
入した後、第一、第二の導電型の拡散層を形成する。
に、本発明の方法は、半導体基板に第一の導電型の拡散
層を形成するための不純物をイオン注入法で導入してか
ら、第一の導電型の不純物を含む半導体基板の表面層の
所定の部分を選択的に除去し、さらにこの半導体基板の
第一の導電型の不純物が除去された領域に、第二の導電
型の拡散層を形成するための不純物をイオン注入法で導
入した後、第一、第二の導電型の拡散層を形成する。
【００１１】
【作用】上述のように、半導体基板に表面に沿って全域
に第一の導電型の不純物を浅く導入し、このうち一つの
マスクによって定義される領域の不純物を、半導体基板
の表面層をエッチングすることによって除去し、代わり
に第二の導電型の不純物を第一の不純物を除いた領域に
導入する。半導体基板表面層の選択的除去においては、
第一の導電型の不純物が多く存在する深さまで除去し
て、最終的に第二の導電型の不純物拡散層の不純物プロ
ファイルに実質的に影響を与えないレベルまで第一の導
電型の不純物の濃度を低減する。このようにして不純物
の型を反対にして入れ換えることによって、自己整合的
に反対導電型の拡散層を隣合わせに形成される。本発明
の構成によって、従来例で示したＬＯＣＯＳ法を用いて
反転マスクを作る方法よりも簡単に自己整合的に二つの
拡散層を形成することが可能となり、半導体装置の最終
の拡散プロファイルを従来法とほぼ同じに保ちながら、
製造に要する工程数を従来よりも少なくすることがで
き、製造コストがより安価となる。
に第一の導電型の不純物を浅く導入し、このうち一つの
マスクによって定義される領域の不純物を、半導体基板
の表面層をエッチングすることによって除去し、代わり
に第二の導電型の不純物を第一の不純物を除いた領域に
導入する。半導体基板表面層の選択的除去においては、
第一の導電型の不純物が多く存在する深さまで除去し
て、最終的に第二の導電型の不純物拡散層の不純物プロ
ファイルに実質的に影響を与えないレベルまで第一の導
電型の不純物の濃度を低減する。このようにして不純物
の型を反対にして入れ換えることによって、自己整合的
に反対導電型の拡散層を隣合わせに形成される。本発明
の構成によって、従来例で示したＬＯＣＯＳ法を用いて
反転マスクを作る方法よりも簡単に自己整合的に二つの
拡散層を形成することが可能となり、半導体装置の最終
の拡散プロファイルを従来法とほぼ同じに保ちながら、
製造に要する工程数を従来よりも少なくすることがで
き、製造コストがより安価となる。
【００１２】
【実施例】以下本発明の半導体装置の製造方法の実施例
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００１３】図１は本発明の第１の実施例の工程断面図
である。本実施例は、ＣＭＯＳ型集積回路装置の製造方
法の一部を示している。
である。本実施例は、ＣＭＯＳ型集積回路装置の製造方
法の一部を示している。
【００１４】図１（ａ）は、半導体基板としてのＰ型シ
リコン基板１に、燐イオンをイオン注入法によって、４
０ｋｅＶの加速エネルギーにて注入したところまでを示
す。図１（ａ）において、５は注入された不純物として
の燐の存在する層を示す。このとき、燐の濃度のピーク
（飛程）はシリコン基板１の表面から約０．０５μｍの
深さのところに位置する。
リコン基板１に、燐イオンをイオン注入法によって、４
０ｋｅＶの加速エネルギーにて注入したところまでを示
す。図１（ａ）において、５は注入された不純物として
の燐の存在する層を示す。このとき、燐の濃度のピーク
（飛程）はシリコン基板１の表面から約０．０５μｍの
深さのところに位置する。
【００１５】周知のフォトリソグラフィ法を用いて、所
定のパターンのフォトレジスト膜４をシリコン基板１上
に形成する。フォトレジスト膜４の開口部下の領域に、
Ｐウェルが形成される。続いて、塩素（Ｃｌ2）を含ん
だガスを用いてプラズマ中でシリコン基板１の表面層部
分をドライエッチングする（図１（ｂ））。ここで、エ
ッチングする深さは、先に示した燐イオンの飛程を１と
して、その３倍の０．１５μｍとした。
定のパターンのフォトレジスト膜４をシリコン基板１上
に形成する。フォトレジスト膜４の開口部下の領域に、
Ｐウェルが形成される。続いて、塩素（Ｃｌ2）を含ん
だガスを用いてプラズマ中でシリコン基板１の表面層部
分をドライエッチングする（図１（ｂ））。ここで、エ
ッチングする深さは、先に示した燐イオンの飛程を１と
して、その３倍の０．１５μｍとした。
【００１６】エッチング深さが浅すぎると、燐が基板１
中に残るために後のＰウェル形成のときその不純物プロ
ファイルに影響を及ぼし、実効的な表面不純物濃度がば
らついてしまうおそれがあり、好ましくない。また、必
要以上の深さにまでシリコン基板１の表面層部分をエッ
チングした場合には、基板表面の段差が大きくなり、後
の配線工程での金属層の断線などによって半導体装置の
信頼性が低下してしまうので、やはり好ましくない。こ
のようなことから、シリコン基板１のエッチング深さは
イオン飛程の１．５〜５倍の範囲内であることが望まし
い。
中に残るために後のＰウェル形成のときその不純物プロ
ファイルに影響を及ぼし、実効的な表面不純物濃度がば
らついてしまうおそれがあり、好ましくない。また、必
要以上の深さにまでシリコン基板１の表面層部分をエッ
チングした場合には、基板表面の段差が大きくなり、後
の配線工程での金属層の断線などによって半導体装置の
信頼性が低下してしまうので、やはり好ましくない。こ
のようなことから、シリコン基板１のエッチング深さは
イオン飛程の１．５〜５倍の範囲内であることが望まし
い。
【００１７】さらに、フォトレジスト膜４をマスクとし
て、ボロンイオンを６０ｋｅＶの加速エネルギーで注入
する（図１（ｃ））。図１（ｃ）において、８はボロン
の存在する層を示す。フォトレジスト膜４を除去し、温
度９００℃で加熱して薄いシリコン酸化膜２０を形成
し、さらに１２００℃の温度下で燐とボロンとを拡散さ
せて、ＮウェルとＰウェルとを同時に形成する。これに
より、図１（ｄ）に示すように、１枚のマスク工程のみ
で自己整合的にＮウェル７とＰウェル９とが同時に形成
される。ここでの薄いシリコン酸化膜２０は、燐または
ボロンが高温度下でシリコン基板１から外部へ逸散する
ことを防止するためのものである。
て、ボロンイオンを６０ｋｅＶの加速エネルギーで注入
する（図１（ｃ））。図１（ｃ）において、８はボロン
の存在する層を示す。フォトレジスト膜４を除去し、温
度９００℃で加熱して薄いシリコン酸化膜２０を形成
し、さらに１２００℃の温度下で燐とボロンとを拡散さ
せて、ＮウェルとＰウェルとを同時に形成する。これに
より、図１（ｄ）に示すように、１枚のマスク工程のみ
で自己整合的にＮウェル７とＰウェル９とが同時に形成
される。ここでの薄いシリコン酸化膜２０は、燐または
ボロンが高温度下でシリコン基板１から外部へ逸散する
ことを防止するためのものである。
【００１８】この後、標準的なＣＭＯＳの製造工程を経
て、Ｎウェル７上にＰチャンネル型ＭＯＳトランジスタ
を、またＰウェル９上にＮチャンネル型ＭＯＳトランジ
スタをそれぞれ作り込む。その構造の一例を図３に示
す。図において、１０はＭＯＳトランジスタ分離のため
のＬＯＣＯＳ酸化膜を、１１，１３はそれぞれＮチャン
ネル型およびＰチャンネル型ＭＯＳトランジスタのゲー
ト酸化膜を、１２，１４は多結晶シリコンゲートを示
す。また、１５〜１８はソースまたはドレイン端子形成
領域を、１９は表面の平坦化のためのＢＰＳＧ（Boro P
hospho Silicate Glass）膜を示す。各々のウェル７，
９は、ＭＯＳトランジスタのソースとドレインとの間の
パンチスルー耐圧を確保するために必要であり、微細化
された素子にとっては必須の工程である。
て、Ｎウェル７上にＰチャンネル型ＭＯＳトランジスタ
を、またＰウェル９上にＮチャンネル型ＭＯＳトランジ
スタをそれぞれ作り込む。その構造の一例を図３に示
す。図において、１０はＭＯＳトランジスタ分離のため
のＬＯＣＯＳ酸化膜を、１１，１３はそれぞれＮチャン
ネル型およびＰチャンネル型ＭＯＳトランジスタのゲー
ト酸化膜を、１２，１４は多結晶シリコンゲートを示
す。また、１５〜１８はソースまたはドレイン端子形成
領域を、１９は表面の平坦化のためのＢＰＳＧ（Boro P
hospho Silicate Glass）膜を示す。各々のウェル７，
９は、ＭＯＳトランジスタのソースとドレインとの間の
パンチスルー耐圧を確保するために必要であり、微細化
された素子にとっては必須の工程である。
【００１９】これは、図２に示した従来の製造方法を適
用して作製した半導体装置と構造がほとんど同じであ
り、性能も同等である。
用して作製した半導体装置と構造がほとんど同じであ
り、性能も同等である。
【００２０】この実施例によれば、従来例に比べて少な
い工程数で、ＮウェルとＰウェルとを１枚のマスク工程
のみで自己整合的に形成することができ、製造コストを
いちじるしく低減し、製造に要する時間を大幅に短縮す
ることができる。
い工程数で、ＮウェルとＰウェルとを１枚のマスク工程
のみで自己整合的に形成することができ、製造コストを
いちじるしく低減し、製造に要する時間を大幅に短縮す
ることができる。
【００２１】上述したように、シリコン基板にその主面
に沿ってＮ型不純物である燐を浅く導入し、このうち、
一つのマスクによって定義される領域の燐をシリコン基
板の表面層とともにエッチングして除去し、その部分に
Ｐ型不純物であるボロンを導入する。シリコン基板の表
面をエッチングする際には、イオン注入による燐が多く
存在する深さまでエッチングする必要があり、これによ
って最終的にボロン拡散層のプロファイルに影響のない
レベルまで燐の濃度を低減する。このようにして不純物
の型を反対にして入れ換えることによって、自己整合的
に反対導電型の拡散層を隣合わせに形成することができ
る。
に沿ってＮ型不純物である燐を浅く導入し、このうち、
一つのマスクによって定義される領域の燐をシリコン基
板の表面層とともにエッチングして除去し、その部分に
Ｐ型不純物であるボロンを導入する。シリコン基板の表
面をエッチングする際には、イオン注入による燐が多く
存在する深さまでエッチングする必要があり、これによ
って最終的にボロン拡散層のプロファイルに影響のない
レベルまで燐の濃度を低減する。このようにして不純物
の型を反対にして入れ換えることによって、自己整合的
に反対導電型の拡散層を隣合わせに形成することができ
る。
【００２２】従来例で述べたような、シリコン窒化膜を
第１のマスクとして燐を導入し、ついでＬＯＣＯＳ法を
用いてシリコン酸化膜による反転マスクを作る製造方法
に比べて、本実施例による方が自己整合型の二つの拡散
層を簡単に形成することができる。そして、半導体装置
の最終の拡散プロファイルを従来とほぼ同じに保ちなが
ら、製造に要する工程数を従来よりも少なくすることが
でき、製造コストをより安価にすることができる。
第１のマスクとして燐を導入し、ついでＬＯＣＯＳ法を
用いてシリコン酸化膜による反転マスクを作る製造方法
に比べて、本実施例による方が自己整合型の二つの拡散
層を簡単に形成することができる。そして、半導体装置
の最終の拡散プロファイルを従来とほぼ同じに保ちなが
ら、製造に要する工程数を従来よりも少なくすることが
でき、製造コストをより安価にすることができる。
【００２３】次に、本発明の第２の実施例について図４
を参照して述べる。本実施例は、シリコン基板への全面
イオン注入の前に薄い酸化膜を形成する方式での方法で
ある。
を参照して述べる。本実施例は、シリコン基板への全面
イオン注入の前に薄い酸化膜を形成する方式での方法で
ある。
【００２４】最初にシリコン基板１の少なくとも主面を
３０ｎｍの厚さに酸化してから、シリコン基板１の主面
全域に燐イオンを注入する（図４（ａ））。図４（ａ）
において、２１はシリコン酸化膜を、５は燐の存在する
層をそれぞれ示す。フォトリソグラフィ法によってフォ
トレジスト膜４のパターンを形成し、ウェットエッチン
グ法によりシリコン酸化膜２１をエッチングし、続けて
シリコン基板１の主面をドライエッチング法によって深
さ０．１５μｍまでエッチングする（図４（ｂ））。以
降の図４（ｃ），（ｄ）に示す工程は、第１の実施例の
図１（ｃ），（ｄ）に示した工程とそれぞれ同じであ
る。ここで薄い酸化膜２１を用いた理由は、一つには、
イオン注入時のチャネリングを防止して不純物の分布の
再現性を向上させ、不純物がシリコン基板１の奥深くま
で注入されることを防止するためである。不純物が再現
性よく浅く分布するならば、シリコン基板１のドライエ
ッチング深さは最小限でよく、この分だけ最終的な基板
表面の段差が小さくなり、配線等の信頼性が向上する。
もう一つには、シリコン基板１の表面をシリコン酸化膜
で覆うことによって、工程中の種々の汚染から素子とな
るべき領域を守ることである。
３０ｎｍの厚さに酸化してから、シリコン基板１の主面
全域に燐イオンを注入する（図４（ａ））。図４（ａ）
において、２１はシリコン酸化膜を、５は燐の存在する
層をそれぞれ示す。フォトリソグラフィ法によってフォ
トレジスト膜４のパターンを形成し、ウェットエッチン
グ法によりシリコン酸化膜２１をエッチングし、続けて
シリコン基板１の主面をドライエッチング法によって深
さ０．１５μｍまでエッチングする（図４（ｂ））。以
降の図４（ｃ），（ｄ）に示す工程は、第１の実施例の
図１（ｃ），（ｄ）に示した工程とそれぞれ同じであ
る。ここで薄い酸化膜２１を用いた理由は、一つには、
イオン注入時のチャネリングを防止して不純物の分布の
再現性を向上させ、不純物がシリコン基板１の奥深くま
で注入されることを防止するためである。不純物が再現
性よく浅く分布するならば、シリコン基板１のドライエ
ッチング深さは最小限でよく、この分だけ最終的な基板
表面の段差が小さくなり、配線等の信頼性が向上する。
もう一つには、シリコン基板１の表面をシリコン酸化膜
で覆うことによって、工程中の種々の汚染から素子とな
るべき領域を守ることである。
【００２５】図４に示した第２の実施例によっても、製
造コストの観点から見て、図１に示した第１の実施例に
比べてやや工数が増えるものの、従来例と比べると製造
コスト削減の効果が依然として大きい。
造コストの観点から見て、図１に示した第１の実施例に
比べてやや工数が増えるものの、従来例と比べると製造
コスト削減の効果が依然として大きい。
【００２６】図５に示す本発明の第３の実施例はバイポ
ーラ型集積回路装置またはＢｉＣＭＯＳ型集積回路装置
の製造に適用したものであり、Ｐ型およびＮ型埋め込み
層を形成し、エピタキシャル成長に至る製造工程を断面
図で示している。
ーラ型集積回路装置またはＢｉＣＭＯＳ型集積回路装置
の製造に適用したものであり、Ｐ型およびＮ型埋め込み
層を形成し、エピタキシャル成長に至る製造工程を断面
図で示している。
【００２７】半導体基板としてのＮ型シリコン基板１の
表面に、多結晶シリコン膜２２を厚さ８０ｎｍだけ減圧
ＣＶＤ法によって成長させてから、イオン注入法によっ
て砒素イオンを２５ｋｅＶの加速エネルギーで注入する
（図５（ａ））。多結晶シリコン膜２２上に所定のパタ
ーンのフォトレジスト膜２３を周知の方法で形成し、こ
れをマスクとして、フッ化水素、硝酸および水の混合液
を使用したウェットエッチング法またはドライエッチン
グ法によって多結晶シリコン膜２３を選択的に除去す
る。続けて、フォトレジスト膜２３をマスクとしてボロ
ンイオンを６０ｋｅＶの加速エネルギーで注入する（図
５（ｂ））。図５（ｂ）において、２４は注入されたボ
ロンの存在する領域を示す。フォトレジスト膜２３を除
去し、所定の温度に保持された酸化性雰囲気および窒素
雰囲気中で砒素およびボロンをシリコン基板１内に拡散
させて、Ｎ型埋め込み拡散層２５およびＰ型埋め込み拡
散層２６を形成する。ここで、２７はシリコン酸化膜を
示す。シリコン酸化膜２７において、多結晶シリコン膜
２２上に成長した部分の厚みが単結晶のシリコン基板１
上に成長した部分に比べて厚いのは、多結晶シリコンの
酸化が単結晶シリコンのそれに比べて早く進行するため
である。図５（ｃ）は、拡散終了とともに多結晶シリコ
ン膜２２が完全に酸化されてしまって、多結晶シリコン
がシリコン基板１上に全く残っていない状態を示してい
る。さらにシリコン酸化膜２７を除去し、Ｐ型のエピタ
キシャルシリコン膜２９をシリコン基板１上にエピタキ
シャル成長させる（図５（ｄ））。図５（ｄ）におい
て、２８はエピタキシャルシリコン膜２９とシリコン基
板１との界面を示す。
表面に、多結晶シリコン膜２２を厚さ８０ｎｍだけ減圧
ＣＶＤ法によって成長させてから、イオン注入法によっ
て砒素イオンを２５ｋｅＶの加速エネルギーで注入する
（図５（ａ））。多結晶シリコン膜２２上に所定のパタ
ーンのフォトレジスト膜２３を周知の方法で形成し、こ
れをマスクとして、フッ化水素、硝酸および水の混合液
を使用したウェットエッチング法またはドライエッチン
グ法によって多結晶シリコン膜２３を選択的に除去す
る。続けて、フォトレジスト膜２３をマスクとしてボロ
ンイオンを６０ｋｅＶの加速エネルギーで注入する（図
５（ｂ））。図５（ｂ）において、２４は注入されたボ
ロンの存在する領域を示す。フォトレジスト膜２３を除
去し、所定の温度に保持された酸化性雰囲気および窒素
雰囲気中で砒素およびボロンをシリコン基板１内に拡散
させて、Ｎ型埋め込み拡散層２５およびＰ型埋め込み拡
散層２６を形成する。ここで、２７はシリコン酸化膜を
示す。シリコン酸化膜２７において、多結晶シリコン膜
２２上に成長した部分の厚みが単結晶のシリコン基板１
上に成長した部分に比べて厚いのは、多結晶シリコンの
酸化が単結晶シリコンのそれに比べて早く進行するため
である。図５（ｃ）は、拡散終了とともに多結晶シリコ
ン膜２２が完全に酸化されてしまって、多結晶シリコン
がシリコン基板１上に全く残っていない状態を示してい
る。さらにシリコン酸化膜２７を除去し、Ｐ型のエピタ
キシャルシリコン膜２９をシリコン基板１上にエピタキ
シャル成長させる（図５（ｄ））。図５（ｄ）におい
て、２８はエピタキシャルシリコン膜２９とシリコン基
板１との界面を示す。
【００２８】図５で示した実施例においては、半導体基
板として単結晶のシリコン基板１上に多結晶シリコン膜
を形成したものを用いた。これは、図１に示した第１の
実施例にあった課題を解決するためである。第１の実施
例において、図１（ｂ）で示したシリコン基板１をエッ
チングする工程ではエッチングの終点を判定することが
むずかしく、エッチング速度から算出したエッチング時
間で制御しなければならなかった。これは、エッチング
深さのばらつきにつながり、余裕を見て、目標とする膜
厚よりも通常深くエッチングすることになる。しかし、
エッチング深さが深くなると、先に述べた通り、後の配
線工程での信頼性が問題となる可能性が生じる。したが
って、エッチングの深さ方向の精度は高いほどよい。こ
れに対して、単結晶シリコンを下地として多結晶シリコ
ン膜をエッチングするとき、ウェットエッチング法にせ
よドライエッチング法にせよ、通常、単結晶シリコンに
比べて多結晶シリコンの方がエッチング速度が早いた
め、多結晶シリコン膜のみを最小限のオーバーエッチン
グで精度よくエッチング（除去）できる。これは、すな
わち、エッチングの深さは、単結晶シリコンだけのエッ
チングの場合よりオーバーエッチ量の少ない分、実質的
に浅くできるということになる。また、図５（ｄ）の拡
散・酸化の工程においても、多結晶シリコンの酸化膜が
厚く成長するため、この拡散・酸化工程で成長した酸化
膜を除去したあとのシリコン基板１の表面段差を、図１
（ｄ）の後の段差よりも小さくすることができる。
板として単結晶のシリコン基板１上に多結晶シリコン膜
を形成したものを用いた。これは、図１に示した第１の
実施例にあった課題を解決するためである。第１の実施
例において、図１（ｂ）で示したシリコン基板１をエッ
チングする工程ではエッチングの終点を判定することが
むずかしく、エッチング速度から算出したエッチング時
間で制御しなければならなかった。これは、エッチング
深さのばらつきにつながり、余裕を見て、目標とする膜
厚よりも通常深くエッチングすることになる。しかし、
エッチング深さが深くなると、先に述べた通り、後の配
線工程での信頼性が問題となる可能性が生じる。したが
って、エッチングの深さ方向の精度は高いほどよい。こ
れに対して、単結晶シリコンを下地として多結晶シリコ
ン膜をエッチングするとき、ウェットエッチング法にせ
よドライエッチング法にせよ、通常、単結晶シリコンに
比べて多結晶シリコンの方がエッチング速度が早いた
め、多結晶シリコン膜のみを最小限のオーバーエッチン
グで精度よくエッチング（除去）できる。これは、すな
わち、エッチングの深さは、単結晶シリコンだけのエッ
チングの場合よりオーバーエッチ量の少ない分、実質的
に浅くできるということになる。また、図５（ｄ）の拡
散・酸化の工程においても、多結晶シリコンの酸化膜が
厚く成長するため、この拡散・酸化工程で成長した酸化
膜を除去したあとのシリコン基板１の表面段差を、図１
（ｄ）の後の段差よりも小さくすることができる。
【００２９】以上示したように、多結晶シリコン膜をシ
リコン基板上に形成することによって基板表面の段差を
最小限に小さくできる。
リコン基板上に形成することによって基板表面の段差を
最小限に小さくできる。
【００３０】図５は、埋め込み層形成のための工程を示
しているが、先に示した図１のツインウェルの製造工程
と全く同様に製造できる。また、ともに１枚のマスクを
使用して自己整合的にＮ型、Ｐ型拡散層を安い製造コス
トで製造することができる。
しているが、先に示した図１のツインウェルの製造工程
と全く同様に製造できる。また、ともに１枚のマスクを
使用して自己整合的にＮ型、Ｐ型拡散層を安い製造コス
トで製造することができる。
【００３１】参考のため、図６に、図５に示した第３の
実施例を適用して作製したバイポーラ型集積回路装置の
ＮＰＮトランジスタ部分の断面構造を示す。図６におい
て、３０はＮ型コレクタ拡散層、３１は分離領域表面に
形成した高濃度Ｐ型拡散層およびベース拡散層、３２は
エミッタ拡散層、３３は高濃度Ｎ型コレクタ拡散層、３
４はエミッタ・ベース・コレクタの各金属配線との相互
コンタクトを取るための開口部、３５はＢＰＳＧ膜であ
る。Ｐ型埋め込み層およびＮ型埋め込み層は、それぞ
れ、ＰＮ接合分離のＰ型層およびコレクタ拡散層として
ＮＰＮトランジスタを構成している。
実施例を適用して作製したバイポーラ型集積回路装置の
ＮＰＮトランジスタ部分の断面構造を示す。図６におい
て、３０はＮ型コレクタ拡散層、３１は分離領域表面に
形成した高濃度Ｐ型拡散層およびベース拡散層、３２は
エミッタ拡散層、３３は高濃度Ｎ型コレクタ拡散層、３
４はエミッタ・ベース・コレクタの各金属配線との相互
コンタクトを取るための開口部、３５はＢＰＳＧ膜であ
る。Ｐ型埋め込み層およびＮ型埋め込み層は、それぞ
れ、ＰＮ接合分離のＰ型層およびコレクタ拡散層として
ＮＰＮトランジスタを構成している。
【００３２】
【発明の効果】本発明の方法は、半導体基板内に第一の
導電型の拡散層を形成するための不純物をイオン注入法
で導入してから、この不純物を含む半導体基板表面層の
所定の領域を選択的に除去し、除去後の部分に第二の導
電型の半導体層を形成するための不純物をイオン注入法
で導入し、その後、両導電型の不純物を拡散させて拡散
層を形成するので、１枚のマスクのみを使用して、Ｐ型
拡散層およびＮ型拡散層を自己整合的に、従来よりも安
いコストで製造することができる。
導電型の拡散層を形成するための不純物をイオン注入法
で導入してから、この不純物を含む半導体基板表面層の
所定の領域を選択的に除去し、除去後の部分に第二の導
電型の半導体層を形成するための不純物をイオン注入法
で導入し、その後、両導電型の不純物を拡散させて拡散
層を形成するので、１枚のマスクのみを使用して、Ｐ型
拡散層およびＮ型拡散層を自己整合的に、従来よりも安
いコストで製造することができる。
【図１】本発明の第１の実施例におけるＭＯＳ半導体集
積回路装置の製造方法を示す工程断面図
積回路装置の製造方法を示す工程断面図
【図２】従来例のＭＯＳ半導体集積回路装置の製造方法
を示す工程断面図
を示す工程断面図
【図３】従来例のＭＯＳ半導体集積回路装置の製造方法
において、トランジスタを作り込んだところまでを示す
製造工程途中の断面図
において、トランジスタを作り込んだところまでを示す
製造工程途中の断面図
【図４】本発明の第２の実施例におけるＭＯＳ半導体集
積回路装置の製造方法を示す工程断面図
積回路装置の製造方法を示す工程断面図
【図５】本発明の第３の実施例におけるバイポーラ型半
導体集積回路装置の製造方法を示す工程断面図
導体集積回路装置の製造方法を示す工程断面図
【図６】本発明の第３の実施例の製造工程において、Ｎ
ＰＮトランジスタを作り込んだ状態を示す断面図
ＰＮトランジスタを作り込んだ状態を示す断面図
１ Ｐ型シリコン基板 ４ フォトレジスト膜 ５ イオン注入された不純物（燐）の存在する層 ７ Ｎウェル ８ イオン注入された不純物（ボロン）の存在する層 ９ Ｐウェル ２０ 酸化膜 ２１ シリコン酸化膜 ２２ 多結晶シリコン膜 ２３ フォトレジスト膜 ２４ イオン注入された不純物（ボロン）の存在する領
域 ２５ Ｎ型埋め込み拡散層 ２６ Ｐ型埋め込み拡散層 ２７ シリコン酸化膜 ２８ 界面 ２９ Ｐ型のエピタキシャルシリコン膜 ３０ Ｎ型コレクタ拡散層 ３１ 高濃度Ｐ型拡散層およびベース拡散層 ３２ エミッタ拡散層 ３３ 高濃度Ｎ型コレクタ拡散層 ３４ 金属配線との相互コンタクトをとるための開口部 ３５ ＢＰＳＧ膜
域 ２５ Ｎ型埋め込み拡散層 ２６ Ｐ型埋め込み拡散層 ２７ シリコン酸化膜 ２８ 界面 ２９ Ｐ型のエピタキシャルシリコン膜 ３０ Ｎ型コレクタ拡散層 ３１ 高濃度Ｐ型拡散層およびベース拡散層 ３２ エミッタ拡散層 ３３ 高濃度Ｎ型コレクタ拡散層 ３４ 金属配線との相互コンタクトをとるための開口部 ３５ ＢＰＳＧ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 8934−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｂ
Claims (12)
- 【請求項１】 半導体基板に第一の導電型の不純物をイ
オン注入法で導入する工程、前記半導体基板の、前記第
一の導電型の不純物を含む領域の所定部分を選択的に除
去する工程、前記半導体基板の前記所定部分除去後の領
域に第二の導電型の不純物をイオン注入法で選択的に導
入する工程、および、前記第一、第二の導電型の不純物
を前記半導体基板内の所定の深さにまで拡散させて、第
一、第二の導電型の拡散層を形成する工程を備えたこと
を特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板に第一の導電型の不純物をイ
オン注入法で導入する工程、前記半導体基板の、前記第
一の導電型の不純物を含む領域の所定部分を選択的に除
去する工程、前記半導体基板の前記第一の導電型の不純
物が除去された領域に第二の導電型の不純物をイオン注
入法で選択的に導入する工程、前記第一、第二の導電型
の不純物を前記半導体基板内の所定の深さにまで拡散さ
せて、第一、第二の導電型の拡散層を形成する工程、お
よび、前記第一、第二の導電型の拡散層上に半導体膜を
エピタキシャル成長させる工程を備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項３】 半導体基板の主面に沿った制御された深
さの領域に第一の導電型の不純物をイオン注入法で導入
する工程、前記第一の導電型の不純物を含む領域の所定
部分を選択的に除去する工程、前記半導体基板の前記第
一の導電型の不純物が除去された領域に第二の導電型の
不純物をイオン注入法で選択的に導入する工程、前記第
一、第二の導電型の不純物を前記半導体基板内の所定の
深さにまで拡散させて、第一、第二の導電型の拡散層を
形成する工程、および、前記第一、第二の導電型の拡散
層上にそれぞれ絶縁ゲート電極を配して、電気的極性が
反対の電界効果トランジスタを形成する工程を備えたこ
とを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板に第一の導電型の不純物をイ
オン注入法で導入する工程、前記半導体基板の、前記第
一の導電型の不純物を含む領域の所定部分を選択的に除
去する工程、前記半導体基板の、前記第一の導電型の不
純物が除去された領域に、第二の導電型の不純物をイオ
ン注入法で選択的に導入する工程、前記第一、第二の導
電型の不純物を前記半導体基板内の所定の深さにまで拡
散させて、第一、第二の導電型の拡散層を形成する工
程、前記第一、第二の導電型の拡散層上にエピタキシャ
ル半導体膜を形成する工程、および、前記エピタキシャ
ル半導体膜内にバイポーラトランジスタを形成する工程
を備えたことを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板の主面に沿って形成された第
一の導電型の不純物を含む領域の所定部分を選択的に除
去する工程において、前記第一の導電型の不純物の濃度
が第二の導電型の不純物拡散層の不純物プロファイルに
実質的に影響を与えないレベルの深さまでエッチングす
ることを特徴とする請求項１、請求項２、請求項３また
は請求項４記載の半導体装置の製造方法。 - 【請求項６】 半導体基板の主面に沿って形成された第
一の導電型の不純物を含む領域の所定部分を選択的に除
去する工程において、前記半導体基板を第一の導電型の
不純物のイオンの飛程の１.５倍〜５倍の深さまで除去
することを特徴とする請求項１、請求項２、請求項３ま
たは請求項４記載の半導体装置の製造方法。 - 【請求項７】 半導体基板上に酸化膜を形成する工程、
前記酸化膜を通して、前記半導体基板に第１の導電型の
不純物をイオン注入法で導入する工程、前記半導体基板
上に所定のパターンのフォトレジスト膜を形成する工
程、前記フォトレジスト膜をマスクとして前記半導体基
板の所定領域を選択的にエッチングして、前記第一の導
電型の不純物を含む、前記半導体基板の表面層部分を除
去する工程、前記第一の導電型の不純物を含む前記半導
体基板の表面層部分を除去した領域に、第二の導電型の
不純物をイオン注入法で導入する工程、および、前記フ
ォトレジスト膜を除去した後、前記半導体基板を加熱し
て、前記第一、第二の導電型の不純物を前記半導体基板
内に拡散させ、前記半導体基板の表面から所定の深さに
まで達する第一、第二の導電型の拡散層を形成する工程
を含むことを特徴とする半導体装置の製造方法。 - 【請求項８】 半導体基板の所定領域のエッチング工程
において、第一の導電型の不純物の濃度が第二の導電型
の不純物拡散層の不純物プロファイルに実質的に影響を
与えないレベルの深さまで前記半導体基板をエッチング
することを特徴とする請求項７記載の半導体装置の製造
方法。 - 【請求項９】 シリコン基板上に多結晶シリコン膜を形
成する工程、前記多結晶シリコン膜にイオン注入法で第
一の導電型の不純物を導入する工程、前記シリコン基板
上に所定のパターンのフォトレジスト膜を形成する工
程、前記フォトレジスト膜をマスクとして前記多結晶シ
リコン膜の所定領域をエッチングし、前記第一の導電型
の不純物を含む多結晶シリコン膜を選択的に除去する工
程、前記多結晶シリコン膜で覆われていない前記半導体
基板の領域に、第二の導電型の不純物をイオン注入法で
導入する工程、および、前記フォトレジスト膜を除去し
た後、前記第一、第二の導電型の不純物を前記シリコン
基板内の所定の深さにまで拡散させて、第一、第二の導
電型の拡散層を形成する工程を備えたことを特徴とする
半導体装置の製造方法。 - 【請求項１０】 シリコン基板上に多結晶シリコン膜を
形成する工程、前記多結晶シリコン膜にイオン注入法で
第一の導電型の不純物を導入する工程、前記シリコン基
板上に所定のパターンのフォトレジスト膜を形成する工
程、前記フォトレジスト膜をマスクとして前記多結晶シ
リコン膜の所定領域をエッチングし、前記第一の導電型
の不純物を含む多結晶シリコン膜を選択的に除去する工
程、前記多結晶シリコン膜で覆われていない前記シリコ
ン基板の領域に、第二の導電型の不純物をイオン注入法
で導入する工程、前記フォトレジスト膜を除去した後、
前記第一、第二の導電型の不純物を前記半導体基板内の
所定の深さにまで拡散させて、第一、第二の導電型の拡
散層を形成する工程、および、前記第一、第二の導電型
の拡散層上にエピタキシャルシリコン膜を形成する工程
を備えたことを特徴とする半導体装置の製造方法。 - 【請求項１１】 シリコン基板上に多結晶シリコン膜を
形成する工程、前記多結晶シリコン膜にイオン注入法で
第一の導電型の不純物を導入する工程、前記シリコン基
板上に所定のパターンのフォトレジスト膜を形成する工
程、前記フォトレジスト膜をマスクとして前記多結晶シ
リコン膜の所定領域をエッチングし、前記第一の導電型
の不純物を含む多結晶シリコン膜を選択的に除去する工
程、前記多結晶シリコン膜で覆われていない前記シリコ
ン基板の領域に、第二の導電型の不純物を、イオン注入
法で導入する工程、前記フォトレジスト膜を除去した
後、前記第一、第二の導電型の不純物を前記シリコン基
板内の所定の深さにまで拡散させて、第一、第二の導電
型の拡散層を形成する工程、および、前記第一、第二の
導電型の拡散層上にそれぞれ絶縁ゲート電極を配して電
気的極性が反対の電界効果トランジスタを形成する工程
を備えたことを特徴とする半導体装置の製造方法。 - 【請求項１２】 シリコン基板上に多結晶シリコン膜を
形成する工程、前記多結晶シリコン膜にイオン注入法で
第一の導電型の不純物を導入する工程、前記シリコン基
板上に所定のパターンのフォトレジスト膜を形成する工
程、前記フォトレジスト膜をマスクとして前記多結晶シ
リコン膜の所定領域をエッチングし、前記第一の導電型
の不純物を含む多結晶シリコン膜を選択的に除去する工
程、前記多結晶シリコン膜で覆われていない前記シリコ
ン基板の領域に、第二の導電型の不純物をイオン注入法
で導入する工程、前記フォトレジスト膜を除去した後、
前記第一、第二の導電型の不純物を前記半導体基板内の
所定の深さにまで拡散させて、第一、第二の導電型の拡
散層を形成する工程、前記第一、第二の導電型の拡散層
上にエピタキシャルシリコン膜を形成する工程、およ
び、前記エピタキシャルシリコン膜内にバイポーラトラ
ンジスタを形成する工程を備えたことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184987A JPH0745711A (ja) | 1993-07-27 | 1993-07-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184987A JPH0745711A (ja) | 1993-07-27 | 1993-07-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745711A true JPH0745711A (ja) | 1995-02-14 |
Family
ID=16162819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5184987A Pending JPH0745711A (ja) | 1993-07-27 | 1993-07-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745711A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990057085A (ko) * | 1997-12-29 | 1999-07-15 | 구본준 | 반도체 소자의 웰 형성방법 |
-
1993
- 1993-07-27 JP JP5184987A patent/JPH0745711A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990057085A (ko) * | 1997-12-29 | 1999-07-15 | 구본준 | 반도체 소자의 웰 형성방법 |
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